CN107527915A - 存储器件 - Google Patents

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CN107527915A CN201710480197.7A CN201710480197A CN107527915A CN 107527915 A CN107527915 A CN 107527915A CN 201710480197 A CN201710480197 A CN 201710480197A CN 107527915 A CN107527915 A CN 107527915A
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姜信焕
张在薰
金森宏治
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Abstract

一种存储器件包括：多个栅电极层，堆叠在基板上；多个沟道层，穿过所述多个栅电极层；栅绝缘层，在所述多个栅电极层和所述多个沟道层之间；以及公共源极线，在基板上邻近于栅电极层。公共源极线包括在第一方向上交替地布置并在垂直于基板的顶表面的方向上具有不同高度的第一部分和第二部分。栅绝缘层包括多个垂直部分和水平部分。多个垂直部分围绕多个沟道层中的相应沟道层。水平部分平行于基板的顶表面延伸。

Description

存储器件
技术领域
发明构思的示例实施方式涉及存储器件。
背景技术
三维存储器件包括相对于基板垂直地布置的多个存储单元以构成垂直NAND串结构。在一些三维闪速存储器中，NAND串可以垂直地构建，将该串的各个FET堆叠在彼此之上，使得该串从基板延伸出来。
发明内容
发明构思的示例实施方式提供具有增大的集成密度的存储器件。
根据发明构思的一些示例实施方式，一种存储器件可以包括：基板；多个栅电极层，堆叠在基板上；多个沟道层，穿过所述多个栅电极层；栅绝缘层，在所述多个栅电极层和所述多个沟道层之间；以及公共源极线，在基板上邻近于多个栅电极层。公共源极线包括在第一方向上交替地布置并在垂直于基板的顶表面的方向上具有不同的高度的第一部分和第二部分。栅绝缘层可以包括多个垂直部分和水平部分。所述多个垂直部分可以围绕所述多个沟道层中的相应的沟道层。水平部分可以在所述多个栅电极层下面并可以平行于基板的顶表面延伸。
根据发明构思的一些示例实施方式，一种存储器件可以包括：基板；多个栅结构，在基板上，并且所述多个栅结构的每个包括交替地堆叠在基板上的多个栅电极层和多个绝缘层；多个沟道层，在垂直于基板的顶表面的方向上延伸；电荷存储层；以及水平沟道层。所述多个沟道层可以穿过所述多个栅结构。电荷存储层可以包括垂直部分和水平部分。垂直部分可以在多个栅结构的每个的所述多个沟道层中的相应的沟道层外部。水平部分可以从垂直部分延伸以在每个栅结构下面。水平沟道层可以在电荷存储层的水平部分下面。水平沟道层可以将所述多个沟道层彼此连接并接触基板。
根据发明构思的一些示例实施方式，一种存储器件可以包括：基板；多个栅结构，在基板上并且所述多个栅结构的每个包括堆叠在基板上的多个栅电极层；多个沟道层，穿过多个栅结构中的相应的栅结构的多个栅电极层并在垂直于基板的顶表面的方向上延伸；水平沟道层，在多个栅结构下面将多个沟道层连接到基板；电荷存储层，在多个栅电极层和多个沟道层之间并在水平沟道层的顶表面上；以及公共源极线，在多个栅结构之间的基板上并在平行于基板的顶表面的第一方向上延伸。基板可以包括在水平沟道层下面的第一杂质区和在公共源极线与水平沟道层之间的第二杂质区，第一杂质区和第二杂质区可以包括碳。
根据发明构思的一些示例实施方式，一种存储器件可以包括在基板上的堆叠结构。该堆叠结构可以包括：栅绝缘层，包括平行于基板的顶表面延伸的水平部分和彼此间隔开并在基板的顶表面之上垂直地延伸的多个垂直部分；多个沟道层，被栅绝缘层的多个垂直部分围绕并垂直于基板的顶表面延伸；多个栅电极层和绝缘层，在栅绝缘层的水平部分上交替地堆叠在彼此之上；多个串；以及水平沟道层。所述多个串可以由栅绝缘层、多个沟道层和多个栅电极层限定，每个串可以包括在接地选择晶体管和串选择晶体管之间的堆叠在彼此之上的多个存储单元。水平沟道层可以将多个沟道层中的至少一些彼此连接并可以在栅绝缘层的水平部分的下表面与基板的顶表面之间延伸。
附图说明
图1是示出根据发明构思的一些示例实施方式的存储器件的示意方框图。
图2是示出根据发明构思的一些示例实施方式的存储器件的存储单元阵列的电路图。
图3是示出根据发明构思的一些示例实施方式的存储器件的示意平面图。
图4和5是示出根据发明构思的一些示例实施方式的图3的存储器件的一部分的透视图。
图6是根据发明构思的一些示例实施方式的图4的部分A的放大截面图。
图7是根据发明构思的一些示例实施方式的沿图3的线I-I'截取的截面图。
图8是根据发明构思的一些示例实施方式的沿图3的线II-II'截取的截面图。
图9是根据发明构思的一些示例实施方式的沿图3的线I-I'截取的截面图。
图10是根据发明构思的一些示例实施方式的沿图3的线I-I'截取的截面图。
图11是示出根据发明构思的一些示例实施方式的存储器件的透视图。
图12至59是示出根据发明构思的一些示例实施方式的制造存储器件的方法的截面图。
图60是示出包括根据发明构思的一些示例实施方式的存储器件的电子装置的示意方框图。
具体实施方式
现在将参照附图更全面地描述发明构思的示例实施方式，一些示例实施方式在附图中示出。然而，发明构思的示例实施方式可以以许多不同的形式实施，而不应被解释为限于这里阐述的实施方式。
图1是示出根据发明构思的一些示例实施方式的存储器件的示意方框图。
参照图1，根据发明构思的一些示例实施方式的存储器件1可以包括存储单元阵列2、行解码器3和核心逻辑电路6。核心逻辑电路6可以包括读/写电路4和控制电路5。
存储单元阵列2可以包括布置成行和列的多个存储单元。多个存储单元可以通过字线WL、公共源极线CSL、串选择线SSL和接地选择线GSL连接到行解码器3并可以通过位线BL连接到读/写电路4。在一些示例实施方式中，沿相同的行布置的多个存储单元可以连接到相同的字线WL，沿相同的列布置的多个存储单元可以连接到相同的位线BL。
包括在存储单元阵列2中的多个存储单元可以分为多个存储块。每个块可以包括多个字线WL、多个串选择线SSL、多个接地选择线GSL、多个位线BL以及至少一个公共源极线CSL。
行解码器3可以从外部接收地址信息ADDR并可以解码所接收的地址信息ADDR以确定供应到连接到存储单元阵列2的字线WL、公共源极线CSL、串选择线SSL和接地选择线GSL的至少一些的电压。
读/写电路4可以根据从控制电路5接收的命令选择连接到存储单元阵列2的位线BL的至少一些。读/写电路4可以读取连接到所选择的至少一些位线BL的存储单元中存储的数据并可以将数据写入连接到所选择的至少一些位线BL的存储单元中。读/写电路4可以包括电路诸如页缓冲器、输入/输出缓冲器或数据锁存器以执行至少以上操作。
控制电路5可以响应于从外部传输的控制信号CTRL而控制行解码器3和读/写电路4的操作。当读取存储在存储单元阵列2中的数据时，控制电路5可以控制行解码器3的操作以供应读电压到连接到存储单元的字线WL，要被读取的数据存储在该存储单元中。当读电压供应到某个字线WL时，控制电路5可以控制读/写电路4以读取存储在连接到某些字线WL的存储单元中的数据。
当将数据写入存储单元阵列2中时，控制电路5可以控制行解码器3的操作以供应写电压到连接到数据将写入其中的存储单元的字线WL。当写电压供应到某个字线WL时，控制电路5可以控制读/写电路4以写入数据到连接到该某个字线WL的存储单元中。
图2是示出根据发明构思的一些示例实施方式的存储器件的存储单元阵列的电路图。在一些示例实施方式中，存储器件可以是垂直型NAND闪速存储器件(或三维NAND闪速存储器件)。
参照图2，存储单元阵列可以包括：多个存储单元串S，每个包括n个存储单元MC1-MCn(n是自然数)；以及接地选择晶体管GST和串选择晶体管SST，串联连接到存储单元MC1-MCn的两端。串联连接到彼此的n个存储单元MC1-MCn可以连接到用于选择存储单元MC1-MCn的n个字线WL1-WLn。根据一些示例实施方式，虚设单元还可以设置在第一存储单元MC1和接地选择晶体管GST之间以及在第n个存储单元MCn和串选择晶体管SST之间。
接地选择晶体管GST的栅极端子可以连接到接地选择线GSL，其源极端子可以连接到公共源极线CSL。串选择晶体管SST的栅极端子可以连接到串选择线SSL，串选择晶体管SST的源极端子可以连接到第n个存储单元MCn的漏极端子。在一些示例实施方式中，单个接地晶体管GST和单个串选择晶体管SST可以连接到如图2所示彼此串联连接的n个存储单元MC1-MCn。在另一些示例实施方式中，多个接地晶体管GST和多个串选择晶体管SST可以连接到彼此串联连接的n个存储单元MC1-MCn。
串选择晶体管SST的漏极端子可以连接到多个位线BL1-BLm。当信号通过串选择线SSL施加到串选择晶体管SST的栅极端子时，通过位线BL1-BLm施加的信号可以传输到彼此串联连接的n个存储单元MC1-MCn，从而进行数据读取操作和数据写入操作。通过施加某个擦除电压到形成在基板中的阱，可以执行用于擦除写入在存储单元MC1-MCn中的数据的擦除操作。
在一些示例实施方式中，存储器件可以包括至少一个虚设串DS。虚设串DS可以是包括与位线BL1-BLm电分离的虚设沟道的串。
图3是示出根据发明构思的一些示例实施方式的存储器件的示意平面图。
参照图3，根据发明构思的一些示例实施方式的存储器件100可以包括在平面图中彼此分离的多个沟道结构CH和多个虚设沟道结构DCH。虚设沟道结构DCH可以不电连接到位线，与沟道结构CH不同。沟道结构CH和虚设沟道结构DCH可以在垂直于基板的顶表面(X-Y平面)的方向(Z方向)上延伸以穿过多个栅电极层和绝缘夹层170。
多个栅电极层可以通过公共源极线150分为多个单位结构。间隔物109可以提供在公共源极线150的侧壁上以将公共源极线150与多个栅电极层分开。分隔绝缘层155可以提供在相邻的公共源极线150之间。在一些示例实施方式中，分隔绝缘层155可以划分多个栅电极层中的至少一个。虚设沟道结构DCH可以穿过分隔绝缘层155。
公共源极线150可以在Z方向和平行于基板的顶表面(X-Y平面)的第一方向(X方向)上延伸。公共源极线150可以连接到基板中的源极区。在发明构思的一些示例实施方式中，多个支撑区域105可以提供在基板的一部分中，因此公共源极线150可以包括具有不同高度的多个部分。
图4和5是示出根据发明构思的一些示例实施方式的图3的存储器件100的一部分的透视图。
参照图4和5，存储器件100可以包括：基板101；多个栅电极层131-138(130)和多个绝缘层141-149(140)，堆叠在基板101上，例如堆叠在基板101的顶表面上；以及多个沟道层110，穿过多个栅电极层130和多个绝缘层140。栅绝缘层160可以设置在多个栅电极层130和多个沟道层110之间。
栅绝缘层160可以包括在从栅电极层130到沟道层110延伸的方向上顺序地布置的阻挡层162、电荷存储层164和隧道层166。栅绝缘层160还可以包括在阻挡层162和栅电极层130之间的额外阻挡层168。在一些示例实施方式中，可以省略额外阻挡层168。
多个栅电极层130、多个沟道层110的每个和栅绝缘层160可以构成接地选择晶体管GST、存储单元MC1-MCn和串选择晶体管SST。接地选择晶体管GST和串选择晶体管SST的数目可以从图4和5所示的变化，接地选择晶体管GST和串选择晶体管SST可以具有与存储单元MC1-MCn不同的结构。
多个沟道层110可以分别形成多个沟道结构CH或多个虚设沟道结构DCH。多个沟道结构CH和多个虚设沟道结构DCH可以具有类似的结构。作为示例，沟道结构CH和虚设沟道结构DCH可以包括沟道层110、在沟道层110内部的掩埋绝缘层115、在沟道层110的外侧壁上的栅绝缘层160以及在沟道层110的顶部上的漏极区113。
沟道层110可以具有空心圆筒形状。在一些示例实施方式中，沟道层110可以不具有在其中的空间。在一些示例实施方式中，可以省略掩埋绝缘层115。如图4和图5所示，阻挡层162、电荷存储层164和隧道层166可以围绕沟道层110的外侧壁，额外阻挡层168可以围绕多个栅电极层130。在一些示例实施方式中，没有额外阻挡层168的栅绝缘层160可以围绕沟道层110的外侧壁。与栅绝缘层160和多个沟道层110相比，掩埋绝缘层115可以延伸到基板101中更大的距离。
公共源极线150可以在Z方向和第一方向(X方向)上延伸。公共源极线150可以连接到在其下的源极区108。源极区108可以是通过在基板101中注入杂质(例如n型杂质)而形成的杂质区。
参照图4，公共源极线150可以包括在Z方向上具有不同高度的第一部分151和第二部分152。第二部分152的高度可以大于第一部分151的高度。基板101可以包括朝向公共源极线150垂直地突出的多个支撑区域105。多个支撑区域105，每个在第一部分151下面，可以布置在第一方向(X方向)上。在存储器件100的制造工艺中，多个支撑区域105可以在形成公共源极线150之前形成，第一部分151可以定义为公共源极线150的位于多个支撑区域105上的部分。第一部分151的底表面可以接触多个支撑区域105的顶表面。由于多个支撑区域105，第一部分151下面的基板101的厚度可以大于第二部分152下面的基板101的厚度。
栅绝缘层160的至少一部分可以设置在基板101的顶表面上。也就是，栅绝缘层160的至少一部分可以在Z方向上位于基板101的顶表面和最下面的绝缘层141之间。参照图5(其示出其中栅电极层130的一部分和绝缘层140的一部分被切除的结构)，阻挡层162的一部分、隧道层166的一部分和电荷存储层164的一部分可以位于基板101的顶表面上。
在发明构思的一些示例实施方式中，在被定义为相邻的公共源极线150之间的区域的每个单位结构中，包括在栅绝缘层160中的至少一个层(例如电荷存储层164)可以包括设置在基板101的顶表面上的水平部分和围绕相应的沟道层110的外侧壁并垂直于基板101的顶表面的垂直部分。水平部分可以定义为平行于基板101的顶表面延伸的层。例如，水平部分可以具有板形状。参照图4和图5，阻挡层162、电荷存储层164和隧道层166可以分别包括平行于基板101的顶表面延伸的水平部分和围绕沟道层110的垂直部分。阻挡层162、电荷存储层164和隧道层166的每个的围绕相应的沟道层110的垂直部分可以通过其对应的水平部分连接到彼此。阻挡层162、电荷存储层164和隧道层166的每个的多个垂直部分可以通过阻挡层162、电荷存储层164和隧道层166的每个的单个水平部分连接。
多个沟道层110，每个设置在栅绝缘层160的内部，可以直接连接到基板101。作为示例，多个沟道层110可以通过基板101中的水平沟道层连接到彼此。
图6是根据发明构思的一些示例实施方式的图4的部分A的放大截面图。
参照图6，根据发明构思的一些示例实施方式的基板101可以包括第一区域102、第二区域103和第三区域104。第一至第三区域102、103和104可以具有相同或不同的晶体结构。作为示例，第一至第三区域102、103和104可以包括多晶硅。
在一些示例实施方式中，包括在栅绝缘层160中的至少一个层可以在基板101的顶表面上连接到彼此。作为示例，阻挡层162、电荷存储层164和隧道层166可以分别包括平行于基板101的顶表面延伸的水平部分和围绕沟道层110的垂直部分。阻挡层162、电荷存储层164和隧道层166的垂直部分可以分别通过其对应的水平部分连接到彼此。
栅绝缘层160的一部分可以设置为保留部分162a、164a和166a。包括在保留部分162a、164a和166a中的层的数目可以等于或小于包括在水平部分中的层的数目。保留部分162a、164a和166a可以由阻挡层162、电荷存储层164和隧道层166的在存储器件100的制造工艺期间保留在掩埋绝缘层115之下的部分形成。
存储器件100可以包括水平沟道层110h。水平沟道层110h在多个栅电极层130和多个绝缘层140下面连接在Z方向上延伸的多个沟道层110。在一些示例实施方式中，水平沟道层110h可以直接接触基板101的第二区域103并可以包括多晶硅。因此，多个沟道层110可以通过水平沟道层110h连接到基板101。水平沟道层110h可以设置在栅绝缘层160的至少一个层的水平部分(例如电荷存储层164的水平部分)下面。栅绝缘层160的至少一个层的水平部分可以不在水平沟道层110h的底表面上延伸。
图7是根据发明构思的一些示例实施方式的沿图3的线I-I'截取的截面图。图8是根据发明构思的一些示例实施方式的沿图3的线II-II'截取的截面图。
参照图7和8，存储器件100可以包括多个栅结构GS，每个栅结构GS包括多个栅电极层131-138和多个绝缘层141-149。多个栅结构GS可以布置在基板101上以通过公共源极线150彼此分离，并且多个栅电极层131-138和多个绝缘层141-149可以交替地且重复地堆叠在彼此之上。
绝缘夹层170可以设置在多个栅结构GS上。绝缘夹层170可以由绝缘材料诸如硅氮化物或硅氧化物形成并可以设置在外围电路区域中的外围电路器件180上。外围电路器件180可以被下绝缘夹层171覆盖，绝缘夹层170可以设置在下绝缘夹层171上。
外围电路器件180可以包括平面型晶体管，该平面型晶体管包括外围源/漏区域181、外围栅电极182、外围栅绝缘层183和外围间隔物184。外围栅电极182和外围源/漏区域181可以连接到接触185。
多个沟道层110可以穿过多个栅结构GS的每个并可以通过在多个栅结构GS的每个下面的水平沟道层110h而连接到彼此。多个沟道层110可以直接连接到栅结构GS下面的基板101。
阻挡层162、电荷存储层164和隧道层166的水平部分可以位于水平沟道层110h和栅结构GS之间。水平部分可以不在水平沟道层110h下面延伸。在一些示例实施方式中，水平部分可以不形成在水平沟道层110h下面。
基板101可以包括第一至第三区域102、103和104。在一些示例实施方式中，基板101的第一至第三区域102、103和104可以是在分开的处理步骤中形成的区域并包括相同的材料或不同的材料。第一至第三区域102、103和104可以包括多晶硅。
在存储器件100中，在多个栅结构GS之间的公共源极线150下面的多个支撑区域105可以从第一区域102向上突出。多个支撑区域105可以用于在存储器件100的制造工艺期间限制和/或防止栅结构DS的倒塌。多个支撑区域105可以在垂直于第一方向(X方向)的第二方向(Y方向)上具有比公共源极线150的宽度大的宽度并可以布置在第一方向(X方向)上，如图3至5所示。多个支撑区域105可以设置在基板101的第一区域102和第三区域104之间。
基板101可以包括包含碳的杂质区。在一些示例实施方式中，第一区域102的上部的邻近于第二区域103和第一区域102之间的界面的部分可以包含碳(或者第一区域102的上部的一部分可以是碳掺杂区)。第三区域104也可以包含碳(或者第三区域104可以是碳掺杂区)。第三区域104可以在第二方向(Y方向)上具有比第一区域102中的碳掺杂区小的宽度。由于基板101包含碳，可以在存储器件100的制造工艺期间限制和/或防止基板101被不期望地蚀刻。
在如图7和8所示的沿线I-I'的横截面和沿线II-II'的横截面中，公共源极线150可以由于支撑区域105而具有不同的高度。在沿线II-II'的横截面中公共源极线150的底表面可以位于比在沿线I-I'的横截面中更高的水平处。因此，公共源极线150可以包括其在Z方向上的高度不同的多个部分。多个部分可以交替地设置在第一方向(X方向)上。在该多个部分当中的具有相对小的高度的部分可以设置在多个支撑区域105上。源极区108可以设置在公共源极线150下面并可以连接到公共源极线150。源极区108可以由于多个支撑区域105而具有沿第一方向(X方向)的不平坦的或弯曲的顶表面。
图9是根据一些示例实施方式的沿图3的线I-I'截取的截面图。图10是根据一些示例实施方式的沿图3的线II-II'截取的截面图。
根据图9和10所示的发明构思的一些示例实施方式，基板101'可以在其中包括至少一个空隙Vo。空隙Vo可以形成在第二区域103'中。在一些示例实施方式中，空隙Vo可以是空气间隙。此外，如图6至8所示的在掩埋绝缘层115和第一区域102之间的保留部分162a、164a和166a可以不通过在用于形成第二区域103'的工艺中发生的结构差异而形成。除了第二区域103'之外，空隙Vo还可以形成在水平沟道层110h中。
图11是示出根据发明构思的一些示例实施方式的存储器件的透视图。
参照图11，存储器件200可以包括外围上单元(COP)结构，其中包括外围电路器件280的外围电路区设置在包括多个存储单元MC1-MCn的单元区域下面。外围电路器件280可以设置在第二基板207上并可以被第二绝缘夹层271覆盖。包括在外围电路器件280中的外围源/漏区281和外围栅电极282可以连接到互连图案285。第二绝缘夹层271可以由硅氧化物或硅氮化物形成。
单元区域可以包括第一基板201。第一基板101可以设置在第二绝缘夹层271上。在该单元区域中，多个栅电极层231-238(230)和多个沟道层210可以设置为提供多个存储单元MC1-MCn。多个栅电极层230可以通过公共源极线250分为多个单位结构。公共源极线250可以包括第一部分251和第二部分252。
第一部分251可以比第二部分252高度小。第一部分251和第二部分252可以沿第一方向(X方向)交替地设置。第一部分251可以提供在多个支撑区域205上并可以由于支撑区域205的厚度而具有比第二部分252小的高度。公共源极线250可以连接到基板201中的源极区208。源极区208可以由于多个支撑区域205而具有沿第一方向的不平坦的或弯曲的顶表面。
图12至59是示出根据发明构思的一些示例实施方式的制造存储器件的方法的截面图。图12、14、16、18、20、22、24、27、30、33、36、39、42、45、48、51、54和57是示出根据发明构思的一些示例实施方式的形成存储器件的方法的平面图。图13、15、17、19、21和25是分别沿图12、14、16、18、20和22的线IV-IV'截取的截面图。图26是沿图24的线V-V'截取的截面图。图28、31、34、37、40、43、46、49、52、55和58是分别沿图7、30、33、36、39、42、45、48、51、54和57的线IV-IV'截取的截面图。图29、32、35、38、41、44、47、50、53、56和59是分别沿图7、30、33、36、39、42、45、48、51、54和57的线VI-VI'截取的截面图。
参照图12和13，外围电路器件380可以形成在外围区P中的第一区域302上。外围电路器件380可以包括外围源/漏区381、外围栅电极182、外围栅绝缘层383和外围间隔物384。外围电路器件380可以被下绝缘夹层371覆盖。下绝缘夹层371可以包括具有优良的间隙填充特性的材料诸如高密度等离子体(HDP)氧化物。
第一区域302可以是基板的用于制造存储器件的部分并可以包括半导体材料。作为示例，第一区域302可以包括多晶硅。碳可以被注入在第一区域302的上部的一部分中以形成单元区域C中的第一杂质区C1。与第一区域302的其它区域相比，包含碳的第一杂质区C1可以在湿蚀刻工艺期间具有较低的蚀刻速率。
参照图14和15，第一牺牲层303A和第二牺牲层303B可以形成在第一区域302上。第一牺牲层303A和第二牺牲层303B可以由绝缘材料形成。作为示例，第一牺牲层303A可以包括硅氧化物，第二牺牲层303B可以包括硅氮化物。第二牺牲层303B可以具有比第一牺牲层303A大的厚度，但是不限于此。
参照图16和17，包括多个第一开口OP1的第一掩模层M1可以形成在第二牺牲层303B上。多个第一开口OP1可以彼此分离，如图16所示。在形成第一掩模层M1之后，暴露到多个第一开口M1的第一牺牲层303A和第二牺牲层303B可以被除去以通过多个第一开口M1暴露第一区域302。
参照图18和19，在除去第一掩模层OP1之后，多晶硅可以沉积在第一区域302上以形成第一多晶硅层305A。第一多晶硅层305A可以填充其中第一牺牲层303A和第二牺牲层303B被除去的区域。可以对第一多晶硅层305A进行化学机械抛光工艺以形成多个支撑区域305，如图20和21所示。多个支撑区域305可以在X-Y平面中彼此分离，如图20所示。多个支撑区域305的位置可以对应于如参照图16至19所述的第一掩模层M1的多个第一开口OP1的相应的位置。多个支撑区域305的顶表面可以与第二牺牲层303B的顶表面共面。
参照图22和23，第二多晶硅层304A可以形成在多个支撑区域305和第二牺牲层303B上。作为示例，第二多晶硅层304A可以具有几百的厚度。
参照图24至26，包括多个第二开口OP2的第二掩模层M2可以形成在第二多晶硅层304A上。碳可以通过多个第二开口OP2注入到第二多晶硅层304A中以形成包含碳的第二杂质区C2。
第二杂质区C2可以如图25所示位于多个支撑区域305上并可以如图26所示在第一方向(X方向)上延伸。与布置为沿第一方向彼此分离的多个支撑区域305相比，第二杂质区C2可以是沿第一方向连续地延伸的区域。
参照图27至29，多个牺牲层321-328(320)和多个绝缘层341-347(340)可以交替地并重复地堆叠在第二多晶硅层304A上。在一些示例实施方式中，在形成多个牺牲层320和多个绝缘层340之前，第一牺牲层303A和第二牺牲层303B以及第二多晶硅层304A可以在外围电路区域P中除去。牺牲层320和绝缘层340的数量和厚度可以根据一些示例实施方式而被不同地修改。在一些示例实施方式中，牺牲层320的数量可以等于包括在存储器件中的接地选择晶体管、串选择晶体管、存储单元和虚设晶体管的数量之和。
多个牺牲层320和多个绝缘层340可以在平行于第二多晶硅层304A的顶表面的方向(X和Y方向)上延伸到不同的长度，从而形成台阶结构。台阶结构可以邻近于外围电路区域P形成。在形成台阶结构之后，绝缘夹层370可以形成在多个牺牲层320和多个绝缘层340上。绝缘夹层370可以形成在外围区P中的下绝缘夹层371上。绝缘夹层370可以包括硅氧化物诸如HDP氧化物或正硅酸乙酯(TEOS)氧化物、或硅氮化物。
分隔绝缘层355可以形成在单元区域C中。分隔绝缘层355可以在第一方向(X方向)上延伸并从绝缘夹层370的顶表面向下延伸以将最上面的牺牲层328分成多个图案。最上面的牺牲层328可以用串选择晶体管的栅电极层代替。
参照图30至32，多个沟道孔CHH和多个虚设沟道孔DCHH可以形成在用于形成沟道结构和虚设沟道结构的区域中。如图30所示，多个沟道孔CHH可以布置为在其上不形成多个支撑区域305的第一区域302上彼此分离。多个虚设沟道孔DCHH可以形成为在第一方向(X方向)上布置在分隔绝缘层355的布置位置。多个沟道孔CHH可以形成为穿过绝缘夹层370、多个牺牲层320和多个绝缘层340。除了多个牺牲层320和多个绝缘层340之外，多个虚设沟道孔DCHH可以形成为还穿过分隔绝缘层355。多个沟道孔CHH和多个虚设沟道孔DCHH可以延伸以穿过第二多晶硅层304A以及第一牺牲层303A和第二牺牲层303B。因此，第一区域302可以通过多个沟道孔CHH和多个虚设沟道孔DCHH暴露。随着牺牲层320和绝缘层340的数目增加，多个沟道孔CHH和多个虚设沟道孔DCHH可以具有锥形形状，该锥形形状具有沿深度方向(Z方向)越靠近第二多晶硅层304A越窄的宽度。
参照图33至35，湿蚀刻可以通过多个沟道孔CHH和多个虚设沟道孔DCHH进行，因此第二多晶硅层304A的通过多个沟道孔CHH和多个虚设沟道孔DCHH暴露的部分可以被除去。第二多晶硅层304A的保留而没有被除去的部分可以被提供为第三区域304。多个支撑区域305或第一牺牲层303A和第二牺牲层303B可以设置在第三区域304和第一区域302之间。
保留而没有通过湿蚀刻除去的第三区域304可以对应于包含碳的第二杂质区C2。也就是，第三区域304的宽度(或在Y方向上的长度)可以基本上等于第二区域C2在Y方向上的宽度。在一些示例实施方式中，由于其中注入碳的多晶硅层与其中没有注入碳的多晶硅层相比可以具有较低的蚀刻速率，所以包含碳的第二杂质区C2可以在湿蚀刻工艺期间没有被除去，使得第二多晶硅层304A的一部分可以保留以形成第三区域304。
第二多晶硅304A可以被除去，除了第三区域304之外，从而形成第三开口OP3。通过多个牺牲层320和第二牺牲层303B之间的第三开口OP3，多个沟道孔CHH可以连接到彼此。
参照图37和38，栅绝缘层360、沟道层310和漏极区313可以形成在多个沟道孔CHH中的相应的沟道孔中以形成沟道结构CH。虚设沟道结构DCH可以形成在多个虚设沟道孔DCHH中的相应的虚设沟道孔中以具有与沟道结构CH类似的结构。多个沟道结构CH和多个虚设沟道结构DCH可以形成在第一区域302上。
形成沟道结构CH和虚设沟道结构DCH的工艺包括在多个沟道孔CHH和多个虚设沟道孔DCHH中形成栅绝缘层360。
栅绝缘层360可以包括阻挡层362、电荷存储层364和隧道层366并可以通过原子层沉积(ALD)工艺或化学气相沉积(CVD)工艺形成以填充多个沟道孔CHH的每个的一部分和每个虚设沟道孔DCHH的一部分。栅绝缘层360还可以形成在第三开口OP3中。因此，栅绝缘层360可以接触多个沟道孔CHH下面的第一区域302。
作为示例，阻挡层362可以包括其介电常数比硅氧化物的介电常数高的高k电介质材料。隧道层366可以配置为允许电荷通过F-N隧穿而隧穿并移动到电荷存储层364中。隧道层366可以包括例如硅氧化物。
在一些示例实施方式中，阻挡层362可以包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)或高k电介质材料。高k电介质材料可以包括铝氧化物(Al2O3)、钽氧化物(Ta2O3)、钛氧化物(TiO2)、钇氧化物(Y2O3)、锆氧化物(ZrO2)、锆硅氧化物(ZrSixOy)、铪氧化物(HfO2)、铪硅氧化物(HfSixOy)、镧氧化物(La2O3)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHfxOy)、铪铝氧化物(HfAlxOy)和镨氧化物(Pr2O3)中的至少一种。阻挡层362可以由单层形成，但是不限于此。例如，阻挡层362可以由多层形成，该多层包括具有彼此不同的介电常数的高k电介质层和低k电介质层。在这种情况下，低k电介质层可以靠近电荷存储层364，高k电介质层可以具有比隧道层366的介电常数高的介电常数。低k电介质层可以设置在高k电介质层的一侧以调整能带诸如势垒高度使得非易失性存储器件的特性(例如擦除特性)可以被改善。
电荷存储层364可以是电荷俘获层或浮置栅极导电层。当电荷存储层364是浮置栅极导电层时，电荷存储层364可以由通过低压化学气相沉积(LPCVD)工艺沉积的多晶硅形成。当电荷存储层364是电荷俘获层时，电荷存储层364可以包括电介质材料，例如硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)、铪氧化物(HfO2)、锆氧化物(ZrO2)、钽氧化物(Ta2O3)、钛氧化物(TiO2)、铪铝氧化物(HfAlxOy)、铪钽氧化物(HfTaxOy)、铪硅氧化物(HfSixOy)、铝氮化物(AlxNy)和铝镓氮化物(AlGaxNy)中的至少一种。在一些示例实施方式中，电荷存储层364可以包括量子点或纳米晶体。这里，量子点或纳米晶体可以由金属纳米颗粒或半导体纳米颗粒形成。
隧道层366可以包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)、铪氧化物(HfO2)、铪硅氧化物(HfSixOy)、铝氧化物(Al2O3)和锆氧化物(ZrO2)中的至少一种。
沟道层310可以形成在栅电介质层360的内部上并可以包括多晶硅。作为示例，沟道层310可以形成在隧道层366的内部上，隧道层366是包括在栅绝缘层360中的层当中最后形成的。沟道层310可以具有在沟道孔CHH的直径的约1/50至1/5的范围内的厚度。沟道层310可以通过ALD工艺或CVD工艺形成。
沟道层310可以具有空心圆筒形状。掩埋绝缘层315可以形成在沟道层310内部。在一些示例实施方式中，在形成掩埋绝缘层315之前，可以对具有沟道层310的结构进一步进行在包含氢或氘的气氛的氢退火工艺处理。存在于沟道层310中的大量晶体缺陷可以通过氢退火工艺修复。由导电材料诸如多晶硅形成的漏极区313可以形成在沟道层310上。
水平沟道层310h可以形成为填充第三开口OP3的没有被栅绝缘层360填充的部分。水平沟道层310h可以从沟道层310延伸并可以包括多晶硅。因此，在X-Y平面中彼此分离的多个沟道层可以通过水平沟道层310h一体地连接到彼此，从而形成整体的层。
参照图39至41，可以形成字线切口WC。字线切口WC可以形成在其中公共源极线将在以下的工艺中形成的区域。第三区域304可以在字线切口WC的底部暴露，多个牺牲层320和多个绝缘层340可以在字线切口WC的内侧壁暴露。
参照图42至44，在由多晶硅形成的多晶硅间隔物306形成在字线切口WC的内侧壁上之后，额外的蚀刻可以通过字线切口WC由干蚀刻工艺进行以进一步形成在字线切口WC下面的沟槽RCS。沟槽RCS可以从字线切口WC延伸并可以形成至足够的深度以暴露多个支撑区域30和第二牺牲层303B。在一些示例实施方式中，沟槽RCS可以被形成而没有形成多晶硅间隔物306。
参照图45至47，第一牺牲层303A和第二牺牲层303B可以通过字线切口WC和沟槽RCS除去以形成基板开口OPS。通过字线切口WC和沟槽RCS暴露的第二牺牲层303B可以被首先除去，然后第一牺牲层303A可以被除去。通过除去第一牺牲层303A和第二牺牲层303B，第一区域302的部分、第三区域304的部分和多个支撑区域305的每个的部分可以通过基板开口OPS暴露。当形成基板开口OPS时，多个牺牲层320和多个绝缘层320可以被多个支撑区域305支撑而没有倒塌。
当除去第一牺牲层303A和第二牺牲层303B时或当在除去第二牺牲层303B之后进行额外的蚀刻工艺时，在水平沟道层310h下面和在水平沟道层310h的侧壁上的栅绝缘层360可以被除去。在一些示例实施方式中，当第二牺牲层303B通过经由字线切口WC和沟槽RCS进行第一蚀刻工艺而被首先去除时，栅绝缘层360可以通过其中第二牺牲层303B被除去的区域暴露。通过在第一蚀刻工艺之后进行第二蚀刻工艺，第一牺牲层303A和部分的栅绝缘层360(例如阻挡层362)可以被一起除去。也就是，水平沟道层310h下面的阻挡层362可以通过第二蚀刻工艺除去。在这种情况下，在水平沟道层310h的侧壁上的阻挡层362也可以被除去。
在进行第二蚀刻工艺之后，可以进行第三蚀刻工艺以除去水平沟道层310h下面的电荷存储层364和隧道层366。在这种情况下，在水平沟道层310h的侧壁上的电荷存储层364和隧道层366也可以被除去。由于阻挡层362、电荷存储层364和隧道层366中的至少一个可以包括与其它不同的材料，所以如上所述的多个蚀刻工艺可以被进行以除去水平沟道层310h下面的栅绝缘层360。当除去水平沟道层310h下面的栅绝缘层360时，栅绝缘层360的一部分可以保留在第一区域302和水平沟道层310h之间。也就是，栅绝缘层360的部分(即，阻挡层362的部分、电荷存储层364的部分和隧道层366的部分)保留在第一区域302和水平沟道层310h之间在掩埋绝缘层315的底表面下面。栅绝缘层360可以保留在水平沟道层310h的顶表面上从而构成栅绝缘层360的水平部分。通过该水平部分，栅绝缘层360的垂直部分(其每个围绕沟道层310的外部)可以连接到彼此。
参照图48至50，基板开口OPS可以通过字线切口WC用多晶硅填充。多晶硅层303C可以填充基板开口OPS。多晶硅层303C可以填充沟槽RCA并且也可以形成在字线切口WC中。参照图9和10，当用多晶硅填充基板开口OPS时，至少一个空隙Vo可以形成在多晶硅层303C中。第一区域302、第三区域304、沟道层310和水平沟道层310h可以通过多晶硅层303C连接到彼此。在一些示例实施方式中，多晶硅层303C可以是非掺杂的。
参照图51至53，蚀刻工艺可以通过字线切口WC进行。蚀刻工艺可以进行以选择性地除去多晶硅。通过该蚀刻工艺，字线切口WC中的多晶硅层303C和多晶硅间隔物306可以被除去。在这种情况下，字线切口WC下面的多晶硅层303C可以被除去。然而，由于第一区域302和第三区域304包含碳，所以第一区域302和第三区域304可以在进行蚀刻工艺时没有被去除。通过除去字线切口WC下面和字线切口WC中的多晶硅层303C以及字线切口WC中的多晶硅间隔物306，多个牺牲层320和多个绝缘层340可以通过字线切口WC暴露，多个支撑区域305和/或第一区域302也可以通过沟槽RCS暴露。此外，多晶硅层303C可以保留在基板开口OPS中以形成第二区域303。例如，第二区域303可以是其中通过除去第一牺牲层303A和第二牺牲层303B形成的基板开口OPS用多晶硅填充的区域。
因而，可以形成包括第一至第三区域302、303和304以及多个支撑区域305的基板301。第一区域302和第三区域304可以通过第二区域303连接到沟道层310和水平沟道层310h。
总的来说，当形成沟道层时，可以形成沟道孔，然后外延层可以形成在沟道孔中。接下来，栅绝缘层可以形成在具有外延层的沟道孔中。在这种情况下，由于外延层的顶表面可以被栅绝缘层覆盖，所以可以进行蚀刻工艺以暴露外延层的顶表面，然后沟道层可以被形成。然而，当外延层的顶表面可能被充分地暴露时，会产生其中外延层和沟道层没有连接到彼此的故障。因此，会要求增大沟道孔的直径。然而，这样的方法会对存储器件的集成密度施加限制。
根据发明构思的一些示例实施方式，沟道层310可以直接连接到基板301而不生长外延层。此外，当形成沟道层310时，在除去栅绝缘层360的部分之后形成沟道层310的工艺可以被省略。如参照图36至38描述的，栅绝缘层360可以形成在沟道孔CHH中，然后沟道层310可以形成在沟道孔CHH中的栅绝缘层360上。在随后的工艺中，栅绝缘层360的围绕沟道层310的部分可以被除去，栅绝缘层360的被除去的区域可以用多晶硅填充，使得在栅绝缘层的水平部分下面的水平沟道层310h可以直接接触基板301。因此，沟道孔CHH的直径可以减小以增大存储器件的集成密度，因此可以改善存储器件的可靠性。
参照图54至56，通过字线切口WC暴露的多个牺牲层320可以被选择性地除去，然后导电材料可以填充在其中多个牺牲层320被除去的区域中使得多个栅电极层331-338(330)可以被形成。栅电极层330可以包括金属、多晶硅或金属硅化物。金属硅化物可以包括钴硅化物(CoSi)、镍硅化物(NiSi)、铪硅化物(HfSi)、铂硅化物(PtSi)、钨硅化物(WSi)、钛硅化物(TiSi)或其组合。当栅电极层330可以由金属硅化物形成时，在硅填充在其中多个牺牲层320被除去的区域中之后，金属层可以被形成，然后可以进行硅化工艺以形成栅电极层330。在一些示例实施方式中，栅电极层330可以包括多个金属性层，例如钛氮化物(TiN)层和钨(W)层。在一些示例实施方式中，在形成多个栅电极层330之前，类似于如图6所示的额外的阻挡层168的额外的阻挡层可以形成在其中多个牺牲层320被除去的区域中。因此，额外的阻挡层可以围绕多个栅电极层330。
参照图57至59，在形成多个栅电极层330之后，间隔物309可以形成在字线切口WC的侧壁中并且杂质离子可以注入到基板301(例如第一区域302和多个支撑层305)中以形成源极区308。源极区308可以包括n型杂质。在形成源极区308之后，公共源极线350可以通过用导电材料填充具有间隔物309的字线切口WS而形成在字线切口WS中。
在根据发明构思的一些示例实施方式的存储器件中，多个沟道层和基板可以直接连接到彼此而在其间没有外延层，并且多个沟道层可以通过基板中的水平沟道层连接到彼此，因此可以减小其中形成每个沟道层的沟道孔的直径。因此，可以限制和/或防止沟道层和基板之间的断开故障(或非接触)，并且还可以改善存储器件的集成密度。
图60是示出包括根据发明构思的一些示例实施方式的至少一个半导体存储器件的电子装置的示例的示意方框图。
参照图60，电子装置1000可以包括通信单元1010、输入单元1020、输出单元1030、存储器1040和处理器1050。
通信单元1010可以包括有线/无线通信模块。通信单元1010可以包括无线因特网模块、局域通信模块、全球定位系统(GPS)模块、移动通信模块等。有线/无线通信模块可以通过各种通信标准连接到外部通信网络并可以发送和接收数据。
输入单元1020可以提供为配置为允许用户控制电子装置1000的操作的模块并可以包括机械开关、触摸屏、语音识别模块等。此外，输入单元1020可以包括轨迹球型或激光指示器型的鼠标或手指鼠标器件。输入单元1020可以包括各种传感器模块，其中用户可以输入数据。
输出单元1030可以配置为以音频或视频格式输出电子装置1000中处理的信息。存储器1040可以存储数据、用于控制和处理处理器1050的程序等。存储器1040可以包括根据如上所述的一些示例实施方式的存储器件100、200和300中的至少一个。处理器1050可以取决于需要的操作而发送指令到存储器1040，因此数据可以被存储或输出。
存储器1040可以通过电子装置1000中的接口或单独的接口而与处理器1050通信。处理器1050可以通过各种接口标准诸如SD、SDHC、SDXC、微SD或USB与存储器1040通信以存储数据在存储器1040中或从存储器1040取回数据。
处理器1050可以控制电子装置1000中的每个单元的操作。处理器1050可以进行与音频呼叫、视频呼叫、数据通信、多媒体回放和管理等相关的控制和处理。此外，处理器1050可以处理通过输入单元1020从用户发送的输入并可以通过输出单元1030输出对应的结果。处理器1050可以在存储器1040中存储用于控制电子装置1000的操作所需的数据或者可以从存储器1040取回这样的数据。
应当理解，这里描述的示例实施方式应当仅以描述性的含义理解，而不是为了限制的目的。对根据一些示例实施方式的每个器件或方法内的特征或方面的描述应该通常被认为可用于根据一些示例实施方式的其它器件或方法中的其它类似的特征或方面。尽管已经具体示出和描述了发明构思的一些示例实施方式，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的变化，而没有背离权利要求书的精神和范围。
本申请要求于2016年6月22日在韩国知识产权局提交的韩国专利申请第10-2016-0077840号以及于2016年7月29日在韩国知识产权局提交的韩国专利申请第10-2016-0097148号的优先权，其内容通过引用整体地结合于此。

Claims (25)

1.一种存储器件，包括：
基板；
多个栅电极层，堆叠在所述基板上；
多个沟道层，穿过所述多个栅电极层；
栅绝缘层，在所述多个栅电极层和所述多个沟道层之间，所述栅绝缘层包括水平部分和多个垂直部分，所述多个垂直部分围绕所述多个沟道层中的相应的沟道层，所述水平部分在所述多个栅电极层下面并平行于基板的顶表面延伸；以及
公共源极线，在基板上邻近于所述多个栅电极层，所述公共源极线包括在第一方向上交替地布置并在垂直于所述基板的顶表面的方向上具有不同的高度的第一部分和第二部分。
2.根据权利要求1所述的存储器件，其中
所述基板包括在所述公共源极线下面的源极区，并且
所述源极区包括在所述第一方向上的不平坦表面。
3.根据权利要求1所述的存储器件，其中
所述基板包括朝向所述公共源极线突出的多个支撑区域，并且
所述多个支撑区域在所述第一方向上彼此分离。
4.根据权利要求3所述的存储器件，其中
所述公共源极线的所述第一部分在所述多个支撑区域上，并且
在垂直于所述第一方向的第二方向上，所述多个支撑区域的宽度大于所述公共源极线的宽度。
5.根据权利要求4所述的存储器件，其中所述第一部分的高度小于所述第二部分的高度。
6.根据权利要求3所述的存储器件，其中所述多个支撑区域的顶表面接触所述公共源极线的所述第一部分的底表面。
7.根据权利要求1所述的存储器件，其中所述栅绝缘层的所述水平部分从所述栅绝缘层的所述多个垂直部分延伸并将所述多个垂直部分中的至少一些彼此连接。
8.根据权利要求1所述的存储器件，还包括：
在所述基板上的水平沟道层，其中
所述水平沟道层平行于所述基板的所述顶表面延伸，在所述多个栅电极层下面，
所述多个沟道层中的至少一些通过所述水平沟道层彼此连接。
9.根据权利要求8所述的存储器件，其中所述多个沟道层通过所述水平沟道层连接到所述基板。
10.根据权利要求1所述的存储器件，还包括：
在所述基板上的掩埋绝缘层，其中
所述多个沟道层围绕所述掩埋绝缘层，并且
与所述多个沟道层相比，所述掩埋绝缘层垂直延伸到所述基板中更大的距离。
11.一种存储器件，包括：
基板；
在所述基板上的多个栅结构，所述多个栅结构的每个包括交替地堆叠在所述基板上的多个栅电极层和多个绝缘层；
多个沟道层，在垂直于所述基板的顶表面的方向上延伸，所述多个沟道层穿过所述多个栅结构；
电荷存储层，包括垂直部分和水平部分，
所述垂直部分在所述多个栅结构的每个的所述多个沟道层中的相应沟道层的外部，并且
所述水平部分从所述垂直部分延伸到所述多个栅结构的每个下面；以及
水平沟道层，在所述电荷存储层的所述水平部分下面，所述水平沟道层将所述多个沟道层彼此连接并接触所述基板。
12.根据权利要求11所述的存储器件，其中所述电荷存储层的所述垂直部分通过所述电荷存储层的所述水平部分彼此连接。
13.根据权利要求11所述的存储器件，其中所述电荷存储层的所述水平部分仅在所述水平沟道层的顶表面上。
14.根据权利要求11所述的存储器件，还包括：
在所述多个栅结构之间的所述基板上的公共源极线，其中所述公共源极线沿着平行于所述基板的所述顶表面的第一方向延伸。
15.根据权利要求14所述的存储器件，其中所述公共源极线包括具有不同高度并在所述第一方向上交替地布置的第一部分和第二部分。
16.根据权利要求11所述的存储器件，其中
所述基板包括在所述水平沟道层下面的杂质区，并且
所述杂质区包括碳。
17.一种存储器件，包括：
基板；
多个栅结构，在所述基板上，所述多个栅结构的每个包括堆叠在所述基板上的多个栅极电极层；
多个沟道层，穿过所述多个栅结构中的相应栅结构的所述多个栅电极层并在垂直于所述基板的顶表面的方向上延伸；
水平沟道层，将所述多个沟道层连接到所述基板，所述水平沟道层在所述多个栅结构下面；
电荷存储层，在所述多个栅电极层和所述多个沟道层之间并在所述水平沟道层的顶表面上；以及
公共源极线，在所述基板上在所述多个栅结构之间，并在平行于所述基板的顶表面的第一方向上延伸，
所述基板包括在所述水平沟道层下面的第一杂质区以及在所述公共源极线和所述水平沟道层之间的第二杂质区，
所述第一杂质区和所述第二杂质区包括碳。
18.如权利要求17所述的存储器件，还包括：
在所述基板上的掩埋绝缘层，其中
所述多个沟道层围绕所述掩埋绝缘层，
与所述多个沟道层相比，所述掩埋绝缘层延伸到所述基板中更大的距离。
19.根据权利要求17所述的存储器件，其中所述公共源极线包括在所述第一方向上交替地布置并具有不同高度的第一部分和第二部分。
20.根据权利要求19所述的存储器件，其中
所述基板包括朝向所述公共源极线的所述第一部分突出的多个支撑区域，
所述第一部分的高度小于所述第二部分的高度。
21.根据权利要求20所述的存储器件，其中所述第一部分下面的所述基板的厚度大于所述第二部分下面的所述基板的厚度。
22.一种存储器件，包括：
基板；
堆叠结构，在所述基板上，所述堆叠结构包括：
栅绝缘层，包括平行于所述基板的顶表面延伸的水平部分和彼此间隔开并在所述基板的所述顶表面之上垂直地延伸的多个垂直部分，
多个沟道层，被所述栅绝缘层的所述多个垂直部分围绕并垂直于所述基板的所述顶表面延伸，
多个栅电极层和绝缘层，在所述栅绝缘层的所述水平部分上交替地堆叠在彼此之上，
多个串，由所述栅绝缘层、所述多个沟道层和所述多个栅电极层限定，每个串包括在接地选择晶体管和串选择晶体管之间的堆叠在彼此之上的多个存储单元；以及
水平沟道层，将所述多个沟道层中的至少一些彼此连接并在所述栅绝缘层的所述水平部分的下表面与所述基板的所述顶表面之间延伸。
23.根据权利要求22所述的存储器件，还包括：
公共源极线，在所述基板上邻近于所述堆叠结构，其中
所述基板包括在所述公共源极线下面的源极区，并且
所述源极区包括不平坦的顶表面。
24.根据权利要求22所述的存储器件，其中所述基板包括在所述水平沟道层下面的至少一个空隙。
25.根据权利要求22所述的存储器件，其中
所述基板包括邻近于所述水平沟道层的杂质区，
并且所述杂质区包括碳。
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