CN109075166B - 集成结构及用于形成所述集成结构的方法 - Google Patents

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Abstract

一些实施例包含一种具有与介电层交替的竖直堆叠导电层的集成结构。所述导电层上方的层包含硅、氮以及碳、氧、硼与磷中的一或多者。在一些实施例中，所述竖直堆叠导电层是NAND存储器阵列内的字线层。一些实施例包含一种具有与介电层交替的竖直堆叠导电层的集成结构。竖直堆叠NAND存储器单元在存储器阵列区域内沿着所述导电层。阶梯区域紧接所述存储器阵列区域。所述阶梯区域具有与所述导电层一对一对应的电接触件。层在所述存储器阵列区域及所述阶梯区域上方。所述层包含硅、氮以及碳、氧、硼与磷中的一或多者。

Description

集成结构及用于形成所述集成结构的方法
技术领域
包含含有硅、氮以及碳、氧、硼与磷中的至少一者的材料的集成结构。
背景技术
存储器为电子系统提供数据存储。快闪存储器是存储器的一种类型，且在现代计算机及装置中具有众多用途。例如，现代个人计算机可具有存储于快闪存储器芯片上的BIOS。举另一实例，对计算机及其它装置来说，在固态驱动器中利用快闪存储器取代常规硬盘驱动器正变得越来越常见。举又一实例，快闪存储器在无线电子装置中很受欢迎，这是因为其使制造商能够随着新通信协议变得标准化而支持所述新通信协议，并提供在远程升级装置的增强型特征的能力。
NAND可为集成快闪存储器的基础架构。NAND单元包括与存储器单元的串联组合串联耦合的至少一个选择装置(其中所述串联组合通常被称为NAND串)。NAND架构可经配置以包括竖直堆叠存储器单元。期望开发经改进的NAND架构。
附图说明
图1是绘示在实例实施例的处理阶段时的集成构造的区域的图解横截面图。
图2是绘示在图1的处理阶段之后的实例实施例处理阶段时的图1的区域的图解横截面图。
图3是绘示在图1的处理阶段之后的另一实例实施例处理阶段时的类似于图1的区域的区域的图解横截面图。
具体实施方式
一些实施例包含集成电路构造，其具有含有硅、氮以及碳、氧、硼与磷中的至少一者的材料。所述材料可延伸横跨存储器阵列区域。在一些实施例中，所述存储器阵列区域包括延伸到阶梯区域(有时也被称为梯状区域、鲨鱼颌状区域等等)的竖直堆叠字线层，其中导电接触件延伸到个别字线层。在一些实施例中，所述材料可延伸横跨存储器阵列区域与阶梯区域中的一者或两者。所述材料可提供众多优点。例如，所述材料可提供绝缘阻障，其用于在导电接触件的制造期间掩模与下伏导电层上方及/或附近的区域未对准的情况下保护所述导电层。举另一实例，所述材料可经制造以具有压缩/拉伸应力性质，所述性质补偿下伏材料的应力以减轻集成电路裸片的弯曲及/或其它非所要扭曲。参考图1到3描述实例实施例。
参考图1，绘示构造10的部分，其中此类部分对应于集成结构。所述部分中的一者是存储器阵列区域12的片段，且另一者是阶梯区域14的片段。
交替层18及20的堆叠15延伸横跨区域12及14。层18可包括介电材料，例如二氧化硅。层20可包括牺牲(即，可取代)材料，例如氮化硅。层18及20可具有任何合适的厚度。在一些实施例中，层18及20可为与彼此相同的厚度，且在其它实施例中，其厚度可相对于彼此不同。
绝缘区域22在最上层20上方。此类绝缘区域可包括任何合适的绝缘组成物或绝缘组成物的组合；其包含例如二氧化硅。尽管将区域22展示为包括单种均质组成物，但在其它实施例中，区域22可包括两种或多于两种离散组成物。
层26在绝缘区域22上方，且此类层由材料24构成。材料24包括硅、氮以及选自由碳、氧、硼与磷组成的群组的一或多种物质。在一些实施例中，材料24内的碳、氧、硼及/或磷的总浓度是至少约2原子百分比、至少约4原子百分比、至少约10原子百分比等等。在一些实施例中，材料24内的碳、氧、硼及/或磷的总浓度在约2原子百分比到约20原子百分比的范围内、在约6原子百分比到约11原子百分比的范围内，等等。在一些实施例中，材料24可由硅、氮以及碳、氧、硼与磷中的一或多者组成。
在氮化硅材料24内包含碳、氧、硼及/或磷的优点是：这可致使材料24耐蚀刻，所述蚀刻随后用于移除层20内的牺牲氮化硅(下文参考图2所论述)。据此，可期望氮化硅材料24内的碳、氧、硼及/或磷的总浓度足以致使材料24耐蚀刻，所述蚀刻用于移除层20内的氮化硅(或其它合适的可取代材料)。还可期望材料24不导电。据此，可期望包含于材料24的氮化硅内的物质(例如，碳)的浓度保持足够低，使得氮化硅材料24保持不导电。氮化硅材料24可被称为“增强型氮化硅材料”以指示氮化硅材料包括适应于相对于单独氮化硅的优点的组成物。
经图案化材料28提供于增强型氮化硅材料24上方。经图案化材料28可包括任何合适的组成物或组成物的组合，且在一些实施例中，其将包括介电材料，例如二氧化硅。
点提供于构造10的所绘示部分上方及下方以指示在所绘示部分上方及下方可能存在多个额外层或其它结构。此外，点提供于绘示堆叠15的括号的下端处以指示堆叠可延伸到所绘示部分下方。在一些实施例中，选择栅极层、源极线等等可在构造10的所绘示部分下方。
在一些实施例中，构造10的所绘示部分将由半导体衬底支撑；所述半导体衬底可例如包括单晶硅，基本上由单晶硅组成，或由单晶硅组成。术语“半导体衬底”意指包括半导电材料的任何构造，其包含但不限于例如半导电晶片(单独或呈包括其它材料的组合件)的块状半导电材料，及半导电材料层(单独或呈包括其它材料的组合件)。术语“衬底”是指任何支撑结构，其包含但不限于上文所描述的半导体衬底。
第一开口30及第二开口32延伸穿过存储器阵列区域12内的堆叠15。
第一开口30表示用于将存储器阵列细分成可编程块的多个狭缝中的一者。在一些实施例中，个别块可对应于存储器阵列内可被抹除的最小单位，且每一块可含有对应于可被编程的最小单位的数个页。
第二开口32表示被形成有竖直堆叠存储器单元的区域。沟道材料34在开口32内，且通过介电材料36、电荷存储材料38及电荷阻挡材料40而与堆叠15的材料隔开。材料34、36、38及40可包括任何合适的组成物或组成物的组合。例如，沟道材料34可包括经适当掺杂的硅；介电材料36可包括二氧化硅、氧化铪、氧化铝、氧化锆等等中的一或多者；电荷存储材料38可包括一或多种电荷俘获材料，例如氮化硅、氮氧化硅、金属点等等；且电荷阻挡材料40可包括二氧化硅、氧化铝、氧化铪、氧化锆等等中的一或多者。
所绘示的沟道材料34加衬于开口32的侧壁以留下填充有介电材料42的中心区域。这对应于所谓的空心沟道配置。在其它实施例中，沟道材料可将开口32的中心区域填充为实心柱。介电材料42可包括任何合适的组成物，例如氧化物(例如，二氧化硅)。
导电插塞48提供于介电材料42上方。导电插塞48可包括任何合适的组成物或组成物的组合；其包含例如导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等等)、金属(例如，钨、钛等等)及含金属组成物(例如，金属氮化物、金属碳化物等等)中的一或多者。
第一开口30及第二开口32以及开口32内的结构表示可横跨存储器阵列形成的众多开口及结构。
第一、第二及第三开口44到46延伸穿过阶梯区域14的各种材料。每一开口延伸到层20中的不同者，且最终用于形成延伸到暴露层的电接触件。介电材料48提供于邻近包括交替层18及20的基座的阶梯区域内。介电材料48可包括任何合适的组成物或组成物的组合，其包含例如氧化物(例如二氧化硅)。
全部开口30、32及44到46被展示为在图1的共同处理阶段时形成，以便简化增强型氮化硅材料24的优点的描述。实际上，开口30、32及44到46中的一或多者可相对于所述开口中的其它者在不同处理阶段时形成。
参考图2，层20(图1)的牺牲材料被移除且用导电材料取代以形成导电层50。层50的导电材料可包括任何合适的组成物或组成物的组合；且可例如包括(若干)导电掺杂半导体材料、(若干)金属或(若干)含金属组成物中的一或多者，基本上由(若干)导电掺杂半导体材料、(若干)金属或(若干)含金属组成物中的一或多者组成，或由(若干)导电掺杂半导体材料、(若干)金属或(若干)含金属组成物中的一或多者组成。在一些实施例中，层50的导电材料可包括钽或钨，基本上由钽或钨组成，或由钽或钨组成。
导电层50可被称为与介电层18交替的竖直堆叠导电层。在一些实施例中，导电层50可被称为竖直堆叠NAND字线层。
NAND存储器阵列可横跨存储器阵列区域12形成。此类NAND存储器阵列包括竖直堆叠存储器单元，其中在图2中以图解方式绘示一些实例存储器单元52。所述存储器单元包括导电层50的区域作为控制栅极材料，且包括沟道材料34、介电材料36、电荷存储材料38及电荷阻挡材料40的区域。
导电互连件54到56横跨阶梯区域14形成于开口44到46内。导电互连件54到56与导电层(即，字线层)50一对一对应，且将特定字线层与其它电路系统(未展示)连接。此类其它电路系统可用于例如在编程、抹除及/或读取操作期间触发特定字线层。导电互连件54到56可包括任何合适的导电组成物或组成物的组合；且可例如包括(若干)导电掺杂半导体材料、(若干)金属或(若干)含金属组成物中的一或多者，基本上由(若干)导电掺杂半导体材料、(若干)金属或(若干)含金属组成物中的一或多者组成，或由(若干)导电掺杂半导体材料、(若干)金属或(若干)含金属组成物中的一或多者组成。
增强型氮化硅材料24延伸横跨NAND存储器阵列的存储器单元52，且还延伸横跨阶梯区域14。增强型氮化硅材料24在层20(图1)的氮化硅的取代之后存留，这是因为在所述增强型氮化硅材料内并入碳、氧、硼及磷中的一或多者。增强型氮化硅材料24可有利地提供压缩/拉伸应力特性，所述特性平衡下伏材料的应力以增强集成电路裸片相对于缺乏增强型氮化硅材料24的常规裸片的平面度。此外，增强型氮化硅材料24内的碳、氧、硼及/或磷的相对量可适应于实现适于特定应用的拉伸/压缩应力特性。
在所绘示的实施例中，增强型氮化硅材料24仅通过单个介电区域22而与最上导电层50隔开。这相较于增强型氮化硅材料24通过额外材料而与最上导电层隔开的其它构造可简化处理。
导电互连件58被展示为提供于开口32内以与沟道材料34及导电插塞48电连接。此类互连件可将沟道材料34与其它电路系统(未展示)电连接。互连件58可包括任何合适的导电组成物或组成物的组合；且可例如包括(若干)导电掺杂半导体材料、(若干)金属或(若干)含金属组成物中的一或多者，基本上由(若干)导电掺杂半导体材料、(若干)金属或(若干)含金属组成物中的一或多者组成，或由(若干)导电掺杂半导体材料、(若干)金属或(若干)含金属组成物中的一或多者组成。
在图2的所绘示的实施例中，互连件58与下伏材料适当地对准。然而，在一些应用中，可存在互连件58的未对准，这是因为例如用于图案化互连件58的开口的掩模未对准。图3展示类似于图2的构造的构造10a，但构造10a具有未对准的互连件58。有利地，在用于互连件58的未对准开口的形成期间，增强型氮化硅材料24保护下伏介电区域22免受损害，且因此避免原本可能会发生于互连件58的导电材料与最上导电层50之间的有问题的短路。
尽管上文参考NAND架构描述了各种实施例，但应理解，本文中所描述的(若干)发明的方面可扩展到除NAND外的架构。此类其它架构可包含存储器架构、逻辑架构等等。
上文所论述的构造可并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、电力模块、通信调制解调器、处理器模块及专用模块中，且可包含多层多芯片模块。所述电子系统可为广泛范围的系统中的任一者，例如相机、无线装置、显示器、芯片集、机顶盒、游戏机、照明设备、车辆、时钟、电视、手机、个人计算机、汽车、工业控制系统、飞机等等。
除非另有指定，否则本文中所描述的各种材料、物质、组成物等等都可用现在已知或尚待开发的任何合适的方法形成，所述方法包含例如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等等。
术语“介电”与“电绝缘”两者都可用于描述具有绝缘电性质的材料。在本发明中认为所述术语同义。在一些例子中利用术语“介电”及在其它例子中利用术语“电绝缘”可用于在本发明内提供语言变动以简化所附权利要求书内的先行基础，而非用于指示任何显著化学或电差异。
在附图中各种实施例的特定定向仅是为了说明性目的，且在一些应用中，所述实施例可相对于所展示的定向旋转。本文中所提供的描述及所附权利要求书涉及在各种特征之间具有所描述的关系的任何结构，而无论所述结构是处于附图的特定定向，还是相对于此类定向旋转。
所附图解的横截面图仅展示横截面的平面内的特征，且未展示横截面的平面后的材料，以便简化附图。
当上文将一结构称为在另一结构“上”或“抵靠”另一结构时，所述结构可直接在所述另一结构上，或还可存在介入结构。相比之下，当将一结构称为“直接在另一结构上”或“直接抵靠另一结构”时，不存在介入结构。当将一结构称为“连接”或“耦合”到另一结构时，所述结构可直接连接或耦合到所述另一结构，或可存在介入结构。相比之下，当将一结构称为“直接连接”或“直接耦合”到另一结构时，不存在介入结构。
一些实施例包含一种集成结构，其包括与介电层交替的竖直堆叠导电层。在所述导电层上方的层包括硅、氮以及选自由碳、氧、硼与磷组成的群组的一或多种物质；其中所述一或多种物质的总浓度在约2原子百分比到约20原子百分比的范围内。
一些实施例包含一种集成结构，其包括在NAND存储器阵列内的竖直堆叠NAND字线层。在所述字线层上方的层包括硅、氮以及选自由碳、氧、硼与磷组成的群组的一或多种物质；其中所述一或多种物质的总浓度是至少约2原子百分比。所述层通过不超过一个绝缘区域而与所述字线层的最上部隔开。
一些实施例包含一种集成结构，其包括与介电层交替的竖直堆叠导电层。竖直堆叠NAND存储器单元在存储器阵列区域内沿着所述导电层。阶梯区域紧接所述存储器阵列区域。所述阶梯区域包括与所述导电层一对一对应的电接触件。层在所述存储器阵列区域及所述阶梯区域上方。所述层包括硅、氮以及选自由碳、氧、硼与磷组成的群组的一或多种物质；其中所述一或多种物质的总浓度在约2原子百分比到约20原子百分比的范围内。

Claims (30)

1.一种集成结构，其包括：
竖直堆叠导电层，其包括与介电层交替的导电层；
层，其在所述导电层上方，且包括硅、氮以及选自由碳、氧、硼与磷组成的群组的一或多种物质；其中所述一或多种物质的总浓度在2原子百分比到20原子百分比的范围内，所述层通过介入绝缘材料而与所述导电层的最上部分离；及
开口，其延伸穿过所述导电层上方的所述层且穿过所述导电层中的至少一些。
2.根据权利要求1所述的集成结构，其中所述一或多种物质包含碳。
3.根据权利要求1所述的集成结构，其中所述一或多种物质包含氧。
4.根据权利要求1所述的集成结构，其中所述一或多种物质包含硼。
5.根据权利要求1所述的集成结构，其中所述一或多种物质包含磷。
6.根据权利要求1所述的集成结构，其中所述竖直堆叠导电层是NAND存储器阵列的部分。
7.根据权利要求6所述的集成结构，其中所述层延伸横跨所述NAND存储器阵列的存储器单元。
8.根据权利要求7所述的集成结构，其中所述竖直堆叠导电层是所述NAND存储器阵列的字线层，且其中所述层延伸横跨阶梯区域，在所述阶梯区域处，对所述NAND存储器阵列的所述字线层进行电接触。
9.根据权利要求1所述的集成结构，其中所述导电层包括金属。
10.根据权利要求1所述的集成结构，其中所述导电层包括钽或钨。
11.一种集成结构，其包括：
竖直堆叠NAND字线层，其在NAND存储器阵列内，所述字线层通过物理上接触所述字线层的介入介电层而彼此竖直地分离；
层，其在所述字线层上方，且包括硅、氮以及选自由碳、氧、硼与磷组成的群组的一或多种物质；其中所述一或多种物质的总浓度在2原子百分比到20原子百分比的范围内，所述层通过绝缘区域而与所述字线层的最上部隔开；及
至少一个开口，其延伸穿过所述字线层上方的所述层且穿过所述字线层中的至少一些。
12.根据权利要求11所述的集成结构，其中所述一或多种物质的所述总浓度是至少4原子百分比。
13.根据权利要求11所述的集成结构，其中所述一或多种物质的所述总浓度是至少10原子百分比。
14.根据权利要求11所述的集成结构，其中所述一或多种物质的所述总浓度在2原子百分比到20原子百分比的范围内。
15.根据权利要求11所述的集成结构，其中所述一或多种物质的所述总浓度在6原子百分比到11原子百分比的范围内。
16.根据权利要求11所述的集成结构，其中所述一或多种物质包含碳。
17.根据权利要求11所述的集成结构，其中所述一或多种物质包含氧。
18.根据权利要求11所述的集成结构，其中所述一或多种物质包含硼。
19.根据权利要求11所述的集成结构，其中所述一或多种物质包含磷。
20.一种集成结构，其包括：
竖直堆叠导电层，其与介电层交替；
竖直堆叠NAND存储器单元，其在存储器阵列区域内沿着所述导电层；
阶梯区域，其紧接所述存储器阵列区域，所述阶梯区域具有包括所述竖直堆叠导电层的第一竖直堆叠结构及包括所述竖直堆叠导电层的第二竖直堆叠结构，所述第一竖直堆叠结构竖直地延伸到第一高度且所述第二竖直堆叠结构竖直地延伸到不同于所述第一高度的第二高度，所述阶梯区域包括与所述导电层一对一对应的电接触件；
层，其在所述存储器阵列区域及所述阶梯区域上方；所述层包括硅、氮以及选自由碳、氧、硼与磷组成的群组的一或多种物质；其中所述一或多种物质的总浓度在2原子百分比到20原子百分比的范围内，所述层通过介入绝缘材料而与所述导电层的最上部分离；
开口，其在所述存储器阵列区域内延伸穿过所述存储器阵列区域上方的所述层且穿过所述竖直堆叠导电层中的至少一些；及
沟道材料，其在所述开口内。
21.根据权利要求20所述的集成结构，其中所述一或多种物质的所述总浓度在6原子百分比到11原子百分比的范围内。
22.根据权利要求20所述的集成结构，其中所述一或多种物质包含碳。
23.根据权利要求22所述的集成结构，其中所述层由硅、氮及碳组成。
24.根据权利要求20所述的集成结构，其中所述一或多种物质包含氧。
25.根据权利要求24所述的集成结构，其中所述层由硅、氮及氧组成。
26.根据权利要求20所述的集成结构，其中所述一或多种物质包含硼。
27.根据权利要求26所述的集成结构，其中所述层由硅、氮及硼组成。
28.一种形成集成结构的方法，其包括：
形成包括与介电层交替的导电层的竖直堆叠；
在所述导电层上方形成材料，所述材料包括硅、氮以及选自由碳、氧、硼与磷组成的群组的一或多种物质，其中所述一或多种物质的总浓度在2原子百分比到20原子百分比的范围内，所述材料通过介入绝缘材料而与所述导电层的最上部分离；及
形成延伸穿过所述导电层上方的所述材料且穿过所述导电层中的至少一些的开口。
29.一种形成集成结构的方法，其包括：
在NAND存储器阵列内形成竖直堆叠NAND字线层，所述字线层通过物理上接触所述字线层的介入介电层而彼此竖直地分离；
形成在所述字线层上方且通过绝缘区域而与所述字线层的最上部隔开的材料，所述材料包括硅、氮以及选自由碳、氧、硼与磷组成的群组的一或多种物质，所述一或多种物质的总浓度在2原子百分比到20原子百分比的范围内；及
形成延伸穿过所述字线层上方的所述材料且穿过所述字线层中的至少一些的至少一个开口。
30.一种形成集成结构的方法，其包括：
形成与介电层交替的竖直堆叠导电层；
在存储器阵列区域内沿着所述导电层形成竖直堆叠NAND存储器单元；
紧接所述存储器阵列区域形成阶梯区域，所述阶梯区域包括与所述导电层一对一对应的电接触件；
在所述存储器阵列区域及所述阶梯区域上方形成材料，所述材料通过介入绝缘材料而与所述导电层的最上部分离；所述材料包括硅、氮以及选自由碳、氧、硼与磷组成的群组的一或多种物质，其中所述一或多种物质的总浓度在2原子百分比到20原子百分比的范围内；
在所述存储器阵列区域内形成延伸穿过所述存储器阵列区域上方的所述材料且穿过所述竖直堆叠导电层中的至少一些的开口；及
在所述开口内形成沟道材料。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10157933B2 (en) 2016-04-19 2018-12-18 Micron Technology, Inc. Integrated structures including material containing silicon, nitrogen, and at least one of carbon, oxygen, boron and phosphorus
US10707121B2 (en) * 2016-12-31 2020-07-07 Intel Corporatino Solid state memory device, and manufacturing method thereof
JP7089967B2 (ja) * 2018-07-17 2022-06-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2020017572A (ja) * 2018-07-23 2020-01-30 キオクシア株式会社 半導体メモリ及び半導体メモリの製造方法
US11329062B2 (en) 2018-10-17 2022-05-10 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
US11121143B2 (en) * 2019-05-24 2021-09-14 Micron Technology, Inc. Integrated assemblies having conductive posts extending through stacks of alternating materials
US11088088B2 (en) 2019-11-05 2021-08-10 Micron Technology, Inc. Microelectronic devices with polysilicon fill material between opposing staircase structures, and related devices, systems, and methods
US11177278B2 (en) 2019-11-06 2021-11-16 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11121144B2 (en) 2019-11-13 2021-09-14 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11177159B2 (en) 2019-11-13 2021-11-16 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11569390B2 (en) * 2019-12-23 2023-01-31 Micron Technology, Inc. Memory cells and integrated assemblies having charge-trapping-material with trap-enhancing-additive
US11101280B2 (en) 2019-12-27 2021-08-24 Micron Technology, Inc. Memory arrays and methods used in forming a memory array
US11411013B2 (en) * 2020-01-08 2022-08-09 Micron Technology, Inc. Microelectronic devices including stair step structures, and related electronic devices and methods
US11081443B1 (en) 2020-03-24 2021-08-03 Sandisk Technologies Llc Multi-tier three-dimensional memory device containing dielectric well structures for contact via structures and methods of forming the same
US11706918B2 (en) 2020-07-01 2023-07-18 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11889683B2 (en) 2020-07-01 2024-01-30 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
US11744069B2 (en) * 2020-08-27 2023-08-29 Micron Technology, Inc. Integrated circuitry and method used in forming a memory array comprising strings of memory cells
US11437383B1 (en) * 2021-06-02 2022-09-06 Nanya Technology Corporation Method for fabricating dynamic random access memory devices

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04142079A (ja) * 1990-10-02 1992-05-15 Nippon Telegr & Teleph Corp <Ntt> 半導体装置およびその製造方法
CN103038881A (zh) * 2009-11-23 2013-04-10 美光科技公司 集成存储器阵列及形成存储器阵列的方法
CN104064446A (zh) * 2013-03-21 2014-09-24 东京毅力科创株式会社 层叠型半导体元件的制造方法、层叠型半导体元件及其制造装置
CN104396004A (zh) * 2012-05-23 2015-03-04 桑迪士克科技股份有限公司 三维存储器阵列的多级接触及其制造方法
CN104662660A (zh) * 2012-08-30 2015-05-27 美光科技公司 具有通过控制栅极的连接件的存储器阵列
CN105144382A (zh) * 2013-03-15 2015-12-09 美光科技公司 制造集成结构的方法和形成垂直堆叠存储器单元的方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5189504A (en) 1989-12-11 1993-02-23 Nippon Telegraph And Telephone Corporation Semiconductor device of MOS structure having p-type gate electrode
EP1777739A3 (en) 2000-09-11 2008-09-17 Tokyo Electron Limited Semiconductor device and fabrication method therefor
US7226845B2 (en) * 2005-08-30 2007-06-05 Micron Technology, Inc. Semiconductor constructions, and methods of forming capacitor devices
US8026169B2 (en) * 2006-11-06 2011-09-27 Advanced Micro Devices, Inc. Cu annealing for improved data retention in flash memory devices
JP5356005B2 (ja) * 2008-12-10 2013-12-04 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2011049206A (ja) * 2009-08-25 2011-03-10 Toshiba Corp 半導体装置の製造方法及び半導体装置
US8383512B2 (en) * 2011-01-19 2013-02-26 Macronix International Co., Ltd. Method for making multilayer connection structure
US8945996B2 (en) * 2011-04-12 2015-02-03 Micron Technology, Inc. Methods of forming circuitry components and methods of forming an array of memory cells
KR20130072516A (ko) 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR20130075158A (ko) 2011-12-27 2013-07-05 삼성전자주식회사 반도체 소자의 제조 방법
KR101916223B1 (ko) * 2012-04-13 2018-11-07 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9230987B2 (en) * 2014-02-20 2016-01-05 Sandisk Technologies Inc. Multilevel memory stack structure and methods of manufacturing the same
US9136278B2 (en) * 2013-11-18 2015-09-15 Micron Technology, Inc. Methods of forming vertically-stacked memory cells
JP5970004B2 (ja) 2014-01-09 2016-08-17 東京エレクトロン株式会社 半導体装置の製造方法
US9287379B2 (en) * 2014-05-19 2016-03-15 Micron Technology, Inc. Memory arrays
US9559117B2 (en) * 2014-06-17 2017-01-31 Sandisk Technologies Llc Three-dimensional non-volatile memory device having a silicide source line and method of making thereof
KR102307487B1 (ko) 2014-06-23 2021-10-05 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US9616313B2 (en) 2014-07-11 2017-04-11 Canyon Hard Goods LLC Portable therapeutic stretching and massage storage device
US9576975B2 (en) * 2014-08-26 2017-02-21 Sandisk Technologies Llc Monolithic three-dimensional NAND strings and methods of fabrication thereof
US9620514B2 (en) * 2014-09-05 2017-04-11 Sandisk Technologies Llc 3D semicircular vertical NAND string with self aligned floating gate or charge trap cell memory cells and methods of fabricating and operating the same
US9773803B2 (en) * 2014-09-08 2017-09-26 Toshiba Memory Corporation Non-volatile memory device and method of manufacturing same
KR20160106972A (ko) * 2015-03-03 2016-09-13 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9601508B2 (en) * 2015-04-27 2017-03-21 Sandisk Technologies Llc Blocking oxide in memory opening integration scheme for three-dimensional memory structure
US9613977B2 (en) * 2015-06-24 2017-04-04 Sandisk Technologies Llc Differential etch of metal oxide blocking dielectric layer for three-dimensional memory devices
CN105120544A (zh) 2015-08-20 2015-12-02 阮保清 一种旋风型ih电磁加热线盘
US10157933B2 (en) * 2016-04-19 2018-12-18 Micron Technology, Inc. Integrated structures including material containing silicon, nitrogen, and at least one of carbon, oxygen, boron and phosphorus
US10529620B2 (en) * 2016-07-13 2020-01-07 Sandisk Technologies Llc Three-dimensional memory device containing word lines formed by selective tungsten growth on nucleation controlling surfaces and methods of manufacturing the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04142079A (ja) * 1990-10-02 1992-05-15 Nippon Telegr & Teleph Corp <Ntt> 半導体装置およびその製造方法
CN103038881A (zh) * 2009-11-23 2013-04-10 美光科技公司 集成存储器阵列及形成存储器阵列的方法
CN104396004A (zh) * 2012-05-23 2015-03-04 桑迪士克科技股份有限公司 三维存储器阵列的多级接触及其制造方法
CN104662660A (zh) * 2012-08-30 2015-05-27 美光科技公司 具有通过控制栅极的连接件的存储器阵列
CN105144382A (zh) * 2013-03-15 2015-12-09 美光科技公司 制造集成结构的方法和形成垂直堆叠存储器单元的方法
CN104064446A (zh) * 2013-03-21 2014-09-24 东京毅力科创株式会社 层叠型半导体元件的制造方法、层叠型半导体元件及其制造装置

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