CN115707239A - 包括存储器单元串的存储器阵列集成电路系统和形成包括存储器单元串的存储器阵列方法 - Google Patents

包括存储器单元串的存储器阵列集成电路系统和形成包括存储器单元串的存储器阵列方法 Download PDF

Info

Publication number
CN115707239A
CN115707239A CN202210930837.0A CN202210930837A CN115707239A CN 115707239 A CN115707239 A CN 115707239A CN 202210930837 A CN202210930837 A CN 202210930837A CN 115707239 A CN115707239 A CN 115707239A
Authority
CN
China
Prior art keywords
sacrificial material
conductive
insulating
layers
sacrificial
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210930837.0A
Other languages
English (en)
Inventor
A·N·斯卡伯勒
J·D·霍普金斯
P·纳拉亚南
V·沙马娜
J·D·谢泼德森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN115707239A publication Critical patent/CN115707239A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本公开涉及集成包括含有存储器单元串的存储器阵列的集成电路系统，并且涉及用于形成包括存储器单元串的存储器阵列的方法。所述方法包括形成将包括竖直交替的导电层和绝缘层的堆叠的下部部分。所述堆叠包括横向间隔开的存储器块区。所述下部部分包括所述导电层中的多个下部导电层和所述绝缘层中的多个下部绝缘层。所述下部绝缘层包括绝缘材料。所述下部导电层包括具有与所述绝缘材料的组合物不同的组合物的牺牲性材料。所述牺牲性材料被替换为传导材料。在所述牺牲性材料的所述替换之后，所述堆叠的上部部分的所述竖直交替的导电层和绝缘层形成在所述下部部分上方。

Description

包括存储器单元串的存储器阵列集成电路系统和形成包括存 储器单元串的存储器阵列方法
技术领域
本文中所公开的实施例涉及包括含有存储器单元串的存储器阵列的集成电路系统，并且涉及用于形成包括存储器单元串的存储器阵列的方法。
背景技术
存储器是一种类型的集成电路系统且在计算机系统中用于存储数据。存储器可制造成个别存储器单元的一或多个阵列。可使用数字线(其也可被称为位线、数据线或感测线)和存取线(其也可被称为字线)对存储器单元进行写入或从中进行读取。感测线可沿着阵列的列使存储器单元以导电方式互连，并且存取线可沿着阵列的行使存储器单元以导电方式互连。每一存储器单元可通过感测线和存取线的组合唯一地寻址。
存储器单元可为易失性、半易失性或非易失性的。非易失性存储器单元可在不通电的情况下将数据存储很长的时间段。非易失性存储器通常被指定为具有至少约10年的保留时间的存储器。易失性存储器耗散，并且因此刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更短的保留时间。无论如何，存储器单元被配置成以至少两个不同可选择状态保留或存储存储器。在二进制系统中，状态被视为“0”或“1”。在其它系统中，至少一些个别存储器单元可被配置成存储多于两个层级或状态的信息。
场效应晶体管是可用于存储器单元中的一种类型的电子组件。这些晶体管包括其间具有半导电沟道区的一对导电源极/漏极区。导电栅极邻近于沟道区且通过薄的栅极绝缘体与所述沟道区分开。向栅极施加合适的电压允许电流穿过沟道区从源极/漏极区中的一个区流动到另一个区。在从栅极移除电压时，基本上防止了电流流过沟道区。场效应晶体管还可包含额外结构，例如，作为栅极绝缘体与导电栅极之间的栅极构造的部分的可逆地可编程的电荷存储区。
快闪存储器是一种类型的存储器，并且大量用于现代计算机和装置中。举例来说，现代个人计算机可将BIOS存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用固态驱动器中的快闪存储器来替换常规硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使得制造商能够在新的通信协议变得标准化时支持所述新的通信协议，并且使得制造商能够提供针对增强特征远程升级装置的能力。
NAND可为集成快闪存储器的基本架构。NAND单元装置包括与存储器单元的串联组合进行串联耦合的至少一个选择装置(其中所述串联组合通常被称为NAND串)。NAND架构可按三维布置配置，所述三维布置包括竖直堆叠的存储器单元，所述竖直堆叠的存储器单元个别地包括可逆地可编程的竖直晶体管。控制电路系统或其它电路系统可形成在竖直堆叠的存储器单元下方。其它易失性或非易失性存储器阵列架构还可包括个别地包括晶体管的竖直堆叠的存储器单元。
存储器阵列可布置在存储器页、存储器块和部分块(例如，子块)和存储器平面中，例如，如美国专利申请公开案第2015/0228651号、第2016/0267984号和第2017/0140833号中的任一个美国专利申请公开案中所展示和所描述。存储器块可至少部分地限定竖直堆叠的存储器单元的个别字线层中的个别字线的纵向轮廓。与这些字线的连接可在竖直堆叠的存储器单元的阵列的末端或边缘处所谓的“阶梯结构”中发生。阶梯结构包含限定个别字线的接触区的个别“台阶”(替代地被称为“梯级”或“阶梯”)，竖向延伸的导电通孔接触所述接触区以提供对字线的电存取。
发明内容
在一个方面中，本公开涉及一种用于形成包括存储器单元串的存储器阵列的方法，其包括：形成包括竖直交替的导电层和绝缘层的堆叠，堆叠包括横向间隔开的存储器块区，堆叠的下部部分包括：导电层中的多个下部导电层和绝缘层中的多个下部绝缘层，下部绝缘层包括绝缘材料；并且下部导电层包括与下部第二牺牲性材料层竖直交替的下部第一牺牲性材料层；第一牺牲性材料、第二牺牲性材料和绝缘材料具有相对彼此不同的组合物；堆叠的上部部分包括导电层中的多个上部导电层和绝缘层中的多个上部绝缘层，上部导电层包括第一牺牲性材料，上部绝缘层包括具有与第一牺牲性材料和第二牺牲性材料的组合物不同的组合物的隔绝材料；将第一牺牲性材料和第二牺牲性材料中的一种牺牲性材料替换为传导材料；以及在所述一种牺牲性材料的替换之后，将第一牺牲性材料和第二牺牲性材料中的另一种牺牲性材料替换为导电材料。
在另一方面中，本公开涉及一种用于形成包括存储器单元串的存储器阵列的方法，其包括：在衬底上形成包括导体材料的导体层；在导体层上方形成将包括竖直交替的导电层和绝缘层的堆叠的下部部分，堆叠包括横向间隔开的存储器块区，下部部分包括：导电层中的多个下部导电层和绝缘层中的多个下部绝缘层，下部绝缘层包括绝缘材料；并且下部导电层包括与下部第二牺牲性材料层竖直交替的下部第一牺牲性材料层；第一牺牲性材料、第二牺牲性材料和绝缘材料具有相对彼此不同的组合物；在下部部分上方形成堆叠的上部部分的竖直交替的导电层和绝缘层，上部部分包括导电层中的多个上部导电层和绝缘层中的多个上部绝缘层，上部导电层包括第一牺牲性材料，上部绝缘层包括具有与第一牺牲性材料和第二牺牲性材料的组合物不同的组合物的隔绝材料；形成延伸穿过上部部分到下部部分中的沟道材料串；形成穿过上部部分且到下部导电层中的至少一些下部导电层中的水平延长沟槽，水平延长沟槽个别地处于存储器块区中的横向紧邻存储器块区之间；穿过水平延长沟槽，将第一牺牲性材料和第二牺牲性材料中的一种牺牲性材料替换为传导材料；在所述一种牺牲性材料的替换之后且穿过水平延长沟槽，将第一牺牲性材料和第二牺牲性材料中的另一种牺牲性材料替换为导电材料；所述一种牺牲性材料的替换包括选择性地相对于所述另一种牺牲性材料、隔绝材料和绝缘材料各向同性地蚀刻所述一种牺牲性材料；并且所述另一种牺牲性材料的替换包括选择性地相对于隔绝材料、绝缘材料，和由所述一种牺牲性材料的替换产生的传导材料或导电材料中的一种材料各向同性地蚀刻所述另一种牺牲性材料。
在另一方面中，本公开涉及一种用于形成包括存储器单元串的存储器阵列的方法，其包括：形成将包括竖直交替的导电层和绝缘层的堆叠的下部部分，堆叠包括横向间隔开的存储器块区，下部部分包括导电层中的多个下部导电层和绝缘层中的多个下部绝缘层，下部绝缘层包括绝缘材料，下部导电层包括具有与绝缘材料的组合物不同的组合物的牺牲性材料；将牺牲性材料替换为传导材料；在牺牲性材料的替换之后，在下部部分上方形成堆叠的上部部分的竖直交替的导电层和绝缘层，上部部分包括导电层中的多个上部导电层和绝缘层中的多个上部绝缘层，上部绝缘层包括隔绝材料；上部导电层包括具有与传导材料、隔绝材料和绝缘材料的组合物不同的组合物的牺牲材料；以及将牺牲材料替换为导电材料。
在另一方面中，本公开涉及包括含有存储器单元串的存储器阵列的集成电路系统，其包括：横向间隔开的存储器块，其个别地包括第一竖直堆叠，所述第一竖直堆叠包括交替的绝缘层和导电层，存储器单元串包括延伸穿过绝缘层和导电层的沟道材料串，导电层个别地包括水平延长导电线；以及第二竖直堆叠，其在第一竖直堆叠旁边，第二竖直堆叠包括上部部分和下部部分，上部部分包括具有相对彼此不同的组合物的竖直交替的第一层和第二隔绝层，下部部分包括具有相对彼此不同的组合物的竖直交替的第三层和第四绝缘层；第一层、第二层、第三层和第四层个别地包括主要材料；第一层、第二层、第三层和第四层的主要材料集体地包括至少三种不同组合物。
附图说明
图1是根据本发明的实施例的处理中衬底的部分的图解横截面视图且是穿过图2中的线1-1截取的。
图2是穿过图1中的线2-2截取的图解横截面视图。
图3是根据本发明的实施例的处理中衬底的另一部分的图解横截面视图。
图4-27是根据本发明的一些实施例的处于处理中的图1-3的构造或其部分的图解依序截面、展开、放大和/或部分视图。
图28-45展示本发明的替代实例方法和/或结构实施例。
具体实施方式
本发明的实施例涵盖用于形成存储器阵列的方法，所述存储器阵列例如NAND或其它存储器单元的阵列，其在阵列下可具有至少一些外围控制电路系统(例如，阵列下CMOS)。本发明的实施例涵盖所谓的“后栅”或“替换栅”处理、所谓的“先栅”处理，以及不论是现有的还是未来开发的都与晶体管栅极的形成时间无关的其它处理。本发明的实施例还涵盖包括含有与制造方法无关的存储器单元串的存储器阵列(例如，NAND架构)的集成电路系统。参考图1-27描述第一实例方法实施例。
图1-3展示实例构造10，其具有其中将形成晶体管和/或存储器单元的竖向延伸串的阵列12。此包含具有导电/导体/传导、半导电/半导体/半传导或绝缘/绝缘体/隔绝(即，其中以电学方式)材料中的任何一或多种材料的基底衬底11。各种材料已竖向地形成在基底衬底11之上。材料可在图1-3所描绘的材料的旁边、竖向向内或竖向向外。举例来说，集成电路系统的其它部分制造或完全制造的组件可提供在基底衬底11上方、周围或内部某处。还可制造用于操作存储器单元的竖向延伸串的阵列(例如，阵列12)内的组件的控制电路系统和/或其它外围电路系统，并且所述电路系统可或可不完全或部分地在阵列或子阵列内。此外，还可相对彼此独立地、先后地或以其它方式制造和操作多个子阵列。在此文件中，“子阵列”还可被视为阵列。
包括导体材料17的导体层16已形成在衬底11上方。借助于实例，导体材料17可包括在具有与上部导体材料不同的组合物的下部导体材料(例如，金属硅化物，例如WSix)正上方且直接抵靠所述下部导体材料的上部导体材料(例如，n型掺杂或p型掺杂多晶硅)。导体层16可包括用于控制对将形成在阵列12内的晶体管和/或存储器单元的读取和写入存取的控制电路系统(例如，外围阵列下电路系统和/或共同源极线或板)的部分。
堆叠18/18*的下部部分18L已形成在衬底11和导体层16上方(*作为后缀用于包含所有此类可能具有也可能不具有其它后缀的用相同数值指定的组件)。堆叠18*包括竖直交替的导电层22*和绝缘层20*，其中层22*的材料具有与层20*的材料不同的组合物。堆叠18*包括横向间隔开的存储器块区58，所述存储器块区将包括成品电路系统构造中的横向间隔开的存储器块58。在此文件中，“块”一般包含“子块”。存储器块区58和所得存储器块58(尚未展示)可被视为是纵向延长的且例如沿着方向55定向。存储器块区58可能在此处理点处不可辨别。导电层22*(替代地被称为第一层)可不包括传导材料，并且绝缘层20*(替代地被称为第二层)可不包括绝缘材料或在结合在此初始地描述的“后栅”或“替换栅”实例方法实施例处理时是绝缘的。
下部部分18L包括导电层22*中的多个下部导电层22L*和绝缘层20*中的多个下部绝缘层20L。在一个实施例中，下部绝缘层20L包括绝缘材料24，并且下部导电层22L*包括下部第一牺牲性材料层22L1(包括第一牺牲性材料26)，并且所述下部第一牺牲性材料层与下部第二牺牲性材料层22L2(包括第二牺牲性材料43)竖直交替。第一牺牲性材料26、第二牺牲性材料43和绝缘材料24具有相对彼此不同的组合物。相对于层22L1和22L2，下部部分18L展示为以层22L1开始，但可替代地以层22L2开始。
堆叠18*的上部部分18U的竖直交替的导电层22*和绝缘层20*已形成在下部部分18L上方。上部部分18U包括导电层22*中的多个上部导电层22U和绝缘层20*中的多个上部绝缘层20U。上部导电层22U包括第一牺牲性材料26。上部绝缘层20U包括隔绝材料，例如隔绝材料24，但可包括其它隔绝材料，并且绝缘层20L的绝缘材料和绝缘层20U的隔绝材料无需具有相对彼此相同的组合物。仅借助于实例，实例第一牺牲性材料26和实例第二牺牲性材料43是二氧化硅、氮化硅、多晶硅、硅锗合金、金属氧化物和金属材料中的一或多种。仅借助于实例，实例绝缘/隔绝材料24是氮化硅、二氧化硅、绝缘金属氧化物和绝缘多晶硅或绝缘硅锗合金(此类多晶硅和/或合金足够低掺杂或未掺杂以不为半导电或导电的)中的一或多种。在一个实施例中，第一牺牲性材料26包括氮化硅，且第二牺牲性材料43包括多晶硅，并且在一个此类实施例中，绝缘/隔绝材料24包括二氧化硅。
实例上部部分18U展示为在下部部分18L上方以绝缘层20U开始，但此可替代地以导电层22U开始(未展示)。无论如何，仅展示了少量层20*和22*，其中上部部分18U(且由此堆叠18*)更有可能包括几十个、一百个或更多个等层20*和22*。此外，可为也可不为外围电路系统和/或控制电路系统的部分的其它电路系统可在导体层16与堆叠18*之间。仅借助于实例，此类电路系统的导电材料和绝缘材料的多个竖直交替层可在导电层22*中的最低导电层下方和/或在导电层22*中的最上部导电层上方。举例来说，一或多个选择栅极层(未展示)可在导体层16与最低导电层22*之间，并且一或多个选择栅极层可在导电层22*中的最上部导电层上方。替代地或另外，所描绘的最上部和最低导电层22*中的至少一个导电层可为选择栅极层。
在一些实施例中，构造10可被视为包括第一区(例如，如由图1和2所展示)和在第一区旁边的第二区70(例如，如图3中所展示)。第二区70可横向接触第一区(未展示)，或可与第一区横向间隔开(例如，横向紧邻第一区但不触碰，或横向远离且不触碰)。第二区70可在存储器块区(未展示)中的一或多个存储器块区内。在一些实施例中，构造10可被视为包括第一竖直堆叠(例如，图2中的堆叠18*)和第二竖直堆叠(例如，第二区70中的堆叠18*)，其中第二堆叠包括上部部分18U和下部部分18L。
参考图4-8，沟道开口25已形成(例如，通过蚀刻)为穿过上部部分18U中的绝缘层20*和导电层22*到下部部分18L中，并且在如所展示的一个实施例中，到下部部分18L中的导体层16。沟道开口25可随着在堆叠18中移动更深而径向向内逐渐变窄(未展示)。在一些实施例中，沟道开口25可如所展示进入导体层16的导体材料17，或可止于顶上(未展示)。替代地，作为实例，沟道开口25可止于最低导电层22*顶上或内。使沟道开口25至少延伸到导体层16的导体材料17的原因是为了向沟道开口25内的材料提供锚定效应。蚀刻停止材料(未展示)可在导体层16的导电材料17内或顶上，以在有此类期望时有助于相对于导体层16停止对沟道开口25的蚀刻。此类蚀刻停止材料可为牺牲性或非牺牲性的。
晶体管沟道材料可竖向地沿着绝缘层和导电层形成在个别沟道开口中，因此包括与导体层中的导电材料直接电耦合的个别沟道材料串。所形成的实例存储器阵列的个别存储器单元可包括栅极区(例如，控制栅极区)和横向地处于栅极区与沟道材料之间的存储器结构。在一个此类实施例中，存储器结构形成为包括电荷阻挡区、存储材料(例如，电荷存储材料)和绝缘电荷传递材料。个别存储器单元的存储材料(例如，浮动栅极材料，例如掺杂或未掺杂的硅，或电荷捕集材料，例如氮化硅、金属点等)竖向地沿着电荷阻挡区中的个别电荷阻挡区。绝缘电荷传递材料(例如，具有包夹在两个绝缘体氧化物[例如，二氧化硅]之间的含氮材料[例如，氮化硅]的带隙工程化的结构)横向地处于沟道材料与存储材料之间。
图4-7展示一个实施例，其中电荷阻挡材料30、存储材料32和电荷传递材料34已竖向地沿着绝缘层20和导电层22形成在个别沟道开口25中。晶体管材料30、32和34(例如，存储器单元材料)可通过例如在堆叠18*之上和个别开口25内沉积所述晶体管材料的相应薄层，随后将此薄层至少平坦化回到堆叠18*的顶部表面来形成。
作为沟道材料串53的沟道材料36也已竖向地沿着绝缘层20和导电层22形成在沟道开口25中。归因于比例，材料30、32、34和36在一些图中集体地展示为且仅指定为材料37。实例沟道材料36包含适当掺杂的结晶半导体材料，例如一或多种硅、锗和所谓的III/V半导体材料(例如，GaAs、InP、GaP和GaN)。材料30、32、34和36中的每一种材料的实例厚度为25埃到100埃。可进行冲压蚀刻以从沟道开口25(如所展示)的基底移除材料30、32和34以暴露导体层16，使得沟道材料36直接抵靠导体层16的导体材料17。此类冲压蚀刻可相对于材料30、32和34中的每一种材料单独地发生(如所展示)，或可仅相对于一些材料发生(未展示)。替代地且仅借助于实例，可不进行冲压蚀刻，并且沟道材料36可仅通过单独的导电互连件(未展示)直接电耦合到导体层16的导体材料17。无论如何，可在形成上部部分18U之前在沟道开口25将在的水平位置中在下部部分18L中形成牺牲性蚀刻停止插塞(未展示)。可接着通过蚀刻材料24、26和43(有可能使用不同各向异性蚀刻化学物质)以止于牺牲性插塞的材料上或内，随后在沟道开口25中形成材料之前挖出此类插塞的剩余材料来形成沟道开口25。在沟道开口25中展示径向中心实心电介质材料38(例如，旋涂电介质、二氧化硅和/或氮化硅)。替代地且仅借助于实例，沟道开口25内的径向中心部分可包含空隙空间(未展示)和/或不含实心材料(未展示)。
水平延长沟槽40已穿过上部部分18U形成(例如，通过各向异性蚀刻)到堆叠18*中且到下部导电层22L1和22L2中的至少一些下部导电层中。沟槽40个别地处于横向紧邻的存储器块区58之间。沟槽40可随着更深地移动到堆叠18*中而在竖直横截面中横向向内逐渐变窄(未展示)。仅借助于实例且为简洁起见，沟道开口25展示为以每行四个和五个沟道开口25的交错行的群组或列布置。沟槽40通常将宽于沟道开口25(例如，10到20倍宽，但为简洁起见未展示此类较宽程度)。可使用任何替代的现有或未来开发的布置和构造。沟槽40和沟道开口25可相对彼此按任何次序或同时形成。
如所展示的沟槽40已经形成以延伸到导体层16。作为一个实例，可通过蚀刻材料24、26和43(有可能使用不同各向异性蚀刻化学物质)来形成沟槽40，并且所述蚀刻止于导体材料17上或内。替代地且仅借助于实例，具有与沟槽40相同的一般水平轮廓的牺牲性蚀刻停止线(未展示)可在形成上部部分18U之前个别地形成在导体层16中或上方。可接着通过蚀刻材料24、26和43以止于个别牺牲性线的材料上或内，随后挖出此类牺牲性线的剩余材料来形成沟槽40。在一个实施例中且如所展示，由图4-7(第一区)所展示的处理尚未发生在图8中的第二区70中。
最终，穿过水平延长沟槽40，第一牺牲性材料和第二牺牲性材料中的一种牺牲性材料被替换为导电材料，并且其后(即，不同时)，第一牺牲性材料和第二牺牲性材料中的另一种牺牲性材料被替换为传导材料。参考图9-26描述这样做的实例方法。
参考图9-11，在一个实施例中，穿过水平延长沟槽40，第一牺牲性材料26(图9和10中未展示)已选择性地相对于第二牺牲性材料43和绝缘材料24各向同性地蚀刻(例如，使用液体或蒸汽H3PO4作为主要蚀刻剂，其中第一牺牲性材料26是氮化硅，第二牺牲性材料43是多晶硅，并且材料24是二氧化硅和/或绝缘金属氧化物)。在一个实施例中且如所展示，由图9和10(第一区)所展示的处理尚未发生在图11中的第二区70中。
参考图12和13，穿过水平延长沟槽40，第一牺牲性材料26(未展示且来自图4和5)已被替换为导电层22U和22L1中的传导材料48。在一个实施例中且如所展示，传导材料48在此类替换之后保留在水平延长沟槽40中。在一个此类实施例中且如图14-16中所展示，传导材料48的至少大部分(即，超过50％到100％；例如，如所展示的全部/100％)已从水平延长沟槽40移除。在一个实施例中且如所展示，由图12-15(第一区)所展示的处理尚未发生在图16中的第二区70中。
参考图17-19，在一个实施例中，穿过水平延长沟槽40，第二牺牲性材料43(图17和18中未展示)已选择性地相对于绝缘/隔绝材料24和传导材料48(由将第一牺牲性材料26[未展示]替换为所述传导材料产生)各向同性地蚀刻(例如，使用液体或蒸汽氢氧化四甲基铵作为主要蚀刻剂，其中第二牺牲性材料43是多晶硅，传导材料48是金属材料[例如，W]，并且材料24是二氧化硅和/或绝缘金属氧化物)。在一个实施例中且如所展示，由图17和18(第一区)所展示的处理尚未发生在图19中的第二区70中。
参考图20和21，穿过水平延长沟槽40，第二牺牲性材料43(未展示且来自图15)已被替换为导电层22L2中的导电材料44。在一个实施例中且如所展示，导电材料44在此类替换之后保留在水平延长沟槽40中。在一个此类实施例中且如图22-27中所展示，导电材料44的至少大部分(即，超过50％到100％；例如，如所展示的全部/100％)已从水平延长沟槽40移除。传导/导电材料48/44包括个别导电线29(例如，字线)，并且是个别晶体管和/或存储器单元56的竖向延伸串49的部分。传导材料48和导电材料44可具有相对彼此相同的组合物或不同的组合物。薄绝缘衬里(例如，Al2O3且未展示)可在形成传导材料48和/或导电材料44之前形成。在一个实施例中且如所展示，由图20-26(第一区)所展示的处理尚未发生在图27中的第二区70中。
一些晶体管和/或一些存储器单元56的近似位置用括号或用虚线轮廓指示，其中晶体管和/或存储器单元56在所描绘实例中基本上是环状或环形的。替代地，晶体管和/或存储器单元56可相对于个别沟道开口25不完全环绕，使得每一沟道开口25可具有两个或更多个竖向延伸串49(例如，在个别导电层中，多个晶体管和/或存储器单元围绕个别沟道开口，其中个别导电层中可能是每沟道开口多个字线，并且未展示)。传导材料/导电材料48/44可被视为具有对应于个别晶体管和/或存储器单元56的控制栅极区52的末端50。在所描绘实施例中，控制栅极区52包括个别导电线29的个别部分。材料30、32和34可被视为横向地处于控制栅极区52与沟道材料36之间的存储器结构65。在一个实施例中且如相对于实例“后栅”处理所展示，导电层22*的传导材料48在形成开口25和/或沟槽40之后形成。替代地，导电层的传导/导电材料可在形成沟道开口25和/或沟槽40之前形成(未展示)，例如相对于“先栅”处理。
电荷阻挡区(例如，电荷阻挡材料30)在存储材料32与个别控制栅极区52之间。电荷阻挡件在存储器单元中可具有以下功能：在编程模式下，电荷阻挡件可防止电荷载流子从存储材料(例如，浮动栅极材料、电荷捕集材料等)流向控制栅极，并且在擦除模式下，电荷阻挡件可防止电荷载流子从控制栅极流入存储材料。因此，电荷阻挡件可用于阻挡个别存储器单元的控制栅极区与存储材料之间的电荷迁移。如所展示的实例电荷阻挡区包括绝缘体材料30。借助于另外的实例，电荷阻挡区可包括存储材料(例如，材料32)的横向(例如，径向)外部部分，其中此类存储材料是绝缘的(例如，在绝缘存储材料32与传导材料48之间不存在任何不同组合物材料的情况下)。无论如何，作为额外实例，存储材料与控制栅极的导电材料的交接处可足以在不存在任何单独组合物绝缘体材料30的情况下充当电荷阻挡区。此外，传导材料48与材料30(如果存在)的交接处结合绝缘体材料30可一起充当电荷阻挡区，并且替代地或另外可充当绝缘存储材料(例如，氮化硅材料32)的横向外部区。实例材料30是氧化硅铪和二氧化硅中的一或多种。
居间材料57已形成在沟槽40中，并且由此横向地处于横向紧邻的存储器块58之间且纵向地沿着所述横向紧邻的存储器块。居间材料57可在横向紧邻的存储器块之间提供横向电隔离(绝缘)。此类材料可包含绝缘、半导电和传导材料中的一或多种材料，并且无论如何，都可促使成品电路系统构造中的导电层22*免于相互短接。实例绝缘材料是SiO2、Si3N4、Al2O3和未掺杂/低掺杂的多晶硅中的一或多种。居间材料57可包含穿阵列通孔(未展示)。
如本文中相对于其它实施例所展示和/或所描述的任何其它属性或方面可用于参考以上实施例所展示和所描述的实施例中。
图9-27展示其中将第一牺牲性材料和第二牺牲性材料中的一种牺牲性材料替换为导电材料是相对于第一牺牲性材料26，随后将第一牺牲性材料和第二牺牲性材料(第二牺牲性材料43)中的另一种牺牲性材料替换为传导材料的实例。此可反转，例如，如图28-37中相对于构造10a所展示。在适当时使用上文所描述实施例的相同标号，其中用后缀“a”或用不同标号指示一些构造差异。
图28和29展示与图9和10的处理类似的处理，但其中第二牺牲性材料43(未展示)已经移除(例如，通过各向同性蚀刻)。图30和31展示传导材料48的后续沉积(替代地且借助于实例，可能已为导电材料44且未展示)。图32-37分别展示与上文通过且相对于图17、18、20-23所展示和所描述的处理类似的后续处理。可使用如本文中相对于其它实施例所展示和/或所描述的任何其它属性或方面。
相对于图38-45和构造10b描述用于形成包括存储器单元串的存储器阵列的替代实例方法。在适当时使用上文所描述实施例的相同标号，其中用后缀“b”或用不同标号指示一些构造差异。
参考图38和39，将包括竖直交替的导电层22*和绝缘层20*的堆叠18*的下部部分18L已形成。堆叠18*包括横向间隔开的存储器块区58。下部部分18L包括导电层22*中的多个下部导电层22L*和绝缘层20*中的多个下部绝缘层20L。下部绝缘层20L包括绝缘材料24。下部导电层22L*包括具有与绝缘材料24的组合物不同的组合物的牺牲性材料43(在其它实施例中被称为第二牺牲性材料43)。在一个实施例中且如所展示(不需要)，下部导电层22L*包括与下部牺牲材料层22L1(例如，包括牺牲材料26且在其它实施例中被称为第一牺牲性材料26)竖直交替的下部牺牲性材料层22L2(在其它实施例中被称为第二牺牲性材料层22L2)。
参考图40和41，牺牲性材料43(未展示)已被替换为导电材料44(替代地且借助于实例，可能已被替换为传导材料48且未展示)。此可例如通过上文所描述的方法中的任一个方法进行。替代地，材料26可被视为牺牲性材料且被替换为导电/传导材料(未展示)。
参考图42和43，并且在将牺牲性材料43(未展示且来自图38和39)替换为导电材料44之后，堆叠18*的上部部分18U的竖直交替的导电层22*和绝缘层20*已形成在下部部分18L上方。上部部分18U包括导电层22*中的多个上部导电层22U和绝缘层20*中的多个上部绝缘层20U。上部绝缘层20U包括隔绝材料45(其可与绝缘材料24相同)。上部导电层22U包括具有与导电材料44、隔绝材料45和绝缘材料24的组合物不同的组合物的牺牲材料26。结构37、38和沟槽40也已形成为类似于上文相对于图4-7所描述的结构。
参考图44和45，牺牲材料26(未展示)已被替换为传导材料48(替代地且借助于实例，可能已被替换为导电材料44且未展示)，并且例如后续处理已发生以形成类似于上文相对于图22-27所描述的构造的构造。
可使用如本文中相对于其它实施例所展示和/或所描述的任何其它属性或方面。
在一个实施例中，用于形成包括存储器单元(例如，56)的串(例如，49)的存储器阵列(例如，12)的方法包括：形成包括竖直交替的导电层(例如，22*)和绝缘层(例如，20*)的堆叠(例如，18*)。堆叠包括横向间隔开的存储器块区(例如，58)。堆叠的下部部分(例如，18L)包括导电层中的多个下部导电层(例如，22L*)和绝缘层中的多个下部绝缘层(例如，20L)。下部绝缘层包括绝缘材料(例如，24)。下部导电层包括与下部第二牺牲性材料层(例如，22L2)竖直交替的下部第一牺牲性材料层(例如，22L1)。第一牺牲性材料、第二牺牲性材料和绝缘材料具有相对彼此不同的组合物。堆叠的上部部分包括导电层中的多个上部导电层(例如，22U)和绝缘层中的多个上部绝缘层(例如，20U)。上部导电层包括第一牺牲性材料，上部绝缘层包括具有与第一牺牲性材料和第二牺牲性材料的组合物不同的组合物的隔绝材料(例如，24)。第一牺牲性材料和第二牺牲性材料中的一种牺牲性材料被替换为传导材料(例如，48或44)。在所述一种牺牲性材料的替换之后，第一牺牲性材料和第二牺牲性材料中的另一种牺牲性材料被替换为导电材料(例如，48或44)。可使用如本文中相对于其它实施例所展示和/或所描述的任何其它属性或方面。
替代实施例构造可由上文所描述的方法实施例或以其它方式产生。无论如何，本发明的实施例涵盖与制造方法无关的存储器阵列。然而，此类存储器阵列可具有如本文在方法实施例中所描述的属性中的任一个属性。同样，上文所描述的方法实施例可并入有、形成和/或具有相对于装置实施例所描述的属性中的任一个属性。
在一个实施例中，集成电路系统包括含有存储器单元(例如，56)的串(例如，49)的存储器阵列(例如，12)，存储器阵列包括横向间隔开的存储器块(例如，58)，所述横向间隔开的存储器块个别地包括第一竖直堆叠(例如，图23中的18*)，所述第一竖直堆叠包括交替的绝缘层(例如，20*)和导电层(例如，22*)。存储器单元(例如，56)的串(例如，49)包括延伸穿过绝缘层和导电层的沟道材料串(例如，53)。导电层个别地包括水平延长导电线(例如，29)。第二竖直堆叠(例如，图27中的70)在第一竖直堆叠旁边。第二竖直堆叠包括上部部分(例如，18U)和下部部分(例如，18L)。上部部分包括具有相对彼此不同的组合物的竖直交替的第一层(例如，22U)和第二隔绝层(例如，20U)。下部部分包括具有相对彼此不同的组合物的竖直交替的第三层(例如，22L*)和第四绝缘层(例如，20L)。第一层、第二层、第三层和第四层个别地包括主要材料(即，超过50％到100％/全部)。第一层、第二层、第三层和第四层的主要材料集体地包括至少三种不同组合物(例如，24、26和43)。
在一个实施例中，主要材料各自是导电的，在替代实施例中，各自是绝缘的，并且在又一替代实施例中，是绝缘和导电的组合。在一个实施例中，主要材料集体地是三种不同组合物(例如，24、26和43)，而不是四种不同组合物。在一个实施例中，第二隔绝层和第四绝缘层具有相对彼此相同的组合物(例如，24)。在一个实施例中，主要材料集体地在二氧化硅、氮化硅、多晶硅、硅锗合金、金属氧化物和金属材料当中。在一个实施例中，主要材料集体地在二氧化硅、氮化硅和多晶硅当中，并且在一个此类实施例中，多晶硅是绝缘的。
可使用如本文中相对于其它实施例所展示和/或所描述的任何其它属性或方面。
以上处理或构造可被视为相对于组件的阵列，所述组件形成为此类组件的单个堆叠或单个叠组或在单个堆叠或单个叠组内，所述堆叠或叠组在底层基底衬底上方或作为底层基底衬底的部分(但单个堆叠/叠组可具有多个层)。用于操作或存取阵列内的此类组件的控制电路系统和/或其它外围电路系统作为成品构造的部分也可形成在任何位置，并且在一些实施例中，可在阵列下(例如，阵列下CMOS)。无论如何，一或多个额外此类堆叠/叠组可提供或制造于在图中所展示或上文所描述的堆叠/叠组上方和/或下方。此外，组件的阵列在不同堆叠/叠组中可相对彼此相同或不同，并且不同堆叠/叠组可具有相对彼此相同的厚度或不同的厚度。居间结构可提供在竖直紧邻的堆叠/叠组之间(例如，额外电路系统和/或电介质层)。而且，不同堆叠/叠组可相对彼此电耦合。多个堆叠/叠组可单独地且顺序地(例如，一个在另一个顶上)制造，或两个或更多个堆叠/叠组可基本上同时制造。
上文所论述的组合件和结构可用于集成电路/电路系统中且可并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和应用专用模块中，并且可包含多层、多芯片模块。电子系统可为广泛范围的系统中的任一个系统：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。
在此文件中，除非另外指示，否则“竖向”、“更高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“下面”、“之下”、“向上”和“向下”大体上参考竖直方向。“水平”是指沿着主衬底表面的大体方向(即，在10度内)且可相对于在制造期间处理的衬底，并且竖直是大体与其正交的方向。提及“恰好水平”是沿着主衬底表面(即，与所述表面不形成度数)且在制造期间处理衬底可相对的方向。此外，如本文中所使用的“竖直”和“水平”是相对彼此的大体上垂直方向，并且与三维空间中的衬底的定向无关。另外，“竖向延伸的”和“竖向地延伸”是指从恰好水平倾斜至少45°的方向。此外，相对于场效应晶体管“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”等是参考晶体管的沟道长度的定向，在操作中电流在源极/漏极区之间沿着所述定向流动。对于双极结晶体管，“竖向地延伸”、“竖向延伸的”、“水平地延伸”、“水平延伸的”等是参考基底长度的定向，在操作中电流在发射极与集电极之间沿着所述定向流动。在一些实施例中，竖向地延伸的任何组件、特征和/或区竖直地或在竖直的10°内延伸。
此外，“正上方”、“正下方”和“正下面”要求两个所陈述区/材料/组件相对彼此的至少一些横向重叠(即，水平地)。而且，使用前面没有“正”的“上方”仅要求在另一所陈述区/材料/组件上方的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向向外(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。类似地，使用前面没有“正”的“下方”和“下面”仅要求在另一所陈述区/材料/组件下方/下面的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的竖向向内(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。
本文中所描述的材料、区和结构中的任一个可为均质的或非均质的，并且无论如何在其上覆的任何材料之上可为连续的或不连续的。在针对任何材料提供一或多种实例组合物时，所述材料可包括此类一或多种组合物、主要由此类一或多种组合物组成或由此类一或多种组合物组成。此外，除非另外陈述，否则可使用任何合适的现有或未来开发的技术来形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂和离子植入是实例。
另外，单独使用的“厚度”(前面无方向性形容词)被定义为从具有不同组合物的紧邻材料或紧邻区的最接近表面垂直穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区可具有基本上恒定的厚度或具有可变的厚度。如果具有可变的厚度，则除非另外指示，否则厚度是指平均厚度，并且此类材料或区由于厚度可变而将具有某一最小厚度和某一最大厚度。如本文中所使用，“不同组合物”仅要求两个所陈述材料或区的可直接抵靠彼此的那些部分在化学上和/或在物理上不同，例如在此类材料或区并非均质的情况下。如果两个所陈述材料或区并未直接抵靠彼此，则在此类材料或区并非均质的情况下，“不同组合物”仅要求两个所陈述材料或区的彼此最接近的那些部分在化学上和/或在物理上不同。在此文件中，在所陈述材料、区或结构相对彼此存在至少某一物理触碰接触时，材料、区或结构“直接抵靠”另一材料、区或结构。相比之下，前面没有“正”的“之上”、“上”、“邻近”、“沿着”和“抵靠”涵盖“直接抵靠”以及其中居间材料、区或结构使得所陈述材料、区或结构相对彼此无物理触碰接触的构造。
本文中，如果在正常操作中，电流能够从一个区-材料-组件连续流动到另一区-材料-组件，并且在充足地产生亚原子正和/或负电荷时主要通过所述亚原子正和/或负电荷的移动来进行所述流动，则所述区-材料-组件相对彼此“电耦合”。另一电子组件可在区-材料-组件之间且电耦合到区-材料-组件。相比之下，在区-材料-组件被称为“直接电耦合”时，直接电耦合的区-材料-组件之间没有居间电子组件(例如，没有二极管、晶体管、电阻器、换能器、交换器、熔断器等)。
此文件中的“行”和“列”的任何使用是为了方便区分一个系列或定向的特征与另一系列或定向的特征，并且组件已或可沿着所述“行”和“列”形成。“行”和“列”关于任何系列的区、组件和/或特征同义地使用，与功能无关。无论如何，行可相对彼此笔直和/或弯曲和/或平行和/或不平行，列可同样如此。此外，行和列可相对彼此以90°或以一或多个其它角度(即，除平角之外)相交。
本文中的导电/导体/传导材料中的任一种材料的组合物可为金属材料和/或导电掺杂的半导电/半导体/半传导材料。“金属材料”是元素金属、两种或更多种元素金属的任何混合物或合金和任何一或多种导电金属化合物中的任一种或组合。
本文中，关于蚀刻(etch/etching)、移除(removing/removal)、沉积和/或形成(forming/formation)的“选择性”的任何使用是一种所陈述材料以按体积计至少2:1的比率相对于所作用的另一所陈述材料进行的此类动作。此外，对选择性地沉积、选择性地生长或选择性地形成的任何使用是以按体积计至少2:1的比率使一种材料相对于另一或多种所陈述材料沉积、生长或形成达至少第一75埃的沉积、生长或形成。
除非另外指示，否则本文中“或”的使用涵盖任一个和两者。
结论
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括形成包括竖直交替的导电层和绝缘层的堆叠。堆叠包括横向间隔开的存储器块区。堆叠的下部部分包括导电层中的多个下部导电层和绝缘层中的多个下部绝缘层。下部绝缘层包括绝缘材料。下部导电层包括与下部第二牺牲性材料层竖直交替的下部第一牺牲性材料层。第一牺牲性材料、第二牺牲性材料和绝缘材料具有相对彼此不同的组合物。堆叠的上部部分包括导电层中的多个上部导电层和绝缘层中的多个上部绝缘层。上部导电层包括第一牺牲性材料。上部绝缘层包括具有与第一牺牲性材料和第二牺牲性材料的组合物不同的组合物的隔绝材料。第一牺牲性材料和第二牺牲性材料中的一种牺牲性材料被替换为传导材料。在所述一种牺牲性材料的替换之后，第一牺牲性材料和第二牺牲性材料中的另一种牺牲性材料被替换为导电材料。
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括在衬底上形成包括导体材料的导体层。将包括竖直交替的导电层和绝缘层的堆叠的下部部分形成在导体层上方。堆叠包括横向间隔开的存储器块区。下部部分包括导电层中的多个下部导电层和绝缘层中的多个下部绝缘层。下部绝缘层包括绝缘材料。下部导电层包括与下部第二牺牲性材料层竖直交替的下部第一牺牲性材料层。第一牺牲性材料、第二牺牲性材料和绝缘材料具有相对彼此不同的组合物。堆叠的上部部分的竖直交替的导电层和绝缘层形成在下部部分上方。上部部分包括导电层中的多个上部导电层和绝缘层中的多个上部绝缘层。上部导电层包括第一牺牲性材料。上部绝缘层包括具有与第一牺牲性材料和第二牺牲性材料的组合物不同的组合物的隔绝材料。形成延伸穿过上部部分到下部部分中的沟道材料串。水平延长沟槽形成为穿过上部部分且到下部导电层中的至少一些下部导电层中。水平延长沟槽个别地处于存储器块区中的横向紧邻的存储器块区之间。穿过水平延长沟槽，第一牺牲性材料和第二牺牲性材料中的一种牺牲性材料被替换为传导材料。在所述一种牺牲性材料的替换之后且穿过水平延长沟槽，第一牺牲性材料和第二牺牲性材料中的另一种牺牲性材料被替换为导电材料。所述一种牺牲性材料的替换包括选择性地相对于所述另一种牺牲性材料、隔绝材料和绝缘材料各向同性地蚀刻所述一种牺牲性材料。所述另一种牺牲性材料的替换包括选择性地相对于隔绝材料、绝缘材料，和由所述一种牺牲材料的替换产生的传导材料或导电材料中的一种材料各向同性地蚀刻所述另一种牺牲材料。
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括形成将包括竖直交替的导电层和绝缘层的堆叠的下部部分。堆叠包括横向间隔开的存储器块区。下部部分包括导电层中的多个下部导电层和绝缘层中的多个下部绝缘层。下部绝缘层包括绝缘材料。下部导电层包括具有与绝缘材料的组合物不同的组合物的牺牲性材料。牺牲性材料被替换为传导材料。在牺牲性材料的替换之后，堆叠的上部部分的竖直交替的导电层和绝缘层形成在下部部分上方。上部部分包括导电层中的多个上部导电层和绝缘层中的多个上部绝缘层。上部绝缘层包括隔绝材料。上部导电层包括具有与传导材料、隔绝材料和绝缘材料的组合物不同的组合物的牺牲材料。牺牲材料被替换为导电材料。
在一些实施例中，包括含有存储器单元串的存储器阵列的集成电路系统，所述存储器阵列包括横向间隔开的存储器块，所述横向间隔开的存储器块个别地包括第一竖直堆叠，所述第一竖直堆叠包括交替的绝缘层和导电层。存储器单元串包括延伸穿过绝缘层和导电层的沟道材料串。导电层个别地包括水平延长导电线。第二竖直堆叠在第一竖直堆叠旁边。第二竖直堆叠包括上部部分和下部部分。上部部分包括具有相对彼此不同的组合物的竖直交替的第一层和第二隔绝层。下部部分包括具有相对彼此不同的组合物的竖直交替的第三层和第四绝缘层。第一层、第二层、第三层和第四层个别地包括主要材料。第一层、第二层、第三层和第四层的主要材料集体地包括至少三种不同组合物。
根据规定，已就结构和方法特征而言以更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所展示和所描述的具体特征，因为本文中所公开的构件包括实例实施例。因此，权利要求书具有如书面所说明的全部范围，并且应根据等效物原则恰当地进行解释。

Claims (29)

1.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
形成包括竖直交替的导电层和绝缘层的堆叠，所述堆叠包括横向间隔开的存储器块区，所述堆叠的下部部分包括：
所述导电层中的多个下部导电层和所述绝缘层中的多个下部绝缘层，所述下部绝缘层包括绝缘材料；并且
所述下部导电层包括与下部第二牺牲性材料层竖直交替的下部第一牺牲性材料层；所述第一牺牲性材料、所述第二牺牲性材料和所述绝缘材料具有相对彼此不同的组合物；
所述堆叠的上部部分包括所述导电层中的多个上部导电层和所述绝缘层中的多个上部绝缘层，所述上部导电层包括所述第一牺牲性材料，所述上部绝缘层包括具有与所述第一牺牲性材料和所述第二牺牲性材料的所述组合物不同的组合物的隔绝材料；
将所述第一牺牲性材料和所述第二牺牲性材料中的一种牺牲性材料替换为传导材料；以及
在所述一种牺牲性材料的所述替换之后，将所述第一牺牲性材料和所述第二牺牲性材料中的另一种牺牲性材料替换为导电材料。
2.根据权利要求1所述的方法，其中，
所述一种牺牲性材料的所述替换包括选择性地相对于所述另一种牺牲性材料、所述隔绝材料和所述绝缘材料各向同性地蚀刻所述一种牺牲性材料；并且
所述另一种牺牲性材料的所述替换包括选择性地相对于所述隔绝材料、所述绝缘材料，和由所述一种牺牲性材料的所述替换产生的所述传导材料或所述导电材料中的一种材料各向同性地蚀刻所述另一种牺牲性材料。
3.根据权利要求1所述的方法，其中所述一种牺牲性材料是所述第一牺牲性材料，并且所述另一种牺牲性材料是所述第二牺牲性材料。
4.根据权利要求1所述的方法，其中所述一种牺牲性材料是所述第二牺牲性材料，并且所述另一种牺牲性材料是所述第一牺牲性材料。
5.根据权利要求1所述的方法，其中所述隔绝材料和所述绝缘材料具有相对彼此相同的组合物。
6.根据权利要求1所述的方法，其中所述传导材料和所述导电材料具有相对彼此相同的组合物。
7.根据权利要求1所述的方法，其中所述第一牺牲性材料包括氮化硅，并且所述第二牺牲性材料包括多晶硅。
8.根据权利要求7所述的方法，其中所述隔绝材料和所述绝缘材料包括二氧化硅。
9.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
在衬底上形成包括导体材料的导体层；
在所述导体层上方形成将包括竖直交替的导电层和绝缘层的堆叠的下部部分，所述堆叠包括横向间隔开的存储器块区，所述下部部分包括：
所述导电层中的多个下部导电层和所述绝缘层中的多个下部绝缘层，所述下部绝缘层包括绝缘材料；并且
所述下部导电层包括与下部第二牺牲性材料层竖直交替的下部第一牺牲性材料层；所述第一牺牲性材料、所述第二牺牲性材料和所述绝缘材料具有相对彼此不同的组合物；
在所述下部部分上方形成所述堆叠的上部部分的所述竖直交替的导电层和绝缘层，所述上部部分包括所述导电层中的多个上部导电层和所述绝缘层中的多个上部绝缘层，所述上部导电层包括所述第一牺牲性材料，所述上部绝缘层包括具有与所述第一牺牲性材料和所述第二牺牲性材料的所述组合物不同的组合物的隔绝材料；
形成延伸穿过所述上部部分到所述下部部分中的沟道材料串；
形成穿过所述上部部分且到所述下部导电层中的至少一些下部导电层中的水平延长沟槽，所述水平延长沟槽个别地处于所述存储器块区中的横向紧邻存储器块区之间；
穿过所述水平延长沟槽，将所述第一牺牲性材料和所述第二牺牲性材料中的一种牺牲性材料替换为传导材料；
在所述一种牺牲性材料的所述替换之后且穿过所述水平延长沟槽，将所述第一牺牲性材料和所述第二牺牲性材料中的另一种牺牲性材料替换为导电材料；
所述一种牺牲性材料的所述替换包括选择性地相对于所述另一种牺牲性材料、所述隔绝材料和所述绝缘材料各向同性地蚀刻所述一种牺牲性材料；并且
所述另一种牺牲性材料的所述替换包括选择性地相对于所述隔绝材料、所述绝缘材料，和由所述一种牺牲性材料的所述替换产生的所述传导材料或所述导电材料中的一种材料各向同性地蚀刻所述另一种牺牲性材料。
10.根据权利要求9所述的方法，其中所述一种牺牲性材料是所述第一牺牲性材料，并且所述另一种牺牲性材料是所述第二牺牲性材料。
11.根据权利要求9所述的方法，其中所述一种牺牲性材料是所述第二牺牲性材料，并且所述另一种牺牲性材料是所述第一牺牲性材料。
12.根据权利要求9所述的方法，其包括：
在所述一种牺牲性材料的所述替换之后，所述传导材料保留在所述水平延长沟槽中；以及
在所述另一种牺牲性材料的所述替换之前，移除保留在所述水平延长沟槽中的所述传导材料的至少大部分。
13.根据权利要求12所述的方法，其中在所述另一种牺牲性材料的所述替换之前，所述移除是针对保留在所述水平延长沟槽中的所有所述传导材料。
14.根据权利要求12所述的方法，其中所述一种牺牲性材料是所述第一牺牲性材料，并且所述另一种牺牲性材料是所述第二牺牲性材料。
15.根据权利要求12所述的方法，其中所述一种牺牲性材料是所述第二牺牲性材料，并且所述另一种牺牲性材料是所述第一牺牲性材料。
16.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
形成将包括竖直交替的导电层和绝缘层的堆叠的下部部分，所述堆叠包括横向间隔开的存储器块区，所述下部部分包括所述导电层中的多个下部导电层和所述绝缘层中的多个下部绝缘层，所述下部绝缘层包括绝缘材料，所述下部导电层包括具有与所述绝缘材料的组合物不同的组合物的牺牲性材料；
将所述牺牲性材料替换为传导材料；
在所述牺牲性材料的所述替换之后，在所述下部部分上方形成所述堆叠的上部部分的所述竖直交替的导电层和绝缘层，所述上部部分包括所述导电层中的多个上部导电层和所述绝缘层中的多个上部绝缘层，所述上部绝缘层包括隔绝材料；所述上部导电层包括具有与所述传导材料、所述隔绝材料和所述绝缘材料的组合物不同的组合物的牺牲材料；以及
将所述牺牲材料替换为导电材料。
17.根据权利要求16所述的方法，其中，
所述牺牲性材料的所述替换包括选择性地相对于所述绝缘材料各向同性地蚀刻所述牺牲性材料；并且
所述牺牲材料的所述替换包括选择性地相对于所述隔绝材料、所述绝缘材料和所述传导材料各向同性地蚀刻所述牺牲材料。
18.根据权利要求16所述的方法，其中所述牺牲性材料和所述牺牲材料具有相对彼此相同的组合物。
19.根据权利要求16所述的方法，其中所述牺牲性材料和所述牺牲材料具有相对彼此不同的组合物。
20.根据权利要求16所述的方法，其中所述下部导电层包括与下部第二牺牲性材料层竖直交替的下部第一牺牲性材料层。
21.一种包括含有存储器单元串的存储器阵列的集成电路系统，其包括：
横向间隔开的存储器块，其个别地包括第一竖直堆叠，所述第一竖直堆叠包括交替的绝缘层和导电层，存储器单元串包括延伸穿过所述绝缘层和所述导电层的沟道材料串，所述导电层个别地包括水平延长导电线；以及
第二竖直堆叠，其在所述第一竖直堆叠旁边，所述第二竖直堆叠包括上部部分和下部部分，所述上部部分包括具有相对彼此不同的组合物的竖直交替的第一层和第二隔绝层，所述下部部分包括具有相对彼此不同的组合物的竖直交替的第三层和第四绝缘层；所述第一层、所述第二层、所述第三层和所述第四层个别地包括主要材料；所述第一层、所述第二层、所述第三层和所述第四层的所述主要材料集体地包括至少三种不同组合物。
22.根据权利要求21所述的集成电路系统，其中所述主要材料各自是导电的。
23.根据权利要求21所述的集成电路系统，其中所述主要材料各自是绝缘的。
24.根据权利要求21所述的集成电路系统，其中所述主要材料集体地是绝缘和导电的组合。
25.根据权利要求21所述的集成电路系统，其中所述主要材料集体地是三种不同组合物，而不是四种不同组合物。
26.根据权利要求25所述的集成电路系统，其中所述第二隔绝层和所述第四绝缘层具有相对彼此相同的组合物。
27.根据权利要求21所述的集成电路系统，其中所述主要材料集体地在二氧化硅、氮化硅、多晶硅、硅锗合金、金属氧化物和金属材料当中。
28.根据权利要求27所述的集成电路系统，其中所述主要材料集体地在二氧化硅、氮化硅和多晶硅当中。
29.根据权利要求28所述的集成电路系统，其中所述多晶硅是绝缘的。
CN202210930837.0A 2021-08-06 2022-08-04 包括存储器单元串的存储器阵列集成电路系统和形成包括存储器单元串的存储器阵列方法 Pending CN115707239A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/396,056 2021-08-06
US17/396,056 US20230039517A1 (en) 2021-08-06 2021-08-06 Integrated Circuitry Comprising A Memory Array Comprising Strings Of Memory Cells And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells

Publications (1)

Publication Number Publication Date
CN115707239A true CN115707239A (zh) 2023-02-17

Family

ID=85152517

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210930837.0A Pending CN115707239A (zh) 2021-08-06 2022-08-04 包括存储器单元串的存储器阵列集成电路系统和形成包括存储器单元串的存储器阵列方法

Country Status (2)

Country Link
US (1) US20230039517A1 (zh)
CN (1) CN115707239A (zh)

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11968834B2 (en) * 2021-03-04 2024-04-23 Sandisk Technologies Llc Three-dimensional memory device including discrete charge storage elements with laterally-protruding profiles and methods of making thereof

Also Published As

Publication number Publication date
US20230039517A1 (en) 2023-02-09

Similar Documents

Publication Publication Date Title
CN112436013A (zh) 存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN113675203B (zh) 用于形成包括存储器单元串的存储器阵列的方法
CN113675210A (zh) 包括存储器单元串的存储器阵列及用于形成存储器阵列的方法
JP2023527517A (ja) メモリセルのストリングを含むメモリアレイ及びメモリセルのストリングを含むメモリアレイを形成することに使用される方法
CN112687698A (zh) 存储器阵列及用于形成包括存储器单元串的存储器阵列的方法
CN113345908B (zh) 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN112802847B (zh) 存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN116058096A (zh) 集成电路系统和用于形成包括存储器单元串的存储器阵列的方法
WO2022046415A1 (en) Integrated circuitry comprising a memory array comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
CN113764429A (zh) 包括存储器单元串的存储器阵列和用于形成所述存储器阵列的方法
CN116963503A (zh) 包括存储器单元串的存储器阵列和形成包括存储器单元串的存储器阵列的方法
CN116744684A (zh) 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN113675209B (zh) 用于形成包括存储器单元串的存储器阵列的方法
CN115206981A (zh) 集成电路系统、存储器阵列及用于形成存储器阵列的方法
CN115623782A (zh) 包括存储器单元串的存储器阵列及用于形成包括存储器单元串的存储器阵列的方法
CN115589727A (zh) 包括存储器单元串的存储器阵列和包含形成包括存储器单元串的存储器阵列的方法的方法
CN115224039A (zh) 存储器阵列及用于形成包括存储器单元串的存储器阵列的方法
CN116391453A (zh) 包括存储器单元串的存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN116058097A (zh) 集成电路系统和用于形成包括存储器单元串的存储器阵列的方法
CN114446980A (zh) 存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN116530230A (zh) 存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN116326236A (zh) 存储器阵列和用于形成包括存储器单元串的存储器阵列的方法
CN113948528A (zh) 集成电路系统及其形成方法及用于形成存储器阵列的方法
CN113053909A (zh) 存储器阵列和用于形成存储器阵列的方法
CN115707239A (zh) 包括存储器单元串的存储器阵列集成电路系统和形成包括存储器单元串的存储器阵列方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination