CN116530230A - 存储器阵列和用于形成包括存储器单元串的存储器阵列的方法 - Google Patents

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CN116530230A CN202180073238.5A CN202180073238A CN116530230A CN 116530230 A CN116530230 A CN 116530230A CN 202180073238 A CN202180073238 A CN 202180073238A CN 116530230 A CN116530230 A CN 116530230A
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Abstract

一种存储器阵列包括横向间隔开的存储器块，所述横向间隔开的存储器块分别包括竖直堆叠，所述竖直堆叠包括交替的绝缘层级和导电层级。存储器单元的沟道材料串延伸穿过所述绝缘层级和所述导电层级。环在所述导电层级中的最下部导电层级或所述绝缘层级中的最下部绝缘层级中的至少一者中的个别所述沟道材料串周围。个别所述环具有在所有所述存储器单元下方的顶部。公开了其它实施例。

Description

存储器阵列和用于形成包括存储器单元串的存储器阵列的 方法
技术领域
本文中所公开的实施例涉及存储器阵列和用于形成包括存储器单元串的存储器阵列的方法。
背景技术
存储器是一种类型的集成电路系统并且用于计算机系统中以存储数据。存储器可被制造成个别存储器单元的一或多个阵列。可使用数字线(其也可称作位线、数据线或感测线)和存取线(其也可称作字线)对存储器单元进行写入或从中进行读取。感测线可沿着阵列的列使存储器单元以导电方式互连，并且存取线可沿着阵列的行使存储器单元以导电方式互连。每个存储器单元可通过感测线和存取线的组合唯一地寻址。
存储器单元可为易失性、半易失性或非易失性的。在不通电的情况下，非易失性存储器单元可存储数据很长一段时间。非易失性存储器通常被指定为具有至少约10年保持时间的存储器。易失性存储器会消散，因此经刷新/重写以维持数据存储。易失性存储器可具有数毫秒或更短的保持时间。无论如何，存储器单元被配置成以至少两个不同可选状态保持或存储内存。在二进制系统中，状态被认为是“0”或“1”。在其它系统中，至少一些个别存储器单元可被配置成存储两个以上水平或状态的信息。
场效应晶体管是可用于存储器单元中的一种类型的电子组件。这些晶体管包括其间具有半导电沟道区的一对导电源极/漏极区。导电栅极邻近于沟道区并且通过薄栅极绝缘体与沟道区分离。向栅极施加合适的电压使得电流通过沟道区从源极/漏极区中的一个流动至另一个。当从栅极去除电压时，大大地防止了电流流过沟道区。场效应晶体管还可包含额外结构，例如，作为栅极绝缘体与导电栅极之间的部分栅极构造的可逆向编程的电荷存储区。
快闪存储器是一种类型的存储器，并且大量用于现代计算机和装置中。例如，现代个人计算机可使BIOS存储在快闪存储器芯片上。作为另一实例，越来越常见的是，计算机和其它装置利用固态硬盘中的快闪存储器替代传统的硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中普及，这是因为快闪存储器使制造商能够在新的通信协议变得标准化时支持所述新的通信协议，并且使制造商能够提供针对增强特征远程升级装置的能力。
NAND可以是集成式快闪存储器的基本架构。NAND单元装置包括与存储器单元的串联组合进行串联耦合的至少一个选择装置(所述串联组合通常被称为NAND串)。NAND架构可以包括竖直堆叠的存储器单元的三维结构来配置，所述竖直堆叠的存储器单元分别包括可逆向编程的竖直晶体管。控制器或其它电路可形成在竖直堆叠的存储器单元下方。其它易失性或非易失性存储器阵列架构还可包括分别包括晶体管的竖直堆叠的存储器单元。
存储器阵列可布置于存储器页、存储器块和部分块(例如，子块)和存储器平面中，例如如美国专利申请公开第2015/0228651、2016/0267984和2017/0140833号中的任一者所示出和描述的。存储器块可至少部分地定义竖直堆叠的存储器单元的个别字线层级中的个别字线的纵向轮廓。连接至这些字线可以所谓的“阶梯梯级结构”发生在竖直堆叠的存储器单元的阵列末端或边缘。阶梯梯级结构包含限定个别字线的接触区的个别“阶梯”(或者被称为“梯级”或“阶梯梯级”)，纵向延伸的导电通孔接触所述接触区以为所述字线提供电接口。
附图说明
图1是根据本发明的实施例的过程中的衬底的一部分并且由图2中的线1-1截取的横截面示意图。
图2是由图1中的线2-2截取的横截面示意图。
图3-25是根据本发明的一些实施例的过程中的图1和2的构造或其中部分的、或替代实施例的依序截面、展开、放大和/或局部示意图。
具体实施方式
本发明的实施例涵盖用于形成包括存储器单元串的存储器阵列的方法，例如NAND阵列或可具有在阵列之下的至少一些外围控制电路(例如，CMOS底阵列)的其它存储器单元的阵列。本发明的实施例涵盖所谓的“后栅极”或“替换栅极”工艺、所谓的“先栅极”工艺和无论现有还是将来开发的其它独立于晶体管栅极形成时间的工艺。本发明的实施例还涵盖现有或将来开发的包括存储器阵列的集成电路，所述存储器阵列包括独立于制造方法的存储器单元串，例如包括NAND架构。参考图1-17描述第一实例方法实施例，所述第一实例方法实施例可被视为“后栅极”或“替换栅极”，并且以图1和2开始。
图1和2示出具有阵列或阵列区域12的构造10，在所述阵列或阵列区域中将形成晶体管和/或存储器单元串的纵向延伸串。构造10包括基底衬底11，所述基底衬底具有导电性/导体/导电、半导电性/半导体/半导电或绝缘性/绝缘体/绝缘(即，本文中关于电地)材料中的任何一或多种。不同材料已经在基底衬底11上面纵向形成。材料可以在图1和2描绘的材料的旁边、纵向内侧或纵向外侧。例如，可以在基底衬底11上方、周围或内部的某处提供集成电路的其它部分或全部制造的组件。还可以制造用于操作存储器单元纵向延伸串的阵列(例如，阵列12)内的组件的控制器和/或其它外围电路，并且所述控制器和/或其它外围电路可以或可以不完全或部分地在阵列或子阵列内。此外，也可相对于彼此独立地、先后地或以其它方式制造和操作多个子阵列。在此文件中，“子阵列”也可视为阵列。
在一些实施例中且如所示出，包括导体材料17的导体层级16已形成于衬底11上方。例如，导体材料17包括在下部导体材料44(例如，WSix)正上方(例如，直接抵靠)的上部导体材料43(例如，n型或p型导电掺杂多晶硅)，所述下部导体材料具有与上部导体材料43不同的组成。导体层级16可包括用于控制晶体管和/或将形成于阵列12内的存储器单元的读取和写入存取的控制电路的一部分(例如，外围底阵列电路和/或公共源极线或板)。
堆叠18*的下部部分18L已形成于衬底11和导体层级16上方(*被用作包含可或可不具有其它后缀的全部此类同样具有数字标示的组件的后缀)。堆叠18*将包括竖直交替的导电层级22*和绝缘层级20*，层级22*的材料具有与层级20*的材料不同的组成。堆叠18*包括横向间隔开的存储器块区58，所述横向间隔开的存储器块区将包括呈成品电路构造形式的横向间隔开的存储器块58。本文中，“块”一般包含“子块”。存储器块区58和所得存储器块58(尚未示出)可被视为水平伸长和朝向的，例如沿方向55。在工艺的这一节点，存储器块区58可能是不可辨别的。
在与在此最初描述的实例方法实施例——“后栅极”或“替换栅极”结合工艺的这一节点，导电层级22*(替代地被称作第一层级)可不包括导电材料，并且绝缘层级20*(替代地被称作第二层级)可不包括绝缘材料或绝缘。在一个实施例中，下部部分18L包括在导体材料17正上方(例如，直接抵靠)的第二层级20*中的最下部层级20z。最下部第二层级20z绝缘(例如，包括含有二氧化硅的材料24)且可能是牺牲的。
第一层级22*中的最下部层级22z在最下部第二层级20z的正上方(例如，直接抵靠)。最下部第一层级22z包括两个牺牲材料层78和80，所述两个牺牲材料层具有竖直位于其间的层79，所述层具有与两个牺牲材料层78和80中的每一者的牺牲材料不同的组成。层78、79和80可为连续或不连续的。两个牺牲材料层78和80中的每一者的牺牲材料，以及不同组成的层79的牺牲材料，可包括任何合适的绝缘、导电和/或半导电材料。牺牲材料层78和80可具有相对于彼此的相同组成或可具有相对于彼此的不同组成。两个实例为多晶硅和氮化硅，当然也可使用其它材料。不同组成的层79的实例为氧化物，例如二氧化硅。在一个实施例中且如所示出，两个牺牲材料层78和80中的每一者比竖直位于其间的不同组成的层79厚。在一个实施例中且如所示出，竖直桥61竖直延伸穿过不同组成的层79，并且连接两个牺牲材料层78和80。理想地，竖直桥61具有与牺牲材料层78和/或80相同的组成。无论如何，在一个此类实施例中且如所示出，已形成多个竖直桥61，在一个实施例中，所述竖直桥分别横向处于横向紧邻的存储器块区58之间。图1和2示出两个牺牲材料层78和80的形成。替代地，可形成额外的牺牲材料层和竖直居间的不同组成的层(未示出)。
在一个实施例中，第二层级20*的次最下部层级20x在最下部第一层级22z的正上方(例如，包括材料24)。在一个实施例中，包括导电材料47(例如，导电掺杂多晶硅)的导电材料层级21在次最下部第二层级20x的正上方。
参考图3-6，堆叠18*的上部部分18U的竖直交替的第一层级22和第二层级20已形成于下部部分18L的上方。第一层级22和第二层级20分别包括不同组成材料26和24(例如氮化硅和二氧化硅)。示出实例上部部分18U开始于具有第二层级20的下部部分18L上方，但此可替代地开始于第一层级22(未示出)。此外，举例而言，下部部分18L可形成为具有一或多个第一和/或第二层级作为其顶部。无论如何，仅示出少量层级20和22，更有可能的是包括几十、一百或更多层级20和22的上部部分18U(进而是堆叠18*)。此外，可为或可不为外围和/或控制电路的部分的其它电路可在导体层级16与堆叠18*之间。仅举例而言，此类电路的导电材料和绝缘材料的多个竖直交替层可在导电层级22*中的最下部导电层级下方和/或导电层级22*中的最上部导电层级上方。例如，一或多个选择栅极层级(未示出)可在导体层级16与最下部导电层级22*之间，并且一或多个选择栅极层可在导电层级22*中的最上部导电层级上方。替代地或另外，所描绘的最上部和最下部导电层级22*中的至少一者可以是选择栅极层级。
已经(例如，通过蚀刻)形成穿过上部部分18U中的第二层级20和第一层级22到达导体层级16(例如，至少到达最下部第一层级22z)的沟道开口25。沟道开口25可径向向内(未示出)逐渐变细，从而在堆叠18中移至更深。在一些实施例中，如所示出，沟道开口25可进入导体层级16的导体材料17中，或可停止于其顶上(未示出)。替代地，例如，沟道开口25可停止于最下部第二层级20z的顶上或内部。使沟道开口25至少延伸至导体层级16的导体材料17的原因是为了向沟道开口25内的材料提供锚定效应。
水平伸长的沟槽40已经形成(例如，通过各向异性蚀刻)至堆叠18*中，并且所述沟槽分别在横向紧邻的存储器块区58之间。举例而言且仅为简洁起见，沟道开口25示出为布置成每行四个和五个沟道开口25的交错行的群组或列。沟槽40通常宽于沟道开口25(例如，宽10至20倍，但为简洁起见未示出此更宽程度)。可使用任何替代的现有的或将来开发的布置和构造。沟槽40和沟道开口25可相对于彼此按任何次序形成。
如所示出的沟槽40已经形成以延伸至最下部第一层级22z的牺牲材料层80。例如，沟槽40可初始地由蚀刻材料24、26和47(可能使用不同各向异性蚀刻化学物质)形成，并且所述沟槽停止于次最下部第二层级20x(当存在时)的材料24上或内。然后可形成薄牺牲衬里81(例如，二氧化铪、氧化铝等)，接着对其进行冲孔蚀刻以暴露材料24，再接着对材料24进行冲孔蚀刻以暴露牺牲材料层80。替代地，且仅举例而言，具有与沟槽40相同的一般水平轮廓的牺牲蚀刻停止线(未示出)可分别形成于导电层级21(当存在时)正上方，并且与次最下部第二层级20x的材料24接触，随后形成上部部分18U。然后沟槽40可由蚀刻材料24和26形成以停止于个别牺牲衬里的材料上或内，接着发掘所述衬里的剩余材料，随后形成薄牺牲衬里81。
晶体管沟道材料可纵向地沿着绝缘层级和导电层级形成在个别沟道开口中，因此包括与导体层级中的导体材料直接电耦合的个别沟道材料串。所形成的实例存储器阵列的个别存储器单元可包括栅极区(例如控制栅极区)和横向位于栅极区与沟道材料之间的存储器结构。在一个此类实施例中，存储器结构形成为包括电荷阻挡区、存储材料(例如，电荷存储材料)、绝缘电荷通道材料。个别存储器单元的存储材料(例如，浮动栅极材料，如氮化硅、金属点等掺杂或未掺杂硅或电荷捕获材料)纵向沿着个别电荷阻挡区。绝缘电荷通道材料(例如，具有夹在两种绝缘体氧化物[例如，二氧化硅]之间的含氮材料[例如，氮化硅]的带隙工程改造结构)横向位于沟道材料与存储材料之间。
图3-6示出一个实施例，其中电荷阻挡材料30、存储材料32以及电荷通道材料34已经纵向沿着绝缘层级20和导电层级22形成于个别沟道开口25中。例如，晶体管材料30、32以及34(例如，存储器单元材料)可通过将其相应薄层沉积在堆叠18*上面和个别开口25内，接着将其平面化回至少堆叠18*的顶部表面形成。
作为沟道材料串53的沟道材料36还已纵向沿着绝缘层级20和导电层级22形成于沟道开口25中。由于比例关系，材料30、32、34和36在图1和2中共同示出为且仅表示为材料37。实例沟道材料36包含适当掺杂的结晶半导体材料，例如一或多种硅、锗和所谓的III/V半导体材料(例如，GaAs、InP、GaP和GaN)。材料30、32、34和36中的每一者的实例厚度为25至100埃。可进行冲孔蚀刻以从沟道开口25(未示出)的基底去除材料30、32和34，以暴露导体层级16，使得沟道材料36直接抵靠导体层级16的导体材料17。此类冲孔蚀刻可相对于材料30、32和34中的每一者分别发生(如所示出)，或可相对于仅一些(未示出)发生。替代地并且仅举例而言，可不进行冲孔蚀刻，并且沟道材料36可仅通过单独的导电互连件直接电耦合至导体层级16的导体材料17(未示出)。无论如何，牺牲蚀刻终止塞(图中未示出)可在下部部分18L中形成于水平位置，在形成上部部分18U之前沟道开口25将位于所述水平位置处，并且所述牺牲蚀刻终止塞将类似于上述牺牲蚀刻终止衬里那样用于形成沟道开口25。径向中心的固体电介质材料38(例如，旋涂电介质、二氧化硅和/或氮化硅)在沟道开口25中示出。替代地，且仅举例而言，沟道开口25内的径向中心部分可包含空隙空间(未示出)和/或不含固体材料(未示出)。
参考图7和8，两个牺牲性材料层78和80(未示出)已经相对于不同组成的层79选择性地从最下部第一层级22z穿过沟槽40各向同性地蚀刻(例如，使用液体或蒸气H3PO4作为主要蚀刻剂，其中层80和/或78为氮化硅，或使用氢氧化四甲基铵[TMAH]，其中层80和/或78为多晶硅)。此类各向同性刻蚀相对于不同组成的层79选择性地进行，并且在一个此类实施例中，相对于不同组成的层79选择率至少5:1(如将在不同组成的层为二氧化硅时与H3PO4或TMAH一起进行)。
在各向同性蚀刻之后去除最下部第二层级，并且在将个别沟道材料串与导体层级的导体材料直接电耦合在一起的最下部第一层级中形成导电材料。在一个实施例中，此类导电材料直接抵靠导电层级的导电材料的底部并且直接抵靠导体层级的导体材料的顶部形成。例如，首先参考图9和10，此类示出实例后续工艺，其中在一个实施例中，材料30(例如，二氧化硅)、材料32(例如，氮化硅)和材料34(例如，二氧化硅或二氧化硅与氮化硅的组合)已经在层级20z中蚀刻以暴露在最下部第一层级22z中的沟道材料串53的沟道材料36的侧壁41。层级22z中的材料30、32和34中的任一者可被视为其中的牺牲材料。例如，考虑实施例，其中衬里81是一或多种绝缘氧化物(除二氧化硅以外)，并且存储器单元材料30、32和34分别是二氧化硅和氮化硅层中的一或多者。在此类实例中，所描绘的构造可通过使用改性的或不同的化学物质，相对于另一个选择性地依序蚀刻二氧化硅和氮化硅。作为实例，100:1(按体积计)的水与HF的溶液将相对于氮化硅选择性地蚀刻二氧化硅，而1000:1(按体积计)的水与HF的溶液将相对于二氧化硅选择性地蚀刻氮化硅。因此，在此类实例中，此类蚀刻化学物质可以交替方式使用，其中希望实现图9和10所示出的实例构造。技术人员能够选择其它化学物质以蚀刻其它不同材料，其中需要如图9和10中所示出的构造。此外，在次最下部第二20x(若存在且未示出)和最下部第二层级20z(未示出)包括二氧化硅或氮化硅中的一或多者的情况下，可如上述依序蚀刻所示出的去除不同组成的层。在一个实施例中且如所示出，已去除全部不同组成的层79(未示出)，例如，如将在其中不同组成的层79为二氧化硅或氮化硅的上述实例实施例中发生。
参考图11和12，导电材料42(例如，导电掺杂多晶硅)已形成于最下部第一层级22z中，并且在一个实施例中直接抵靠沟道材料36的侧壁41形成。在一个实施例中且如所示出，导电材料已直接抵靠导电层级21的导电材料47的底部并且直接抵靠导体层级16的导体材料43的顶部形成，进而将个别沟道材料串53的沟道材料36与导体层级16的导体材料43和导电层级21的导电材料47直接电耦合。随后，举例而言，导电材料42已从具有牺牲衬里81(未示出)的沟槽40中去除。可在形成导电材料42(未示出)之前去除牺牲衬里81。
参考图13-17，例如通过穿过沟槽40，相对于另一暴露材料(例如，使用液体或蒸气H3PO4作为主要蚀刻剂，其中材料26为氮化硅，并且其它材料包括一或多种氧化物或多晶硅)理想地选择性地各向异性蚀刻，已去除导电层级22*的材料26(未示出)。在实例实施例中，导电层级22*中的材料26(未示出)为牺牲的，并且已由导电材料48替代，其后已从沟槽40去除所述导电材料，从而形成个别导线29(例如，字线)和个别晶体管和/或存储器单元56的纵向延伸串49。
可在形成导电材料48之前形成薄绝缘衬里(例如，Al2O3和未示出)。晶体管和/或存储器单元56的大致位置在图16中以固定卡指示，在图13-15和17中一些以虚线轮廓指示，所描绘的实例中的晶体管和/或存储器单元56基本上为环状或环。替代地，晶体管和/或存储器单元56可相对于个别沟道开口25不完全环绕，使得每个沟道开口25可具有两个或更多个纵向延伸串49(例如，多个晶体管和/或存储器单元围绕个别导电层中的个别沟道开口，其中可能个别导电层中的每一沟道开口有多个字线，并且未示出)。导电材料48可被视为具有对应于个别晶体管和/或存储器单元56的控制栅极区52的终端50(图16)。所描绘的实施例中的控制栅极区52包括个别导线29的个别部分。材料30、32和34可被视为横向处于控制栅极区52与沟道材料36之间的存储器结构65。在一个实施例中，且根据实例“后栅极”工艺所示出，导电层级22*的导电材料48在形成沟道开口25和/或沟槽40之后形成。替代地，导电层级的导电材料可在形成沟道开口25和/或沟槽40(未示出)之前形成，例如，参照“先栅”工艺。
电荷阻挡区(例如，电荷阻挡材料30)在存储材料32与个别控制栅极区52之间。在存储器单元中，电荷阻挡可具有以下功能：在编程模式中，电荷阻挡可阻止电荷载流子从存储材料(例如，浮动栅极材料、电荷捕获材料等)向控制栅极传递出去，并且在擦除模式中，电荷阻挡可阻止电荷载流子从控制栅极流动到存储材料中。因此，电荷阻挡可用于阻止控制栅极区与个别存储器单元的存储材料之间的电荷迁移。如示出的实例电荷阻挡区包括绝缘体材料30。举其它实例而言，电荷阻挡区可包括存储材料(例如，材料32)的横向(例如，径向)外部部分，其中此类存储材料是绝缘的(例如，在绝缘材料32与导电材料48之间不存在任何不同组成材料的情况下)。无论如何，作为额外实例，控制栅极的存储材料与导电材料的接口可足以在不存在任何独立组成绝缘体材料30的情况下充当电荷阻挡区。此外，导电材料48与材料30(当存在时)的接口与绝缘体材料30组合可一起充当电荷阻挡区，并且替代地或另外可作为绝缘存储材料(例如，氮化硅材料32)的横向外部区。实例材料30是氧化铪和二氧化硅中的一或多者。
在一个实施例中且如所示出，沟道材料串53的沟道材料36的最下部表面从不直接抵靠导体层级16的导体材料17中的任一者。在一个实施例中且如所示出，导电材料42直接抵靠沟道材料串53的侧壁41。
介入材料57已形成于沟槽40中，进而横向位于横向紧邻的存储器块58之间，并且纵向沿着所述横向紧邻的存储器块。介入材料57可在横向紧邻的存储器块之间提供横向电隔离(绝缘)。这可包含绝缘、半导电以及导电材料中的一或多种，并且无论如何，可有助于防止导电层级22在成品电路构造中相对于彼此短接。实例绝缘材料是SiO2、Si3N4、Al2O3和未掺杂多晶硅中的一或多种。介入材料57可包含穿阵列通孔(未示出)。
如本文中参照其它实施例示出和/或描述的任何其它属性或方面可用于参考上文实施例示出及描述的实施例中。
参考图18-25描述用于形成包括存储器单元串的存储器阵列的替代性或额外实例方法。在适当的情况下已使用来自上文所描述的实施例的相同数字，其中用后缀“a”或用不同数字指示一些构造差异。参考图18-21，示出对应于通过图3-6示出的第一描述实施例的工艺顺序的构造10a。构造10a包括围绕个别通道材料串53的环62。在一个实施例中且如所示出，少于所有的通道材料串53具有在其周围的环62中的一者。在一个实施例中，具有在其周围的环62中的一者那些沟道材料串53仅具有在其周围的此类环62中的一者。在方法实施例中，环62围绕两个牺牲材料层80和78中的至少一者中的个别通道材料串形成，其中环62包括具有与两个牺牲材料层中的此至少一者中的牺牲材料的组成不同组成的环材料68。
环62可由任何合适的方式形成。在一个此类实例中，环材料68在形成通道材料串53之前形成。例如，可穿过牺牲材料层80和/或78在所需位置蚀刻具有环62的外部外围形状的开口(例如，紧接在其各自形成之后)。接着环材料68可经沉积以过填充此类开口且将其平面化至少回到特定的牺牲材料层78或80的顶部表面。由此，在一个实例中，这使得牺牲材料层80、78中的一或两者的牺牲材料处于最下部第一层级20z中并且具有与牺牲层78或80的牺牲材料的组成不同组成的环材料68的横向间隔开的区。在形成堆叠18*的上部部分18U之后，可穿过环材料68形成通道开口25，进而形成环62。在此之前，在通道开口25中形成通道材料36。
环材料68，进而环62，可具有导电、绝缘和/或半导电中的任一属性。无论如何，牺牲材料(例如，来自层80或78中的任一个牺牲材料)相对于环62选择性地各向同性地从最下部第一层级20z蚀刻穿过沟槽40，其中环62保留在成品电路构造中(图22-25)并且包括在全部存储器单元56下方的相应顶部83。
在一个实施例中且如所示出，在各向同性蚀刻之前，将环62在不同组成层79的上方和下方行内错开。在一个实施例中，那些周围具有环62中的一者的通道材料串53位于与周围不具有环的第二行91交替的第一行90中。在一个此类后一实施例中且如所示出，在各向同性蚀刻之前，将环62在不同组成的层79上方和下方的第一行90中行内错开。
可使用如本文参照其它实施例示出和/或描述的任何其它属性或方面。
替代实施例构造可由上文所描述的方法实施例或以其它方式产生。无论如何，本发明的实施例涵盖独立于制造方法的存储器阵列。尽管如此，此类存储器阵列可具有如本文在方法实施例中所描述的属性中的任一者。同样，上文所描述的方法实施例可并入、形成和/或具有相对于装置实施例描述的任一属性。
在一个实施例中，存储器阵列(例如，12)包括分别包括竖直堆叠(例如，18*)的横向间隔开的存储器块(例如，58)，所述竖直堆叠包括交替的绝缘层级(例如，20*)和导电层级(例如，22*)。存储器单元(例如，56)的通道材料串(例如，53)延伸穿过绝缘层级和导电层级。环(例如，62)围绕导电层级的最下部导电层级(例如，22z)或绝缘层级的最下部绝缘层级(例如，20z)中的至少一者中的个别通道材料串。环中的个别环具有在全部存储器单元下方的顶部(例如，83)。在一个实施例中，环在最下部导电层级中。可使用如本文参照其它实施例示出和/或描述的任何其它属性或方面。
上述工艺或构造可以被视为相对于组件的阵列，所述组件的阵列形成为此类组件的单个堆叠或单个叠组或者在单个堆叠或单个叠组内，所述堆叠或叠组在底层基底衬底上方或作为底层基底衬底的部分(但单个堆叠/叠组可具有多个层级)。用于操作或存取阵列内的此类组件的控制和/或其它外围电路还在任何地方形成成品构造的部分，并且在一些实施例中可在阵列底下(例如，CMOS底阵列)。无论如何，可提供或制造一或多个额外此类堆叠/叠组于图中所示出或上文描述的堆叠/叠组的上方和/或下方。此外，组件的阵列在不同堆叠/叠组中可相对于彼此相同或不同，不同堆叠/叠组可相对于彼此具有相同的厚度或不同厚度。可在竖直紧邻堆叠/叠组(例如，额外电路和/或电介质层)之间提供介入结构。此外，不同堆叠/叠组可相对于彼此电耦合。可以分别且依序(例如，一个在另一个顶上)制造多个堆叠/叠组，或可以基本上同时制造两个或更多个堆叠/叠组。
上文所论述的组合件和结构可用于集成电路/电路系统中并且可并入电子系统中。例如，此类电子系统可用于存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和应用专用模块中，并且可包含多层和多芯片模块。电子系统可以是以下广泛范围的系统中的任一者：例如相机、无线装置、显示器、芯片组、机顶盒、游戏、照明系统、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等等。
本文中，除非另有指示，否则“纵向”、“更高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“下方”、“底下”、“下面”、“向上”和“向下”大体上参考竖直方向。“水平”指代沿着主衬底表面的大体方向(即，10度内)，可在制造期间与处理衬底相对，竖直为与其大体正交的方向。“恰好水平”是沿着主衬底表面的方向(即，与其不成角度)，可在制造期间与处理衬底相对。此外，如本文中所使用的“竖直”和“水平”是相对于彼此的大体竖直方向，且独立于三维空间中衬底的朝向。另外，“纵向延伸的”和“纵向延伸”是指从恰好水平成角度至少45°的方向。此外，参照场效应晶体管的“纵向延伸”、“纵向延伸的”、“水平延伸”、“水平延伸的”等，可参照晶体管沟道长度的朝向，电流在操作状态中沿所述沟道长度在源极/漏极区之间流动。对于双极结晶体管，“纵向延伸”、“纵向延伸的”、“水平延伸”、“水平延伸的”等，可参考基底长度的朝向，电流在操作状态中沿所述基底在发射极与集电极之间流动。在一些实施例中，纵向延伸的任何组件、部件和/或区竖直延伸或在偏离竖直10°内延伸。
此外，“正上方”、“正下方”和“正底下”要求两个所陈述区/材料/组件相对于彼此的至少部分横向重叠(即，水平地)。此外，使用前面没有“正”的“上方”仅要求在另一所陈述区/材料/组件上方的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的纵向外侧(即，与两个所陈述区/材料/组件是否存在任何橫向重叠无关)。类似地，使用前面没有“正”的“下方”和“底下”仅要求在另一所陈述区/材料/组件下方/底下的所陈述区/材料/组件的某一部分在另一所陈述区/材料/组件的纵向内侧(即，与两个所陈述区/材料/组件是否存在任何横向重叠无关)。
本文中所描述的材料、区以及结构中的任一者可为均匀的或非均匀的，且无论如何在其上覆的任何材料上方可为连续的或不连续的。当针对任何材料提供一或多个实例组成时，所述材料可包括此类一或多个组成、基本由此类一或多个组成构成或由此类一或多个组成构成。另外，除非另行说明，否则可使用任何合适的现有或将来开发的技术来形成每一材料，其中原子层沉积、化学气相沉积、物理气相沉积、外延生长、扩散掺杂以及离子植入是实例。
另外，单独使用的“厚度”(前面无方向性形容词)被定义为从具有不同组成的紧邻材料或紧邻区的最接近表面竖直穿过给定材料或区的平均直线距离。另外，本文中所描述的各种材料或区可具有基本恒定的厚度或具有可变的厚度。如果具有可变的厚度，那么除非另有指示，否则厚度是指平均厚度，且所述材料或区由于厚度可变而将具有某一最小厚度和某一最大厚度。如本文中所使用，“不同组成”仅要求可彼此直接抵靠的两个所陈述材料或区的那些部分在化学上和/或在物理上不同，例如在此类材料或区并非均匀的情况下。如果两个所陈述材料或区彼此并未直接抵靠，那么在此类材料或区并非均匀的情况下，“不同组成”仅要求彼此最接近的两个所陈述材料或区的那些部分在化学上和/或在物理上不同。本文中，当所陈述材料、区或结构相对于彼此存在至少部分物理接触时，一材料、区或结构为“直接抵靠”另一材料、区或结构。相比之下，前面没有“正”的“在…上面”、“在…上”、“邻近”、“沿着”和“抵靠”涵盖“直接抵靠”以及其中介入材料、区或结构使得所陈述材料、区或结构相对于彼此无物理接触的构造。
本文中，如果在正常操作中，电流能够从一个区-材料-组件连续流动到另一区-材料-组件，并且在充足地产生亚原子正和/或负电荷时主要通过所述亚原子正和/或负电荷的移动来进行流动，那么区-材料-组件相对于彼此“电耦合”。另一电子组件可在区-材料-组件之间并且电耦合到区-材料-组件。相比之下，当区-材料-组件被称为“直接电耦合”时，在直接电耦合的区-材料-组件之间没有介入电子组件(例如，没有二极管、晶体管、电阻器、变换器、开关、保险丝等)。
本文中的“行”和“列”的任何使用是为了方便区分一个系列或朝向的构件与另一系列或朝向的构件，并且组件已或可沿着“行”和“列”形成。参照任何系列的区、组件和/或独立于功能的构件同义地使用“行”和“列”。无论如何，行可相对于彼此是直的和/或弯曲的和/或平行和/或不平行，列可同样如此。此外，行和列可在90°或在一或多个其它角度(即，除平角外)下彼此相交。
本文中的导电性/导体/导电材料中的任一者的组成可以是金属材料和/或导电掺杂半导电性/半导体/半导电材料。“金属材料”是元素金属、两种或更多种元素金属的任何混合物或合金以及任何一或多种导电性金属化合物中的任一者或组合。
在本文中，对蚀刻(etch/etching)、去除、沉积、形成(forming)和/或成形(formation)具有“选择性”的使用是相对于另一种所陈述材料以按体积计至少2:1的比率对一种所陈述材料进行此类操作。此外，选择性沉积、选择性生长或选择性形成的任何使用是相对于另一所陈述材料以按体积计至少2:1的比率沉积、生长或形成一种材料，以用于沉积、生长或形成的至少第一75埃。
除非另有指示，否则本文中“或”的使用涵盖任一者和两者。
结论
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括在衬底上形成包括导体材料的导体层级。在所述导体层级上方形成将包括竖直交替的第一层级和第二层级的堆叠的下部部分。所述堆叠包括横向间隔开的存储器块区。所述第一层级的材料具有与所述第二层级的材料不同的组成。所述第一层级中的最下部第一层级包括两个牺牲材料层，所述两个牺牲材料层具有竖直位于其间的具有与所述两个牺牲材料层中的每一者的牺牲材料不同组成的层。所述第二层级中的最下部第二层级在所述最下部第一层级下方。在所述下部部分上方形成所述堆叠的上部部分的竖直交替的第一层级和第二层级。形成延伸穿过所述上部部分中的所述第一层级和所述第二层级到达所述下部部分中的所述最下部第一层级的沟道材料串。形成到所述堆叠中的水平伸长的沟槽，所述水平伸长的沟槽分别在横向紧邻的所述存储器块区之间且延伸到所述最下部第一层级。从所述最下部第一层级穿过所述沟槽相对于所述不同组成的层选择性地各向同性蚀刻所述两个牺牲材料层。在所述各向同性蚀刻之后去除最下部第二层级。在去除所述最下部第二层级之后，在所述最下部第一层级中形成导电材料，所述导电材料将个别所述沟道材料串中的沟道材料和所述导体层级的所述导体材料直接电耦合在一起。
在一些实施例中，一种用于形成包括存储器单元串的存储器阵列的方法包括形成将包括竖直交替的第一层级和第二层级的堆叠的下部部分。所述堆叠包括横向间隔开的存储器块区。所述第一层级的材料具有与所述第二层级的材料不同的组成。所述第一层级中的最下部第一层级包括牺牲材料和具有与所述牺牲材料的组成不同的组成的横向间隔开的环材料区。在所述下部部分上方形成所述堆叠的上部部分的竖直交替的第一层级和第二层级。形成延伸穿过所述上部部分中的所述第一层级和所述第二层级且穿过所述环材料的沟道材料串，以从所述最下部第一层级中的个别所述沟道材料串周围的所述环材料形成环。个别所述环具有在成品电路构造中位于所有所述存储器单元下方的顶部。形成到所述堆叠中的水平伸长的沟槽，所述水平伸长的沟槽分别在横向紧邻的所述存储器块区之间且延伸到所述最下部第一层级。从所述最下部第一层级穿过所述沟槽相对于所述环选择性地各向同性蚀刻所述牺牲材料。在所述各向同性蚀刻之后，在所述最下部第一层级中在所述环旁边形成导电材料。
在一些实施例中，一种存储器阵列包括横向间隔开的存储器块，所述横向间隔开的存储器块分别包括竖直堆叠，所述竖直堆叠包括交替的绝缘层级和导电层级。存储器单元的沟道材料串延伸穿过所述绝缘层级和所述导电层级。环在所述导电层级中的最下部导电层级或所述绝缘层级中的最下部绝缘层级中的至少一者中的个别所述沟道材料串周围。个别所述环具有在所有所述存储器单元下方的顶部。

Claims (35)

1.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
在衬底上形成包括导体材料的导体层级；
在所述导体层级上方形成将包括竖直交替的第一层级和第二层级的堆叠的下部部分，所述堆叠包括横向间隔开的存储器块区，所述第一层级的材料具有与所述第二层级的材料不同的组成，所述第一层级中的最下部第一层级包括两个牺牲材料层，所述两个牺牲材料层具有竖直位于其间的具有与所述两个牺牲材料层中的每一者的牺牲材料不同组成的层，所述第二层级中的最下部第二层级在所述最下部第一层级下方；
在所述下部部分上方形成所述堆叠的上部部分的竖直交替的第一层级和第二层级，并且形成延伸穿过所述上部部分中的所述第一层级和所述第二层级到达所述下部部分中的所述最下部第一层级的沟道材料串；
形成到所述堆叠中的水平伸长的沟槽，所述水平伸长的沟槽分别在横向紧邻的所述存储器块区之间且延伸到所述最下部第一层级；
从所述最下部第一层级穿过所述沟槽相对于所述不同组成的层选择性地各向同性蚀刻所述两个牺牲材料层；
在所述各向同性蚀刻之后去除最下部第二层级；以及
在去除所述最下部第二层级之后，在所述最下部第一层级中形成导电材料，所述导电材料将个别所述沟道材料串中的沟道材料和所述导体层级的所述导体材料直接电耦合在一起。
2.根据权利要求1所述的方法，其中所述两个牺牲材料层中的每一者的所述牺牲材料具有相对于彼此相同的组成。
3.根据权利要求2所述的方法，其中所述相同组成包括多晶硅或氮化硅。
4.根据权利要求1所述的方法，其中所述两个牺牲材料层中的每一者比竖直位于其间的所述不同组成的层厚。
5.根据权利要求1所述的方法，其包括竖直延伸穿过所述不同组成的层的竖直桥，所述竖直桥连接所述两个牺牲材料层。
6.根据权利要求5所述的方法，其包括多个所述竖直桥。
7.根据权利要求6所述的方法，其中所述多个竖直桥分别横向处于所述横向紧邻的所述存储器块区之间。
8.根据权利要求1所述的方法，其包括在形成所述导电材料之前去除所有所述不同组成的层。
9.根据权利要求1所述的方法，其包括：
在所述两个牺牲材料层中的至少一者中的个别所述沟道材料串周围形成环，所述环包括组成与所述两个牺牲材料层中的所述至少一者中的所述牺牲材料的组成不同的环材料；并且
所述各向同性蚀刻相对于所述环材料选择性地进行，所述环保留在成品电路构造中并且包括位于所有所述存储器单元下方的顶部。
10.根据权利要求9所述的方法，其中少于所有的所述沟道材料串具有在其周围的所述环中的一者。
11.根据权利要求9所述的方法，其中具有在其周围的所述环中的一者的所述沟道材料串中的那些仅具有在其周围的所述环中的一者。
12.根据权利要求11所述的方法，其中在所述各向同性蚀刻之前，所述环在所述不同组成的层的上方和下方在行内交错。
13.根据权利要求11所述的方法，其中少于所有的所述沟道材料串具有在其周围的所述环中的一者。
14.根据权利要求13所述的方法，其中具有在其周围的所述环中的一者的所述沟道材料串中的那些处于第一行中，所述第一行与不具有在其周围的所述环的第二行交替。
15.根据权利要求14所述的方法，其中在所述各向同性蚀刻之前，所述环在所述不同组成的层上方和下方的所述第一行中在行内交错。
16.根据权利要求9所述的方法，其中形成所述环包括：
在形成所述沟道材料串之前形成所述环材料；
形成穿过所述环材料的沟道开口以形成所述环；以及
在形成所述环之后在所述沟道开口中形成所述沟道材料。
17.根据权利要求16所述的方法，其包括在形成所述环之后以及在形成所述导电材料之前去除所有所述不同组成的层。
18.根据权利要求9所述的方法，其中所述环材料是导电的。
19.根据权利要求9所述的方法，其中所述环材料是绝缘的。
20.根据权利要求9所述的方法，其中所述环材料是半导电的。
21.一种用于形成包括存储器单元串的存储器阵列的方法，其包括：
形成将包括竖直交替的第一层级和第二层级的堆叠的下部部分，所述堆叠包括横向间隔开的存储器块区，所述第一层级的材料具有与所述第二层级的材料不同的组成，所述第一层级中的最下部第一层级包括牺牲材料和具有与所述牺牲材料的组成不同的组成的横向间隔开的环材料区；
在所述下部部分上方形成所述堆叠的上部部分的竖直交替的第一层级和第二层级，并且形成延伸穿过所述上部部分中的所述第一层级和所述第二层级且穿过所述环材料的沟道材料串，以从所述最下部第一层级中的个别所述沟道材料串周围的所述环材料形成环，个别所述环具有在成品电路构造中位于所有所述存储器单元下方的顶部；
形成到所述堆叠中的水平伸长的沟槽，所述水平伸长的沟槽分别在横向紧邻的所述存储器块区之间且延伸到所述最下部第一层级；
从所述最下部第一层级穿过所述沟槽相对于所述环选择性地各向同性蚀刻所述牺牲材料；以及
在所述各向同性蚀刻之后，在所述最下部第一层级中在所述环旁边形成导电材料。
22.根据权利要求21所述的方法，其中少于所有的所述沟道材料串具有在其周围的所述环中的一者。
23.根据权利要求21所述的方法，其中具有在其周围的所述环中的一者的所述沟道材料串中的那些仅具有在其周围的所述环中的一者。
24.根据权利要求23所述的方法，其中少于所有的所述沟道材料串具有在其周围的所述环中的一者。
25.根据权利要求21所述的方法，其中所述环材料是导电的。
26.根据权利要求21所述的方法，其中所述环材料是绝缘的。
27.根据权利要求21所述的方法，其中所述环材料是半导电的。
28.一种存储器阵列，其包括：
横向间隔开的存储器块，其分别包括竖直堆叠，所述竖直堆叠包括交替的绝缘层级和导电层级，存储器单元的沟道材料串延伸穿过所述绝缘层级和所述导电层级；以及
在所述导电层级中的最下部导电层级或所述绝缘层级中的最下部绝缘层级中的至少一者中的个别所述沟道材料串周围的环，个别所述环具有在所有所述存储器单元下方的顶部。
29.根据权利要求28所述的存储器阵列，其中少于所有的所述沟道材料串具有在其周围的所述环中的一者。
30.根据权利要求28所述的存储器阵列，其中具有在其周围的所述环中的一者的所述沟道材料串中的那些仅具有在其周围的所述环中的一者。
31.根据权利要求30所述的存储器阵列，其中少于所有的所述沟道材料串具有在其周围的所述环中的一者。
32.根据权利要求28所述的存储器阵列，其中所述环是导电的。
33.根据权利要求28所述的存储器阵列，其中所述环是绝缘的。
34.根据权利要求28所述的存储器阵列，其中所述环是半导电的。
35.根据权利要求28所述的存储器阵列，其中所述环处于所述最下部导电层级中。
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