KR20100109773A

KR20100109773A - 반도체 장치

Info

Publication number: KR20100109773A
Application number: KR1020090028200A
Authority: KR
Inventors: 손교민
Original assignee: 삼성전자주식회사
Priority date: 2009-04-01
Filing date: 2009-04-01
Publication date: 2010-10-11
Also published as: US20100253384A1; US20120025866A1; US8018245B2; US8299831B2

Abstract

본 발명은 반도체 장치를 공개한다. 이 장치는 데이터를 수신하여 데이터의 제1 천이에 응답하여 제1 동작 모드 시에는 제2 천이시의 지연 시간이 서로 다른 데이터 및 제1 지연 풀 업 데이터를 순차적으로 발생하고 제2 동작 모드 시에는 제2 천이시의 지연 시간이 서로 다른 데이터, 제1 지연 풀 업 데이터, 제2 및 제3 지연 풀 업 데이터를 순차적으로 발생하는 풀 업 슬류 레이트 제어부; 데이터, 제1 내지 제3 지연 풀 업 데이터 각각에 응답하여 데이터 출력단을 순차적으로 풀 업하는 풀 업 드라이빙부; 데이터를 수신하여 데이터의 제2 천이에 응답하여 제1 동작 모드 시에는 제1 천이시의 지연 시간이 서로 다른 데이터 및 제1 지연 풀 다운 데이터를 순차적으로 발생하고 제2 동작 모드 시에는 제1 천이시의 지연 시간이 서로 다른 데이터, 제1 지연 풀 다운 데이터, 제2 및 제3 지연 풀 다운 데이터를 순차적으로 발생하는 풀 업 슬류 레이트 제어부; 데이터, 제1 내지 제3 지연 풀 다운 데이터 각각에 응답하여 데이터 출력단을 순차적으로 풀 다운하는 풀 업 드라이빙부를 구비하는 것을 특징으로 한다. 따라서, 본 발명에 의할 경우 간단한 회로 구성으로 출력 구동 능력의 변화에도 일정한 슬류 레이트를 가지도록 함으로써 출력 구동 능력에 무관하게 신호 충실도가 보장된다.

Description

반도체 장치{semiconductor device}

본 발명은 반도체 장치에 관한 것으로서, 특히 저전력이 요구되는 모바일 반도체 장치에서 출력 구동 능력이 제어되는 경우에 다양한 출력 구동 능력에 따라 신호 충실도를 만족시킬 수 있는 반도체 장치에 관한 것이다.

최근의 모바일 (mobile) 반도체 장치의 경우에는 저전력을 위해서 임피던스 매칭을 위한 단자 저항을 사용하지 않기 때문에 신호 충실도(signal integrity)가 슬류 레이트(slew rate)에 매우 민감하다.

특히, 출력 구동 능력(Output driver strength)이 큰 경우에는 슬류 레이트가 증가하기 때문에 오버 슈트(overshoot), 언더 슈트(undershoot), 크로스 토크 등의 현상이 발생한다.

이때, 슬류 레이트는 순차적 턴 온 방법을 통해서 조절하는데, 순차적 턴 온 방법이라 함은 풀 업 또는 풀 다운 드라이버를 복수개의 트랜지스터들로 구성해서 순차적으로 켜는 방법이다.

또한, 출력 구동 능력이 작은 경우에는 순차적 턴 온 방법을 적용하면 신호의 기울기가 불필요하게 감소되어 데이터의 유효한 윈도우(window)가 줄어들 수 있 으므로 외부에서 출력 구동 능력을 제어하는 경우에 고정된 하나의 시스템 환경에서 다양한 출력 구동 능력에 따라 신호 충실도를 모두 만족시켜야 하는 방안이 필요하였다.

본 발명의 목적은 반도체 장치의 출력 구동 능력에 따라 드라이버들의 인에이블 및 디스에이블 시간을 적응적으로 조절하는 반도체 장치를 제공하는데 있다.

상기의 목적을 달성하기 위한 본 발명의 반도체 장치는 데이터를 수신하여 데이터의 제1 천이에 응답하여 제1 동작 모드 시에는 제2 천이시의 지연 시간이 서로 다른 데이터 및 제1 지연 풀 업 데이터를 순차적으로 발생하고 제2 동작 모드 시에는 제2 천이시의 지연 시간이 서로 다른 데이터, 제1 지연 풀 업 데이터, 제2 및 제3 지연 풀 업 데이터를 순차적으로 발생하는 풀 업 슬류 레이트 제어부; 데이터, 제1 내지 제3 지연 풀 업 데이터 각각에 응답하여 데이터 출력단을 순차적으로 풀 업하는 풀 업 드라이빙부; 데이터를 수신하여 데이터의 제2 천이에 응답하여 제1 동작 모드 시에는 제1 천이시의 지연 시간이 서로 다른 데이터 및 제1 지연 풀 다운 데이터를 순차적으로 발생하고 제2 동작 모드 시에는 제1 천이시의 지연 시간이 서로 다른 데이터, 제1 지연 풀 다운 데이터, 제2 및 제3 지연 풀 다운 데이터를 순차적으로 발생하는 풀 업 슬류 레이트 제어부; 데이터, 제1 내지 제3 지연 풀 다운 데이터 각각에 응답하여 데이터 출력단을 순차적으로 풀 다운하는 풀 업 드라이빙부를 구비하는 것을 특징으로 한다.

상기의 목적을 달성하기 위한 본 발명의 반도체 장치의 풀 업 슬류 레이트 제어부는 출력 데이터를 인가받아 제1 천이시에 많이 지연하고 제2 천이시에 적게 지연하여 제1 지연 풀 업 데이터를 출력하는 제1 비대칭 지연부; 제1 지연 풀 업 데이터를 인가받아 제1 천이시에 많이 지연하고 로우 레벨로 제2 천이시에 적게 지연하여 제2 지연 풀 업 데이터를 출력하는 제2 비대칭 지연부; 제2 지연 풀 업 데이터를 인가받아 제1 천이시에 많이 지연하고 로우 레벨로 제2 천이시에 적게 지연하여 제3 지연 풀 업 데이터를 출력하는 제3 비대칭 지연부를 구비하는 것을 특징으로 한다.

상기의 목적을 달성하기 위한 본 발명의 반도체 장치의 제1 내지 제3 비대칭 지연부들 각각은 출력 데이터, 제1 또는 제2 지연 풀 업 데이터와 제1 또는 제2 구동 능력 제어 신호를 인가받아 반논리곱 연산하여 출력하는 NAND 게이트; 반논리곱 연산 결과를 인가받아 레벨을 반전시킨 후에 인에이블 경로에는 선폭이 작은 트랜지스터들을 통과하게 하여 시간을 많이 지연시키고 디스에이블 경로에는 선폭이 큰 트랜지스터들을 통과하게 하여 적게 지연하여 제1, 제2 또는 제3 지연 풀 업 데이터를 출력하는 복수개의 인버터들을 구비하는 것을 특징으로 한다.

상기의 목적을 달성하기 위한 본 발명의 반도체 장치의 제1 내지 제3 비대칭 지연부들 각각은 출력 데이터 또는 지연 풀 업 데이터와 제1 또는 제2 구동 능력 제어 신호를 인가받아 반논리곱 연산하여 출력하는 NAND 게이트; 반논리곱 연산 결과를 인가받아 레벨을 반전시키지 않고 소정 시간 지연하여 출력하는 짝수개의 인버터들; 지연되지 않은 반논리곱 연산 결과와 소정 시간 지연된 출력 데이터를 인가받아 반논리합 연산하여 제1, 제2 또는 제3 지연 풀 업 데이터를 출력하는 NOR 게이트를 구비하는 것을 특징으로 한다.

상기의 목적을 달성하기 위한 본 발명의 반도체 장치의 풀 다운 슬류 레이트 제어부는 출력 데이터를 인가받아 제1 천이시에 적게 지연하고 제2 천이시에 많이 지연하여 제1 지연 풀 다운 데이터를 출력하는 제1 비대칭 지연부; 제1 지연 풀 다운 데이터를 인가받아 제1 천이시에 적게 지연하고 제2 천이시에 많이 지연하여 제2 지연 풀 다운 데이터를 출력하는 제2 비대칭 지연부; 제2 지연 풀 다운 데이터를 인가받아 제1 천이시에 적게 지연하고 제2 천이시에 많이 지연하여 제3 지연 풀 다운 데이터를 출력하는 제3 비대칭 지연부를 구비하는 것을 특징으로 한다.

상기의 목적을 달성하기 위한 본 발명의 반도체 장치의 제1 내지 제3 비대칭 지연부들 각각은 출력 데이터 또는 지연 풀 다운 데이터와 반전된 제1 또는 제2 구동 능력 제어 신호를 인가받아 반논리합 연산하여 출력하는 NOR 게이트; 반논리합 연산 결과를 인가받아 레벨을 반전시킨 후에 인에이블 경로에는 선폭이 작은 트랜지스터들을 통과하게 하여 시간을 많이 지연시키고 디스에이블 경로에는 선폭이 큰 트랜지스터들을 통과하게 하여 시간을 적게 지연시켜 지연 풀 다운 데이터를 출력하는 복수개의 인버터들을 구비하는 것을 특징으로 한다.

상기의 목적을 달성하기 위한 본 발명의 반도체 장치의 제1 내지 제3 비대칭 지연부들 각각은 출력 데이터 또는 지연 풀 다운 데이터와 반전된 제1 또는 제2 구동 능력 제어 신호를 인가받아 반논리합 연산하여 출력하는 NOR 게이트; 반논리합 연산 결과를 인가받아 레벨을 반전시키지 않고 소정 시간 지연하여 출력하는 짝수개의 인버터들; 지연되지 않은 반논리합 연산 결과와 소정 시간 지연된 출력 데이터를 인가받아 반논리곱 연산하여 지연 풀 다운 데이터를 출력하는 NAND 게이트를 구비하는 것을 특징으로 한다.

본 발명의 반도체 장치는 간단한 회로 구성으로 출력 구동 능력의 변화에도 일정한 슬류 레이트를 가지도록 함으로써 출력 구동 능력에 무관하게 신호 충실도가 보장된다.

이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 장치를 설명하면 다음과 같다.

도 1은 본 발명에 따른 반도체 장치의 블록도로서, 모드 레지스터(50), 인버터들(IN1 및 IN2), 풀 업 슬류 레이트 제어부(100), 풀 업 프리 드라이버(200), 복수개의 풀 업 드라이버들(300), 풀 다운 슬류 레이트 제어부(400), 풀 다운 프리 드라이버(500), 복수개의 풀 다운 드라이버들(600)을 구비한다.

복수개의 풀 업 드라이버들(300)은 복수개의 PMOS 트랜지스터들(PM1, …)로 구성되고, 복수개의 풀 다운 드라이버들은 복수개의 NMOS 트랜지스터들(NM1, …)로 구성된다.

도 1을 참조하여 본 발명에 따른 반도체 장치 각 블록들의 기능을 설명하면 다음과 같다.

모드 레지스터(50)는 원하는 구동 능력에 따라 2분 구동 능력 비트 및 전 구동 능력 비트의 조합으로 구성된 구동 능력 제1 제어 신호(DRVH, DRVF)를 출력한다. 즉, 2분 구동 능력을 원하는 경우에는 "10"으로 출력하고 전 구동 능력을 원하 는 경우에는 "11"로 출력한다.

인버터들(IN1 및 IN2)은 구동 능력 제1 제어 신호(DRVH, DRVF)를 각각 인가받아 레벨을 반전하여 구동 능력 제2 제어 신호(DRVBH, DRVBF)를 출력한다. 즉, 2분 구동 능력을 원하는 경우에는 "01"로 출력하고 전 구동 능력을 원하는 경우에는 "00"으로 출력한다.

풀 업 슬류 레이트 제어부(100)는 출력 데이터(DATA)를 인가받아 로우 레벨에서 하이 레벨로 활성화되는 제1 천이시와 하이 레벨에서 로우 레벨로 제2 천이되는 제2 천이시 서로 다르게 지연하여 출력 데이터(DATA) 및 제1 내지 제3 지연 출력 데이터(D_u1d, D_u2d, D_u3d)를 순차적으로 출력하고 구동 능력 제1 제어 신호(DRVH, DRVF)에 응답하여 제1 내지 제3 지연 출력 데이터(D_u1d, D_u2d, D_u3d) 중 일부를 제2 천이시킨다.

풀 업 프리 드라이버(200)는 출력 데이터(DATA) 및 제1 천이시와 제2 천이시 서로 다르게 지연된 출력 데이터(D_u1d, D_u2d, D_u3d)를 인가받아 레벨을 반전시킨 후에 소정 시간 지연하여 복수개의 풀 업 제어 신호들(DOKP_Q, DOKP_H, DOKP_F1, DOKP_F2)을 출력한다.

여기에서, 풀 업 슬류 레이트 제어부(100) 및 풀 업 프리 드라이버(200)는 출력 데이터(DATA)를 수신하여 데이터의 제1 천이에 응답하여 2분 구동 능력을 필요로 하는 제1 동작 모드 시에는 제2 천이시의 지연 시간이 서로 다른 출력 데이터(DATA) 및 제1 지연 풀 업 데이터(D_u1d)를 순차적으로 발생하고 전 구동 능력을 필요로 하는 제2 동작 모드 시에는 제2 천이시의 지연 시간이 서로 다른 출력 데이 터(DATA), 제1 지연 풀 업 데이터, 제2 및 제3 지연 풀 업 데이터(D_u1d, D_u2d, D_u3d)를 순차적으로 발생한다.

복수개의 풀 업 드라이버들(PM1, …)은 외부 전원 전압(VDD)을 인가받아 복수개의 풀 업 제어 신호들(DOKP_Q, DOKP_H, DOKP_F1, DOKP_F2)에 응답하여 데이터 출력단(DQ)에 전달한다.

풀 다운 슬류 레이트 제어부(400)는 출력 데이터(DATA)를 인가받아 제1 천이시와 제2 천이시 서로 다르게 지연하여 출력 데이터(DATA) 및 제1 내지 제3 지연 출력 데이터(D_d1d, D_d2d, D_d3d)를 순차적으로 출력하고 구동 능력 제2 제어 신호(DRVBH, DRVBF)에 응답하여 출력 데이터(DATA) 및 제1 내지 제3 지연 출력 데이터(D_d1d, D_d2d, D_d3d) 중 일부를 제2 천이시킨다.

풀 다운 프리 드라이버(500)는 출력 데이터(DATA) 및 제1 천이시와 제2 천이시 서로 다르게 지연된 제1 내지 제3 지연 출력 데이터(D_d1d, D_d2d, D_d3d)를 인가받아 레벨을 반전시킨 후에 소정 시간 지연하여 복수개의 풀 다운 제어 신호들(DOKN_Q, DOKN_H, DOKN_F1, DOKN_F2)을 출력한다.

데이터를 수신하여 상기 데이터의 제2 천이에 응답하여 상기 제1 동작 모드 시에는 상기 제1 천이시의 지연 시간이 서로 다른 상기 데이터 및 제1 지연 풀 다운 데이터를 순차적으로 발생하고 상기 제2 동작 모드 시에는 상기 제1 천이시의 지연 시간이 서로 다른 상기 데이터, 상기 제1 지연 풀 다운 데이터, 제2 및 제3 지연 풀 다운 데이터를 순차적으로 발생

여기에서, 풀 다운 슬류 레이트 제어부(400) 및 풀 다운 프리 드라이버(500) 는 출력 데이터(DATA)를 수신하여 출력 데이터(DATA)의 제2 천이에 응답하여 2분 구동 능력을 필요로 하는 제1 동작 모드 시에는 제1 천이시의 지연 시간이 서로 다른 출력 데이터(DATA) 및 제1 지연 풀 다운 데이터(D_d1d)를 순차적으로 발생하고 전 구동 능력을 필요로 하는 제2 동작 모드 시에는 제1 천이시의 지연 시간이 서로 다른 출력 데이터(DATA), 제1 지연 풀 다운 데이터, 제2 및 제3 지연 풀 다운 데이터(D_d1d, D_d2d, D_d3d)를 순차적으로 발생한다.

복수개의 풀 다운 드라이버들(NM1, …)은 접지 전압을 인가받아 복수개의 풀 다운 제어 신호들(DOKN_Q, DOKN_H, DOKN_F1, DOKN_F2)에 응답하여 데이터 출력단(DQ)에 전달한다.

도 2는 도 1에 나타낸 본 발명에 따른 반도체 장치 내 풀 업 슬류 레이트 제어부(100) 및 풀 업 프리 드라이버(200)의 회로도로서, 풀 업 슬류 레이트 제어부(100)는 제1 내지 제3 비대칭 지연부들(110, 120, 130)을 구비하고 풀 업 프리 드라이버(200)는 제1 내지 제4 인버터들(IU1 내지 IU4)을 구비한다.

도 2를 참조하여 본 발명에 따른 반도체 장치 내 풀 업 슬류 레이트 제어부(100) 및 풀 업 프리 드라이버(200) 각 구성 요소들의 기능을 설명하면 다음과 같다.

제1 비대칭 지연부(110)는 출력 데이터(DATA)를 인가받아 2분 구동 능력 제1 제어 신호(DRVH)에 응답하여 제1 천이시와 제2 천이시 서로 다르게 지연하여 제1 지연 출력 데이터(D_u1d)를 출력한다.

제2 비대칭 지연부(120)는 제1 지연 출력 데이터(D_u1d)를 인가받아 전 구동 능력 제1 제어 신호(DRVF)에 응답하여 제1 천이시와 제2 천이시 서로 다르게 지연하여 제2 지연 출력 데이터(D_u2d)를 출력한다.

제3 비대칭 지연부(130)는 제2 지연 출력 데이터(D_u2d)를 인가받아 전 구동 능력 제1 제어 신호(DRVF)에 응답하여 제1 천이시와 제2 천이시 서로 다르게 지연하여 제3 지연 출력 데이터(D_u3d)를 출력한다.

제1 내지 제4 인버터들(IU1 내지 IU4)은 각각 출력 데이터(DATA), 제1 내지 제3 지연 출력 데이터(D_u1d 내지 D_u3d)를 인가받아 레벨을 반전시킨 후에 소정 시간 지연하여 복수개의 풀 업 제어 신호들(DOKP_Q, DOKP_H, DOKP_F1, DOKP_F2)을 출력한다.

도 3은 도 2에 나타낸 본 발명에 따른 반도체 장치의 풀 업 슬류 레이트 제어부(100) 내 제1 내지 제3 비대칭 지연부들(110, 120, 130) 각각의 제1 실시예의 회로도로서, NAND 게이트(ND_U1) 및 복수개의 인버터들(INU1 내지 INU3)을 구비하고, 복수개의 인버터들 각각은 PMOS 트랜지스터 및 NMOS 트랜지스터의 직렬 연결(PU1 및 NU1, PU2 및 NU2, PU3 및 NU3)로 구성된다.

도 3을 참조하여 본 발명에 따른 반도체 장치의 풀 업 슬류 레이트 제어부(100) 내 제1 내지 제3 비대칭 지연부들(110, 120, 130) 각각의 제1 실시예 각 구성 요소들의 기능을 설명하면 다음과 같다.

NAND 게이트(ND_U1)는 출력 데이터(DATA) 또는 지연 출력 데이터(D_u1d 또는 D_u2d)와 구동 능력 제1 제어 신호(DRVH 또는 DRVF)를 인가받아 반논리곱 연산하여 출력한다. 즉, 구동 능력 제1 제어 신호(DRVH 또는 DRVF)가 하이 레벨이면 출력 데이터(DATA) 또는 지연 출력 데이터(D_u1d 또는 D_u2d)를 레벨을 반전시켜 출력하고, 구동 능력 제1 제어 신호(DRVH 또는 DRVF)가 로우 레벨이면 하이 레벨의 신호를 출력하여 비활성화시킨다.

복수개의 인버터들(INU1 내지 INU3)은 반논리곱 연산 결과를 인가받아 레벨을 반전시킨 후에 인에이블 경로에는 선폭이 작은 트랜지스터들(PU1, NU2, PU3)을 통과하게 하여 시간을 지연시키고 디스에이블 경로에는 선폭이 큰 트랜지스터들(NU1, PU2, NU3)을 통과하게 하여 시간 지연을 최소화하여 지연 출력 데이터(D_u1d, D_u2d 또는 D_u3d)를 출력한다.

즉, 출력 데이터(DATA) 또는 지연 출력 데이터(D_u1d 또는 D_u2d)가 로우 레벨에서 하이 레벨로 천이되어 활성화되는 경우 인에이블 경로를 따라 선폭이 작은 트랜지스터들(PU1, NU2, PU3)을 통하여 데이터가 출력되므로 지연 시간이 길어지고, 출력 데이터(DATA) 또는 지연 출력 데이터(D_u1d 또는 D_u2d)가 하이 레벨에서 로우 레벨로 천이되어 비활성화되는 경우 디스에이블 경로를 따라 선폭이 큰 트랜지스터들(NU1, PU2, NU3)을 통하여 데이터가 출력되므로 지연 시간이 짧아진다.

도 4는 도 2에 나타낸 본 발명에 따른 반도체 장치의 풀 업 슬류 레이트 제어부(100) 내 제1 내지 제3 비대칭 지연부들(110, 120, 130) 각각의 제2 실시예의 회로도로서, NAND 게이트(ND_U1), 짝수개의 인버터들(INV1 내지 INV2N) 및 NOR 게이트(NOR_U)를 구비한다.

도 4를 참조하여 본 발명에 따른 반도체 장치의 풀 업 슬류 레이트 제어부(100) 내 제1 내지 제3 비대칭 지연부들(110, 120, 130) 각각의 제2 실시예 각 구성 요소들의 기능을 설명하면 다음과 같다.

NAND 게이트(ND_U1)는 출력 데이터(DATA) 또는 지연 출력 데이터(D_u1d 또는 D_u2d)와 구동 능력 제1 제어 신호(DRVH 또는 DRVF)를 인가받아 반논리곱 연산하여 출력한다.

짝수개의 인버터들(INV1 내지 INV2N)은 반논리곱 연산 결과를 인가받아 레벨을 반전시키지 않고 소정 시간 지연하여 출력한다.

NOR 게이트(NOR_U)는 반논리곱 연산 결과와 소정 시간 지연된 출력 데이터를 인가받아 반논리합 연산하여 지연 출력 데이터(D_u1d, D_u2d 또는 D_u3d)를 출력한다.

즉, 구동 능력 제1 제어 신호(DRVH 또는 DRVF)가 하이 레벨인 경우, 출력 데이터(DATA) 또는 지연 출력 데이터(D_u1d 또는 D_u2d)를 지연시켜 지연 출력 데이터를 출력하는데, 출력 데이터(DATA) 또는 지연 출력 데이터(D_u1d 또는 D_u2d)가 로우 레벨에서 하이 레벨로 천이할 경우 짝수개의 인버터들(INV1 내지 INV2N)을 통하여 소정 시간 지연된 출력 데이터가 NOR 게이트(NOR_U)에 입력되어야 NOR 게이트(NOR_U)로부터 출력되는 지연 출력 데이터가 하이 레벨로 활성화되므로, 지연 출력 데이터가 하이 레벨로 활성화되는 경우의 지연 시간은 길다.

그러나, 출력 데이터(DATA) 또는 지연 출력 데이터(D_u1d 또는 D_u2d)가 하이 레벨에서 로우 레벨로 천이할 경우 짝수개의 인버터들(INV1 내지 INV2N)을 거치지 않은 NAND 게이트(ND_U1)의 출력 신호에 의해 NOR 게이트(NOR_U)로부터 출력되는 지연 출력 데이터가 로우 레벨로 비활성화되므로, 지연 출력 데이터가 로우 레벨로 비활성화되는 경우의 지연 시간은 짧다.

구동 능력 제1 제어 신호(DRVH 또는 DRVF)가 로우 레벨인 경우에는 지연 출력 데이터는 로우 레벨로 비활성화된다.

도 5는 도 1에 나타낸 본 발명에 따른 반도체 장치 내 풀 다운 슬류 레이트 제어부(400) 및 풀 다운 프리 드라이버(500)의 회로도로서, 풀 다운 슬류 레이트 제어부(400)는 제1 내지 제3 비대칭 지연부들(410, 420, 430)을 구비하고 풀 다운 프리 드라이버(500)는 제1 내지 제4 인버터들(ID1 내지 ID4)을 구비한다.

도 5를 참조하여 본 발명에 따른 반도체 장치 내 풀 다운 슬류 레이트 제어부(400) 및 풀 다운 프리 드라이버(500) 각 구성 요소들의 기능을 설명하면 다음과 같다.

제1 비대칭 지연부(410)는 출력 데이터(DATA)를 인가받아 2분 구동 능력 제2 제어 신호(DRVBH)에 응답하여 제1 천이시와 제2 천이시 서로 다르게 지연하여 제1 지연 출력 데이터(D_d1d)를 출력한다.

제2 비대칭 지연부(420)는 제1 지연 출력 데이터(D_d1d)를 인가받아 전 구동 능력 제2 제어 신호(DRVBF)에 응답하여 제1 천이시와 제2 천이시 서로 다르게 지연 하여 제2 지연 출력 데이터(D_d2d)를 출력한다.

제3 비대칭 지연부(430)는 제2 지연 출력 데이터(D_d2d)를 인가받아 전 구동 능력 제2 제어 신호(DRVBF)에 응답하여 제1 천이시와 제2 천이시 서로 다르게 지연하여 제3 지연 출력 데이터(D_d3d)를 출력한다.

제1 내지 제4 인버터들(ID1 내지 ID4)은 각각 출력 데이터(DATA), 제1 내지 제3 지연 출력 데이터(D_d1d 내지 D_d3d)를 인가받아 레벨을 반전시킨 후에 소정 시간 지연하여 복수개의 풀 다운 제어 신호들(DOKN_Q, DOKN_H, DOKN_F1, DOKN_F2)을 출력한다.

도 6은 도 2에 나타낸 본 발명에 따른 반도체 장치의 풀 다운 슬류 레이트 제어부(400) 내 제1 내지 제3 비대칭 지연부들(410, 420, 430) 각각의 제1 실시예의 회로도로서, NOR 게이트(NOR_D1) 및 복수개의 인버터들(IND1 내지 IND3)을 구비하고, 복수개의 인버터들(IND1 내지 IND3) 각각은 PMOS 트랜지스터 및 NMOS 트랜지스터의 직렬 연결(PD1 및 ND1, PD2 및 ND2, PD3 및 ND3)로 구성된다.

도 6을 참조하여 본 발명에 따른 반도체 장치의 풀 다운 슬류 레이트 제어부(400) 내 제1 내지 제3 비대칭 지연부들(410, 420, 430) 각각의 제1 실시예 각 구성 요소들의 기능을 설명하면 다음과 같다.

NOR 게이트(NOR_D1)는 출력 데이터(DATA) 또는 지연 출력 데이터(D_d1d 또는 D_d2d)와 구동 능력 제2 제어 신호(DRVBH 또는 DRVBF)를 인가받아 반논리합 연산하여 출력한다.

복수개의 인버터들(IND1 내지 IND3)은 반논리합 연산 결과를 인가받아 레벨을 반전시킨 후에 인에이블 경로에는 선폭이 작은 트랜지스터들(ND1, PD2, ND3)을 통과하게 하여 시간을 지연시키고 디스에이블 경로에는 선폭이 큰 트랜지스터들(PD1, ND2, PD3)을 통과하게 하여 시간 지연을 최소화하여 지연 출력 데이터(D_d1d, D_d2d 또는 D_d3d)를 출력한다.

도 7은 도 2에 나타낸 본 발명에 따른 반도체 장치의 풀 다운 슬류 레이트 제어부(400) 내 제1 내지 제3 비대칭 지연부들(410, 420, 430) 각각의 제2 실시예의 회로도로서, NOR 게이트(NOR_D2), 짝수개의 인버터들(INV1 내지 INV2N) 및 NAND 게이트(ND_D)를 구비한다.

도 7을 참조하여 본 발명에 따른 반도체 장치의 풀 업 슬류 레이트 제어부(100) 및 풀 다운 슬류 레이트 제어부(400) 내 제1 내지 제3 비대칭 지연부들(410, 420, 430) 각각의 제2 실시예 각 구성 요소들의 기능을 설명하면 다음과 같다.

NOR 게이트(NOR_D2)는 출력 데이터(DATA) 또는 지연 출력 데이터(D_d1d 또는 D_d2d)와 구동 능력 제2 제어 신호(DRVBH 또는 DRVBF)를 인가받아 반논리합 연산하여 출력한다.

짝수개의 인버터들(INV1 내지 INV2N)은 반논리합 연산 결과를 인가받아 레벨을 반전시키지 않고 소정 시간 지연하여 출력한다.

NAND 게이트(ND_D)는 반논리합 연산 결과와 소정 시간 지연된 출력 데이터를 인가받아 반논리곱 연산하여 지연 출력 데이터(D_d1d, D_d2d 또는 D_d3d)를 출력한다.

도 8은 본 발명에 따른 반도체 장치의 구동 능력을 2분 구동 능력으로 하고 싶은 경우 동작을 나타내는 타이밍도로서, 모드 레지스터 셋 신호(MRS), 출력 데이터(DATA), 2분 구동 능력 제1 제어 신호(DRVH), 전 구동 능력 제1 제어 신호(DRVF), 2분 구동 능력 제2 제어 신호(DRVBH), 전 구동 능력 제2 제어 신호(DRVBF), 4분 풀 업 제어 신호(DOKP_Q), 2분 풀 업 제어 신호(DOKP_H), 제1 및 제2 전 풀 업 제어 신호(DOKP_F1,F2), 4분 풀 다운 제어 신호(DOKN_Q), 2분 풀 다운 제어 신호(DOKN_H), 제1 및 제2 전 풀 다운 제어 신호(DOKN_F1,F2), 구동 출력 데이터(DQ)로 구성된다.

모드 레지스터 셋 신호(MRS)는 구동 능력을 2분 구동 능력으로 하기 위하여 "10"으로 로드한다.

출력 데이터(DATA)는 초기에 로우 레벨로 시작하여 시점(T1)에 하이 레벨로 천이되고 시점(T5)에 로우 레벨로 다시 천이되는 등 활성화되거나 비활성화된다.

2분 구동 능력 제1 제어 신호(DRVH)는 "10"으로 로드된 모드 레지스터 셋 신호(MRS)에 응답하여 하이 레벨을 유지한다.

전 구동 능력 제1 제어 신호(DRVF)는 "10"으로 로드된 모드 레지스터 셋 신호(MRS)에 응답하여 로우 레벨을 유지한다.

2분 구동 능력 제2 제어 신호(DRVBH)는 "10"으로 로드된 모드 레지스터 셋 신호(MRS)에 응답하여 로우 레벨을 유지한다.

전 구동 능력 제2 제어 신호(DRVBF)는 "10"으로 로드된 모드 레지스터 셋 신호(MRS)에 응답하여 하이 레벨을 유지한다.

4분 풀 업 제어 신호(DOKP_Q)는 초기에 하이 레벨로 시작하여 시점(T1)으로부터 소정 시간 지난 시점(T3)에 "10"으로 로드된 모드 레지스터 셋 신호(MRS)에 응답하여 로우 레벨로 천이되고 시점(T5)으로부터 소정 시간 지난 시점(T7)에 하이 레벨로 다시 천이되는 등 활성화되거나 비활성화된다.

2분 풀 업 제어 신호(DOKP_H)는 초기에 하이 레벨로 시작하여 시점(T3)보다 소정 시간 늦은 시점(T3-1)에 "10"으로 로드된 모드 레지스터 셋 신호(MRS)에 응답하여 로우 레벨로 천이되고 시점(T5)으로부터 소정 시간 지난 시점(T7)에 하이 레벨로 다시 천이되는 등 활성화되거나 비활성화된다.

제1 및 제2 전 풀 업 제어 신호(DOKP_F1,F2)는 로우 레벨로 비활성화된 전 구동 능력 제어신호(DRVF)에 응답하여 하이 레벨을 유지한다.

4분 풀 다운 제어 신호(DOKN_Q)는 초기에 하이 레벨로 시작하여 시점(T3)에 로우 레벨로 천이되고 시점(T5)보다 소정 시간 늦은 시점(T7)에 "10"으로 로드된 모드 레지스터 셋 신호(MRS)에 응답하여 하이 레벨로 다시 천이되는 등 활성화되거나 비활성화된다.

2분 풀 다운 제어 신호(DOKN_H)는 초기에 하이 레벨로 시작하여 시점(T3)에 로우 레벨로 천이되고 시점(T7)보다 소정 시간 늦은 시점(T7-1)에 "10"으로 로드된 모드 레지스터 셋 신호(MRS)에 응답하여 하이 레벨로 다시 천이되는 등 활성화되거 나 비활성화된다.

제1 및 제2 전 풀 다운 제어 신호(DOKN_F1,F2)는 로우 레벨로 비활성화된 전 구동 능력 제어신호(DRVF)에 응답하여 로우 레벨을 유지한다.

구동 출력 데이터(DQ)는 초기에 로우 레벨로 시작하여 4분 풀 업 제어 신호(DOKP_Q) 또는 2분 풀 업 제어 신호(DOKP_H)가 로우 레벨로 천이됨에 따라 시점(T4)에 소정의 기울기를 가지고 하이 레벨로 천이되고 4분 풀 다운 제어 신호(DOKN_Q) 또는 2분 풀 다운 제어 신호(DOKN_H)가 하이 레벨로 천이됨에 따라 시점(T8)에 소정의 기울기를 가지고 로우 레벨로 다시 천이되는 등 활성화되거나 비활성화된다.

도 9는 본 발명에 따른 반도체 장치의 구동 능력을 전 구동 능력으로 하고 싶은 경우 동작을 나타내는 타이밍도로서, 모드 레지스터 셋 신호(MRS), 출력 데이터(DATA), 2분 구동 능력 제1 제어 신호(DRVH), 전 구동 능력 제1 제어 신호(DRVF), 2분 구동 능력 제2 제어 신호(DRVBH), 전 구동 능력 제2 제어 신호(DRVBF), 4분 풀 업 제어 신호(DOKP_Q), 2분 풀 업 제어 신호(DOKP_H), 제1 전 풀 업 제어 신호(DOKP_F1), 제2 전 풀 업 제어 신호(DOKP_F2), 4분 풀 다운 제어 신호(DOKN_Q), 2분 풀 다운 제어 신호(DOKN_H), 제1 전 풀 다운 제어 신호(DOKN_F1), 제2 전 풀 다운 제어 신호(DOKN_F2), 구동 출력 데이터(DQ)로 구성된다.

도 8에 나타낸 2분 구동 능력으로 하고 싶은 경우 타이밍도와 차이점은 다음 과 같다.

모드 레지스터 셋 신호(MRS)는 구동 능력을 전 구동 능력으로 하기 위하여 "11"로 로드한다.

2분 구동 능력 제1 제어 신호(DRVH)는 "11"로 로드된 모드 레지스터 셋 신호(MRS)에 응답하여 하이 레벨을 유지한다.

전 구동 능력 제1 제어 신호(DRVF)는 "11"로 로드된 모드 레지스터 셋 신호(MRS)에 응답하여 하이 레벨을 유지한다.

2분 구동 능력 제2 제어 신호(DRVBH)는 "11"로 로드된 모드 레지스터 셋 신호(MRS)에 응답하여 로우 레벨을 유지한다.

전 구동 능력 제2 제어 신호(DRVBF)는 "11"로 로드된 모드 레지스터 셋 신호(MRS)에 응답하여 로우 레벨을 유지한다.

제1 전 풀 업 제어 신호(DOKP_F1)는 하이 레벨을 유지하는 대신 초기에 하이 레벨로 시작하여 시점(T3-1)보다 소정 시간 늦은 시점(T3-2)에 "11"로 로드된 모드 레지스터 셋 신호(MRS)에 응답하여 로우 레벨로 천이되고 시점(T5)으로부터 소정 시간 지난 시점(T6)에 하이 레벨로 다시 천이되는 등 활성화되거나 비활성화된다.

제2 전 풀 업 제어 신호(DOKP_F2)는 하이 레벨을 유지하는 대신 초기에 하이 레벨로 시작하여 시점(T3-2)보다 소정 시간 늦은 시점(T3-3)에 "11"로 로드된 모드 레지스터 셋 신호(MRS)에 응답하여 로우 레벨로 천이되고 시점(T5)으로부터 소정 시간 지난 시점(T7)에 하이 레벨로 다시 천이되는 등 활성화되거나 비활성화된다.

제1 전 풀 다운 제어 신호(DOKN_F1)는 로우 레벨을 유지하는 대신 초기에 하이 레벨로 시작하여 시점(T3)에 로우 레벨로 천이되고 시점(T7-1)보다 소정 시간 늦은 시점(T7-2)에 "11"로 로드된 모드 레지스터 셋 신호(MRS)에 응답하여 하이 레벨로 다시 천이되는 등 활성화되거나 비활성화된다.

제2 전 풀 다운 제어 신호(DOKN_F2)는 로우 레벨을 유지하는 대신 초기에 하이 레벨로 시작하여 시점(T3)에 로우 레벨로 천이되고 시점(T7-2)보다 소정 시간 늦은 시점(T7-3)에 "11"로 로드된 모드 레지스터 셋 신호(MRS)에 응답하여 하이 레벨로 다시 천이되는 등 활성화되거나 비활성화된다.

이에 따라, 구동 출력 데이터(DQ)는 초기에 로우 레벨로 시작하여 4분 풀 업 제어 신호(DOKP_Q), 2분 풀 업 제어 신호(DOKP_H), 제1 및 제2 전 풀 업 제어 신호(DOKP_F1,F2)가 로우 레벨로 천이됨에 따라 시점(T4-1)에 2분 구동 능력의 경우와 동일한 기울기를 가지고 하이 레벨로 천이되고 4분 풀 다운 제어 신호(DOKN_Q), 2분 풀 다운 제어 신호(DOKN_H), 제1 및 제2 전 풀 다운 제어 신호(DOKN_F1,F2)가 하이 레벨로 천이됨에 따라 시점(T8-1)에 2분 구동 능력의 경우와 동일한 기울기를 가지고 로우 레벨로 다시 천이되는 등 활성화되거나 비활성화된다.

도 1 내지 도 9를 참조하여 본 발명의 제1 실시예에 따른 반도체 장치의 동작을 설명하면 다음과 같다.

본 발명의 제1 실시예에 따른 반도체 장치는 도 3에 나타낸 풀 업 슬류 레이 트 제어부(100)의 제1 실시예와 도 6에 나타낸 풀 다운 슬류 레이트 제어부(400)의 제1 실시예를 이용한다.

일반적으로 모바일 반도체 장치의 신호 충실도 시뮬레이션 또는 실장 테스트를 하게 되면 4분(Quarter) 구동 능력에서는 문제가 없으나, 2분(Half) 구동 능력이나 전(Full) 구동 능력에서는 오버 슈트(overshoot), 언더 슈트(undershoot), 크로스 토크 등의 신호 충실도 문제가 빈번하게 발생한다.

따라서, 본 발명에서는 2분(Half) 구동 능력이나 전(Full) 구동 능력에 대해서도 4분(Quarter) 구동 능력과 마찬가지로 동작시키기 위하여 2분(Half) 구동 능력에서는 4분(Quarter) 구동 능력을 두 번에 나누어서 인에이블하는 것처럼 동작시키고, 전(Full) 구동 능력에서는 4분(Quarter) 구동 능력을 네 번에 나누어서 인에이블하는 것처럼 동작시킨다.

이를 위하여 모드 레지스터(50)에 의해 2분(Half) 구동 능력으로 셋팅되었을 때는 도 8에서 4분 풀 업 제어 신호(DOKP_Q) 및 2분 풀 다운 제어 신호(DOKN_H), 4분 풀 업 제어 신호(DOKP_Q) 및 2분 풀 다운 제어 신호(DOKN_H)만 활성화되거나 비활성화되고, 전 구동 능력으로 셋팅되었을 때는 도 9에서 4분 풀 업 제어 신호(DOKP_Q), 2분 풀 업 제어 신호(DOKP_H), 제1 및 제2 전 풀 업 제어 신호(DOKP_F1,F2), 4분 풀 다운 제어 신호(DOKN_Q), 2분 풀 다운 제어 신호(DOKN_H), 제1 및 제2 전 풀 다운 제어 신호(DOKN_F1,F2) 모두가 활성화되거나 비활성화된다.

또한, 신호 충실도 문제를 해결하기 위하여 일반적으로 슬류 레이트를 제어하는 수단과 구동 능력을 조절하는 수단을 별도로 구비해서 각각의 상황에 따라 두 가지의 수단이 독립적으로 동작하였지만, 본 발명에서는 구동 능력을 조절하는 수단을 통해 슬류 레이트가 자동으로 조절되도록 동작한다.

먼저, 출력 데이터(DATA)가 하이 레벨로 인가되는 것으로 가정한다.

풀 업 슬류 레이트 제어부(100)는 제1 비대칭 지연부(110)에서 출력 데이터(DATA)를 인가받아 제1 천이시와 제2 천이시 서로 다르게 지연하여 제1 지연 출력 데이터(D_u1d)를 출력하고, 제2 비대칭 지연부(120)는 제1 지연 출력 데이터(D_u1d)를 인가받아 전 구동 능력 제1 제어 신호(DRVF)에 응답하여 제1 천이시와 제2 천이시 서로 다르게 지연하여 제2 지연 출력 데이터(D_u2d)를 출력하며, 제3 비대칭 지연부(130)는 제2 지연 출력 데이터(D_u2d)를 인가받아 전 구동 능력 제1 제어 신호(DRVF)에 응답하여 제1 천이시와 제2 천이시 서로 다르게 지연하여 제3 지연 출력 데이터(D_u3d)를 출력한다.

만일 구동 능력을 2분 구동 능력으로 하고 싶은 경우에는 모드 레지스터(50)가 모드 레지스터 셋 신호(MRS)를 "10"으로 셋팅하여 출력되므로 제1 비대칭 지연부(110)에 2분 구동 능력 제1 제어 신호(DRVH)가 하이 레벨로 인가된다.

즉, 제1 비대칭 지연부(110) 내 NAND 게이트(ND_U1)는 하이 레벨의 출력 데이터(DATA) 및 하이 레벨의 2분 구동 능력 제1 제어 신호(DRVH)를 인가받아 반논리곱 연산하여 로우 레벨을 출력한다.

제1 비대칭 지연부(110) 내 복수개의 인버터들 중 제1 인버터(INU1)는 로우 레벨의 반논리곱 연산 결과를 인가받아 선폭이 작은 PMOS 트랜지스터(PU1)가 턴 온되어 하이 레벨의 외부 전원 전압(VDD)을 전달하고, 제2 인버터(INU2)는 하이 레벨 의 외부 전원 전압(VDD)을 인가받아 선폭이 작은 NMOS 트랜지스터(NU2)가 턴 온되어 로우 레벨의 접지 전압을 전달하며, 제3 인버터(INU3)는 로우 레벨의 접지 전압을 인가받아 선폭이 작은 PMOS 트랜지스터(PU3)가 턴 온되어 하이 레벨의 외부 전원 전압(VDD)을 전달하는 과정에서 시간을 제1 천이시와 제2 천이시 서로 다르게 지연시켜 하이 레벨의 제1 지연 출력 데이터(D_u1d)를 출력한다.

또한, 모드 레지스터(50)가 모드 레지스터 셋 신호(MRS)를 "10"으로 셋팅하여 출력되므로 제2 비대칭 지연부(120) 및 제3 비대칭 지연부(130)에 전 구동 능력 제1 제어 신호(DRVF)가 로우 레벨로 인가된다.

제2 비대칭 지연부(120) 내 NAND 게이트(ND_U1)는 하이 레벨의 제1 지연 출력 데이터(D_u1d) 및 로우 레벨의 전 구동 능력 제1 제어 신호(DRVF)를 인가받아 반논리곱 연산하여 하이 레벨을 출력한다.

제2 비대칭 지연부(120) 내 복수개의 인버터들 중 제1 인버터(INU1)는 하이 레벨의 반논리곱 연산 결과를 인가받아 선폭이 큰 NMOS 트랜지스터(NU1)가 턴 온되어 로우 레벨의 접지 전압을 전달하고, 제2 인버터(INU2)는 로우 레벨의 접지 전압을 인가받아 선폭이 큰 PMOS 트랜지스터(PU2)가 턴 온되어 하이 레벨의 외부 전원 전압(VDD)을 전달하며, 제3 인버터(INU3)는 하이 레벨의 외부 전원 전압(VDD)을 인가받아 선폭이 큰 NMOS 트랜지스터(NU3)가 턴 온되어 로우 레벨의 접지 전압을 전달하는 과정에서 시간 지연을 최소화시켜 로우 레벨의 제2 지연 출력 데이터(D_u2d)를 출력한다.

마찬가지로, 제3 비대칭 지연부(130) 내 NAND 게이트(ND_U1)가 로우 레벨의 제2 지연 출력 데이터(D_u2d) 및 로우 레벨의 전 구동 능력 제1 제어 신호(DRVF)를 인가받아 반논리곱 연산하여 하이 레벨을 출력하면 복수개의 인버터들 중 제1 인버터(INU1)는 로우 레벨의 접지 전압을 전달하고, 제2 인버터(INU2)는 하이 레벨의 외부 전원 전압(VDD)을 전달하며, 제3 인버터(INU3)는 로우 레벨의 접지 전압을 전달하는 과정에서 시간 지연을 최소화시켜 로우 레벨의 제3 지연 출력 데이터(D_u3d)를 출력한다.

풀 업 프리 드라이버(200)는 지연되지 않은 하이 레벨의 출력 데이터(DATA)와 제1 천이시와 제2 천이시 서로 다르게 지연된 "100"의 제1 내지 제3 지연 출력 데이터(D_u1d 내지 D_u3d)를 인가받아 레벨을 반전시킨 후에 소정 시간 지연하여 복수개의 풀 업 제어 신호들(DOKP_Q, DOKP_H, DOKP_F1, DOKP_F2)을 "0011"로 출력하여 4분(Quarter) 구동 능력을 두 번에 나누어서 인에이블하는 것처럼 동작하도록 한다.

복수개의 풀 업 드라이버들(PM1, …)은 외부 전원 전압(VDD)을 인가받아 지연 시간의 차이가 있는 "0011"의 복수개의 풀 업 제어 신호들(DOKP_Q, DOKP_H, DOKP_F1, DOKP_F2)에 응답하여 제1 및 제2 풀 업 드라이버들(PM1, PM2)이 순차적으로 턴 온되고 제3 및 제4 풀 업 드라이버들(PM3, PM4)이 순차적으로 턴 오프되어 데이터 출력단(DQ)에 2분 구동 능력을 가진 하이 레벨의 외부 전원 전압(VDD)을 순차적으로 2회 전달한다.

즉, 도 8에서 4분 풀 업 제어 신호(DOKP_Q)가 초기에 하이 레벨로 시작하여 시점(T1)으로부터 소정 시간 지난 시점(T3)에 로우 레벨로 천이되고 2분 풀 업 제 어 신호(DOKP_H)가 초기에 하이 레벨로 시작하여 시점(T3)보다 소정 시간 늦은 시점(T3-1)에 로우 레벨로 천이됨에 따라 구동 출력 데이터(DQ)는 초기에 로우 레벨로 시작하여 시점(T4)에 일정한 슬류 레이트 값을 가진 소정의 기울기를 가지고 하이 레벨로 천이되고, 4분 풀 다운 제어 신호(DOKN_Q)가 시점(T5)보다 소정 시간 늦은 시점(T7)에 하이 레벨로 다시 천이되고 2분 풀 다운 제어 신호(DOKN_H)가 시점(T7)보다 소정 시간 늦은 시점(T7-1)에 하이 레벨로 다시 천이됨에 따라 구동 출력 데이터(DQ)는 시점(T8)에 일정한 슬류 레이트 값을 가진 소정의 기울기를 가지고 로우 레벨로 다시 천이된다.

한편, 풀 다운 슬류 레이트 제어부(400)는 제1 비대칭 지연부(410)에서 출력 데이터(DATA)를 인가받아 2분 구동 능력 제2 제어 신호(DRVBH)에 응답하여 제1 천이시와 제2 천이시 서로 다르게 지연하여 제1 지연 출력 데이터(D_d1d)를 출력하고, 제2 비대칭 지연부(420)는 제1 지연 출력 데이터(D_d1d)를 인가받아 전 구동 능력 제2 제어 신호(DRVBF)에 응답하여 제1 천이시와 제2 천이시 서로 다르게 지연하여 제2 지연 출력 데이터(D_d2d)를 출력하며, 제3 비대칭 지연부(430)는 제2 지연 출력 데이터(D_d2d)를 인가받아 전 구동 능력 제2 제어 신호(DRVBF)에 응답하여 제1 천이시와 제2 천이시 서로 다르게 지연하여 제3 지연 출력 데이터(D_d3d)를 출력한다.

모드 레지스터(50)가 모드 레지스터 셋 신호(MRS)를 "10"으로 셋팅하여 출력되고 인버터들(IN1 및 IN2)을 통하여 "01"로 반전되므로 제1 비대칭 지연부(410)에 2분 구동 능력 제2 제어 신호(DRVBH)가 로우 레벨로 인가된다.

즉, 제1 비대칭 지연부(410) 내 NOR 게이트(NOR_D1)는 하이 레벨의 출력 데이터(DATA) 및 로우 레벨의 2분 구동 능력 제2 제어 신호(DRVBH)를 인가받아 반논리합 연산하여 로우 레벨을 출력한다.

제1 비대칭 지연부(410) 내 복수개의 인버터들 중 제1 인버터(IND1)는 로우 레벨의 반논리합 연산 결과를 인가받아 선폭이 큰 PMOS 트랜지스터(PU1)가 턴 온되어 하이 레벨의 외부 전원 전압(VDD)을 전달하고, 제2 인버터(IND2)는 하이 레벨의 외부 전원 전압(VDD)을 인가받아 선폭이 큰 NMOS 트랜지스터(NU2)가 턴 온되어 로우 레벨의 접지 전압을 전달하며, 제3 인버터(IND3)는 로우 레벨의 접지 전압을 인가받아 선폭이 큰 PMOS 트랜지스터(PU3)가 턴 온되어 하이 레벨의 외부 전원 전압(VDD)을 전달하는 과정에서 시간 지연을 최소화시켜 하이 레벨의 제1 지연 출력 데이터(D_d1d)를 출력한다.

또한, 모드 레지스터(50)가 모드 레지스터 셋 신호(MRS)를 "10"으로 셋팅하여 출력되고 인버터들(IN1 및 IN2)을 통하여 "01"로 반전되므로 제2 비대칭 지연부(420) 및 제3 비대칭 지연부(430)에 전 구동 능력 제2 제어 신호(DRVBF)가 하이 레벨로 인가된다.

마찬가지로, 제2 비대칭 지연부(420) 내 NOR 게이트(NOR_D1)는 하이 레벨의 제1 지연 출력 데이터(D_d1d) 및 하이 레벨의 전 구동 능력 제2 제어 신호(DRVBF)를 인가받아 반논리합 연산하여 로우 레벨을 출력하면 복수개의 인버터들 중 제1 인버터(IND1)는 하이 레벨의 외부 전원 전압(VDD)을 전달하고, 제2 인버터(IND2)는 로우 레벨의 접지 전압을 전달하며, 제3 인버터(IND3)는 하이 레벨의 외부 전원 전압(VDD)을 전달하는 과정에서 시간 지연을 최소화시켜 하이 레벨의 제2 지연 출력 데이터(D_d2d)를 출력한다.

또한, 제3 비대칭 지연부(430) 내 NOR 게이트(NOR_D1)가 하이 레벨의 제2 지연 출력 데이터(D_d2d) 및 하이 레벨의 전 구동 능력 제2 제어 신호(DRVBF)를 인가받아 반논리합 연산하여 로우 레벨을 출력하면 복수개의 인버터들 중 제1 인버터(IND1)는 하이 레벨의 외부 전원 전압(VDD)을 전달하고, 제2 인버터(IND2)는 로우 레벨의 접지 전압을 전달하며, 제3 인버터(IND3)는 하이 레벨의 외부 전원 전압(VDD)을 전달하는 과정에서 시간 지연을 최소화시켜 하이 레벨의 제3 지연 출력 데이터(D_d3d)를 출력한다.

풀 다운 프리 드라이버(200)는 지연되지 않은 하이 레벨의 출력 데이터(DATA)와 비대칭적으로 지연된 "111"의 제1 내지 제3 지연 출력 데이터(D_d1d 내지 D_d3d)를 인가받아 레벨을 반전시킨 후에 소정 시간 지연하여 복수개의 풀 다운 제어 신호들(DOKN_Q, DOKN_H, DOKN_F1, DOKN_F2)을 "0000"으로 출력한다.

복수개의 풀 다운 드라이버들(NM1, …)은 접지 전압을 인가받아 지연 시간의 차이가 있는 "0000"의 복수개의 풀 다운 제어 신호들(DOKN_Q, DOKN_H, DOKN_F1, DOKN_F2)에 응답하여 제1 내지 제4 풀 다운 드라이버들(NM1 내지 NM4)이 순차적으로 턴 오프되어 데이터 출력단(DQ)에 2분 구동 능력을 가진 로우 레벨의 접지 전압을 전달하지 못한다.

따라서, 데이터 출력단에서는 복수개의 풀 업 드라이버들(PM1, …)을 통해 순차적으로 전달되는 2분 구동 능력을 가진 하이 레벨의 외부 전원 전압(VDD) 레벨의 출력 데이터가 출력된다.

만일 구동 능력을 전 구동 능력으로 하고 싶은 경우에는 모드 레지스터(50)가 모드 레지스터 셋 신호(MRS)를 "11"로 셋팅하여 출력되므로 풀 업 슬류 레이트 제어부(100) 내 제1 비대칭 지연부(110)에 2분 구동 능력 제1 제어 신호(DRVH) 및 전 구동 능력 제1 제어 신호(DRVF)가 하이 레벨로 인가된다.

이에 따라, 제1 비대칭 지연부(110)는 구동 능력을 2분 구동 능력으로 하고 싶은 경우와 동일하게 하이 레벨의 외부 전원 전압(VDD)을 전달하는 과정에서 시간을 제1 천이시와 제2 천이시 서로 다르게 지연시켜 하이 레벨의 제1 지연 출력 데이터(D_u1d)를 출력한다.

또한, 제2 비대칭 지연부(120) 및 제3 비대칭 지연부(130)에 전 구동 능력 제1 제어 신호(DRVF)가 하이 레벨로 인가되어 제2 및 제3 비대칭 지연부(120, 130) 역시 하이 레벨의 외부 전원 전압(VDD)을 전달하는 과정에서 시간을 제1 천이시와 제2 천이시 서로 다르게 지연시켜 하이 레벨의 제2 및 제3 지연 출력 데이터(D_u2d 및 D_u3d)를 출력한다.

풀 업 프리 드라이버(200)는 지연되지 않은 하이 레벨의 출력 데이터(DATA)와 비대칭적으로 지연된 "111"의 제1 내지 제3 지연 출력 데이터(D_u1d 내지 D_u3d)를 인가받아 레벨을 반전시킨 후에 소정 시간 지연하여 복수개의 풀 업 제어 신호들(DOKP_Q, DOKP_H, DOKP_F1, DOKP_F2)을 "0000"으로 출력하여 4분(Quarter) 구동 능력을 네 번에 나누어서 인에이블하는 것처럼 동작하도록 한다.

복수개의 풀 업 드라이버들(PM1, …)은 외부 전원 전압(VDD)을 인가받아 지연 시간의 차이가 있는 "0000"의 복수개의 풀 업 제어 신호들(DOKP_Q, DOKP_H, DOKP_F1, DOKP_F2)에 응답하여 제1 내지 제4 풀 업 드라이버들(PM1 내지 PM4)이 순차적으로 턴 온되어 데이터 출력단(DQ)에 전 구동 능력을 가진 하이 레벨의 외부 전원 전압(VDD)을 순차적으로 4회 전달한다.

즉, 도 9에서 4분 풀 업 제어 신호(DOKP_Q)가 초기에 하이 레벨로 시작하여 시점(T1)으로부터 소정 시간 지난 시점(T3)에 로우 레벨로 천이되고 2분 풀 업 제어 신호(DOKP_H)가 초기에 하이 레벨로 시작하여 시점(T3)보다 소정 시간 늦은 시점(T3-1)에 로우 레벨로 천이되며, 제1 전 풀 업 제어 신호(DOKP_F1)가 시점(T3-1)보다 소정 시간 늦은 시점(T3-2)에 로우 레벨로 천이되고 제2 전 풀 업 제어 신호(DOKP_F2)가 시점(T3-2)보다 소정 시간 늦은 시점(T3-3)에 로우 레벨로 천이됨에 따라 구동 출력 데이터(DQ)는 초기에 로우 레벨로 시작하여 시점(T4-1)에 2분 구동 능력의 경우와 동일한 슬류 레이트 값을 유지하면서 하이 레벨로 천이된다.

또한, 4분 풀 다운 제어 신호(DOKN_Q)가 시점(T5)보다 소정 시간 늦은 시점(T7)에 하이 레벨로 천이되고 2분 풀 다운 제어 신호(DOKN_H)가 시점(T7)보다 소정 시간 늦은 시점(T7-1)에 하이 레벨로 천이되며 제1 전 풀 다운 제어 신호(DOKN_F1)가 시점(T7-1)보다 소정 시간 늦은 시점(T7-2)에 하이 레벨로 천이되고 제2 전 풀 다운 제어 신호(DOKN_F2)가 시점(T7-2)보다 소정 시간 늦은 시점(T7-3) 에 하이 레벨로 천이됨에 따라 구동 출력 데이터(DQ)는 시점(T8)에 2분 구동 능력의 경우와 동일한 슬류 레이트 값을 유지하면서 로우 레벨로 천이된다.

한편, 풀 다운 슬류 레이트 제어부(400)는 모드 레지스터(50)가 모드 레지스터 셋 신호(MRS)를 "11"로 셋팅하여 출력되고 인버터들(IN1 및 IN2)을 통하여 "00"으로 반전되므로 제1 비대칭 지연부(410)에 2분 구동 능력 제2 제어 신호(DRVBH)가 로우 레벨로 인가되고 제2 및 제3 비대칭 지연부(420, 430)에 전 구동 능력 제2 제어 신호(DRVBF)가 로우 레벨로 인가된다.

이에 따라, 구동 능력을 2분 구동 능력으로 하고 싶은 경우와 동일한 원리로 제1 내지 제3 비대칭 지연부들(410, 420, 430)는 시간 지연을 최소화시켜 하이 레벨의 제1 내지 제3 지연 출력 데이터(D_d1d 내지 D_d3d)를 출력한다.

복수개의 풀 다운 드라이버들(NM1, …)은 접지 전압을 인가받아 지연 시간의 차이가 있는 "0000"의 복수개의 풀 다운 제어 신호들(DOKN_Q, DOKN_H, DOKN_F1, DOKN_F2)에 응답하여 제1 내지 제4 풀 다운 드라이버들(NM1 내지 NM4)이 순차적으로 턴 오프되어 데이터 출력단(DQ)에 전 구동 능력을 가진 로우 레벨의 접지 전압을 전달하지 못한다.

따라서, 데이터 출력단에서는 복수개의 풀 업 드라이버들(PM1, …)을 통해 순차적으로 전달되는 전 구동 능력을 가진 하이 레벨의 외부 전원 전압(VDD) 레벨의 출력 데이터가 출력된다.

다음으로 도 1 내지 도 9를 참조하여 본 발명의 제2 실시예에 따른 반도체 장치의 동작을 설명하면 다음과 같다.

본 발명의 제2 실시예에 따른 반도체 장치는 도 4에 나타낸 풀 업 슬류 레이트 제어부(100)의 제2 실시예와 도 6에 나타낸 풀 다운 슬류 레이트 제어부(400)의 제1 실시예를 이용한다.

본 발명의 제1 실시예와 구성상 차이점은 풀 업 슬류 레이트 제어부(100) 내 제1 내지 제3 비대칭 지연부들(110, 120, 130)이 반논리곱 연산 결과가 짝수개의 인버터들에 의해 레벨의 반전 없이 지연된다는 점과 반논리곱 연산 결과와 소정 시간 지연된 출력 데이터를 인가받아 반논리합 연산하여 지연 출력 데이터를 출력하는 NOR 게이트를 추가적으로 구비한다는 점이다.

또한, 본 발명의 제1 실시예와 동작상 차이점은 풀 업 슬류 레이트 제어부(100)의 제1 내지 제3 비대칭 지연부들(110, 120, 130) 내 복수개의 인버터들(INU1 내지 INU3)이 본 발명의 제1 실시예에서처럼 선폭이 작은 트랜지스터들(PU1, NU2, PU3)을 통해 인에이블 경로를 전달하고 선폭이 큰 트랜지스터들(NU1, PU2, NU3)을 통해 디스에이블 경로를 전달하는 방식을 이용하여 비대칭 지연 동작을 하는 대신 지연되지 않은 반논리곱 연산 결과와 짝수개의 인버터들(INV1 내지 INV2N)에 의해 지연된 신호를 인가받아 반논리합 연산하여 지연 출력 데이터(D_u1d, D_u2d 또는 D_u3d)를 출력하는 방식을 이용하여 비대칭 지연 동작을 수행한다는 점이다.

즉, 출력 데이터(DATA)가 하이 레벨로 인가되는 것으로 가정할 때, 만일 구동 능력을 2분 구동 능력으로 하고 싶은 경우에는 모드 레지스터(50)가 모드 레지스터 셋 신호(MRS)를 "10"으로 셋팅하여 출력되므로 제1 비대칭 지연부(110)에 2분 구동 능력 제1 제어 신호(DRVH)가 하이 레벨로 인가된다.

제1 비대칭 지연부(110) 내 NAND 게이트(ND_U1)는 하이 레벨의 출력 데이터(DATA) 및 하이 레벨의 2분 구동 능력 제1 제어 신호(DRVH)를 인가받아 반논리곱 연산하여 로우 레벨을 출력한다.

제1 비대칭 지연부(110) 내 짝수개의 인버터들(INV1 내지 INV2N)은 로우 레벨의 반논리곱 연산 결과를 인가받아 레벨의 반전 없이 지연시키고 NOR 게이트(NOR_U)는 지연되지 않은 로우 레벨의 반논리곱 연산 결과와 레벨의 반전 없이 지연된 로우 레벨의 반논리곱 연산 결과를 인가받아 반논리합 연산하여 하이 레벨의 제1 지연 출력 데이터(D_u1d)를 출력한다.

제2 비대칭 지연부(120) 내 짝수개의 인버터들(INV1 내지 INV2N)은 하이 레벨의 반논리곱 연산 결과를 인가받아 레벨의 반전 없이 지연시키고 NOR 게이트(NOR_U)는 지연되지 않은 하이 레벨의 반논리곱 연산 결과와 레벨의 반전 없이 지연된 하이 레벨의 반논리곱 연산 결과를 인가받아 반논리합 연산하여 로우 레벨의 제2 지연 출력 데이터(D_u2d)를 출력한다.

마찬가지로, 제3 비대칭 지연부(130) 내 NAND 게이트(ND_U1)가 로우 레벨의 제2 지연 출력 데이터(D_u2d) 및 로우 레벨의 전 구동 능력 제1 제어 신호(DRVF)를 인가받아 반논리곱 연산하여 하이 레벨을 출력하면 짝수개의 인버터들(INV1 내지 INV2N)은 하이 레벨의 반논리곱 연산 결과를 인가받아 레벨의 반전 없이 지연시키고 NOR 게이트(NOR_U)는 지연되지 않은 하이 레벨의 반논리곱 연산 결과와 레벨의 반전 없이 지연된 하이 레벨의 반논리곱 연산 결과를 인가받아 반논리합 연산하여 로우 레벨의 제3 지연 출력 데이터(D_u3d)를 출력한다.

본 발명의 제1 실시예와 마찬가지로, 풀 업 프리 드라이버(200)는 지연되지 않은 하이 레벨의 출력 데이터(DATA)와 비대칭적으로 지연된 "100"의 제1 내지 제3 지연 출력 데이터(D_u1d 내지 D_u3d)를 인가받아 레벨을 반전시킨 후에 소정 시간 지연하여 복수개의 풀 업 제어 신호들(DOKP_Q, DOKP_H, DOKP_F1, DOKP_F2)을 "0011"로 출력하여 4분(Quarter) 구동 능력을 두 번에 나누어서 인에이블하는 것처럼 동작하도록 한다.

또한, 복수개의 풀 업 드라이버들(PM1, …)은 외부 전원 전압(VDD)을 인가받 아 지연 시간의 차이가 있는 "0011"의 복수개의 풀 업 제어 신호들(DOKP_Q, DOKP_H, DOKP_F1, DOKP_F2)에 응답하여 제1 및 제2 풀 업 드라이버들(PM1, PM2)이 순차적으로 턴 온되고 제3 및 제4 풀 업 드라이버들(PM3, PM4)이 순차적으로 턴 오프되어 데이터 출력단(DQ)에 2분 구동 능력을 가진 하이 레벨의 외부 전원 전압(VDD)을 순차적으로 2회 전달한다.

즉, 도 8에서 4분 풀 업 제어 신호(DOKP_Q)가 초기에 하이 레벨로 시작하여 시점(T1)으로부터 소정 시간 지난 시점(T3)에 로우 레벨로 천이되고 2분 풀 업 제어 신호(DOKP_H)가 초기에 하이 레벨로 시작하여 시점(T3)보다 소정 시간 늦은 시점(T3-1)에 로우 레벨로 천이됨에 따라 구동 출력 데이터(DQ)는 초기에 로우 레벨로 시작하여 시점(T4)에 일정한 슬류 레이트 값을 가진 소정의 기울기를 가지고 하이 레벨로 천이되고, 4분 풀 다운 제어 신호(DOKN_Q)가 시점(T5)보다 소정 시간 늦은 시점(T7)에 하이 레벨로 다시 천이되고 2분 풀 다운 제어 신호(DOKN_H)가 시점(T7)보다 소정 시간 늦은 시점(T7-1)에 하이 레벨로 다시 천이됨에 따라 구동 출력 데이터(DQ)는 시점(T8)에 일정한 슬류 레이트 값을 가진 소정의 기울기를 가지고 로우 레벨로 다시 천이된다.

한편, 풀 다운 슬류 레이트 제어부(400)는 모드 레지스터(50)가 모드 레지스터 셋 신호(MRS)를 "11"로 셋팅하여 출력되고 인버터들(IN1 및 IN2)을 통하여 "00"로 반전되므로 제1 비대칭 지연부(410)에 2분 구동 능력 제2 제어 신호(DRVBH)가 로우 레벨로 인가되고, 제2 및 제3 비대칭 지연부(420, 430)에 전 구동 능력 제2 제어 신호(DRVBF)가 로우 레벨로 인가된다.

즉, 제1 비대칭 지연부(410)는 하이 레벨의 출력 데이터(DATA) 및 로우 레벨의 2분 구동 능력 제2 제어 신호(DRVBH)를 인가받아 본 발명의 제1 실시예에서처럼 선폭이 작은 트랜지스터들(ND1, PD2, ND3)을 통해 인에이블 경로를 전달하고 선폭이 큰 트랜지스터들(PD1, ND2, PD3)을 통해 디스에이블 경로를 전달하는 방식을 이용하여 비대칭 지연 동작을 수행하여 하이 레벨의 제1 지연 출력 데이터(D_d1d)를 출력한다.

또한, 제2 비대칭 지연부(420)는 하이 레벨의 제1 지연 출력 데이터(D_d1d) 및 로우 레벨의 전 구동 능력 제2 제어 신호(DRVBF)를 인가받아 제1 비대칭 지연부(410)에서처럼 비대칭 지연 동작을 수행하는 과정에서 시간 지연을 최소화시켜 하이 레벨의 제2 지연 출력 데이터(D_d2d)를 출력한다.

마찬가지로, 제3 비대칭 지연부(430)는 하이 레벨의 제2 지연 출력 데이터(D_d2d) 및 하이 레벨의 전 구동 능력 제2 제어 신호(DRVBF)를 인가받아 제1 비대칭 지연부(410)에서처럼 비대칭 지연 동작을 수행하는 과정에서 시간 지연을 최소화시켜 하이 레벨의 제3 지연 출력 데이터(D_d3d)를 출력한다.

본 발명의 제1 실시예와 마찬가지로, 풀 다운 프리 드라이버(200)는 지연되지 않은 하이 레벨의 출력 데이터(DATA)와 비대칭적으로 지연된 "111"의 제1 내지 제3 지연 출력 데이터(D_d1d 내지 D_d3d)를 인가받아 레벨을 반전시킨 후에 소정 시간 지연하여 복수개의 풀 다운 제어 신호들(DOKN_Q, DOKN_H, DOKN_F1, DOKN_F2)을 "0000"으로 출력한다.

또한, 복수개의 풀 다운 드라이버들(NM1, …)은 접지 전압을 인가받아 지연 시간의 차이가 있는 "0000"의 복수개의 풀 다운 제어 신호들(DOKN_Q, DOKN_H, DOKN_F1, DOKN_F2)에 응답하여 제1 내지 제4 풀 다운 드라이버들(NM1 내지 NM4)이 순차적으로 턴 오프되어 데이터 출력단(DQ)에 2분 구동 능력을 가진 로우 레벨의 접지 전압을 전달하지 못한다.

만일 구동 능력을 전 구동 능력으로 하고 싶은 경우에는 모드 레지스터(50)가 모드 레지스터 셋 신호(MRS)를 "11"로 셋팅하여 출력되므로 풀 업 슬류 레이트 제어부(100) 내 제1 비대칭 지연부(110)에 2분 구동 능력 제1 제어 신호(DRVH)가 하이 레벨로 인가된다.

이에 따라, 제1 비대칭 지연부(110)는 구동 능력을 2분 구동 능력으로 하고 싶은 경우와 동일하게 하이 레벨의 외부 전원 전압(VDD)을 전달하는 과정에서 지연되지 않은 반논리곱 연산 결과와 짝수개의 인버터들(INV1 내지 INV2N)에 의해 지연된 신호를 인가받아 반논리합 연산하여 지연 출력 데이터를 출력하는 방식을 이용하여 시간을 제1 천이시와 제2 천이시 서로 다르게 지연시켜 하이 레벨의 제1 지연 출력 데이터(D_u1d)를 출력한다.

또한, 제2 비대칭 지연부(420) 및 제3 비대칭 지연부(430)에 전 구동 능력 제1 제어 신호(DRVF)가 하이 레벨로 인가되어 제2 및 제3 비대칭 지연부(120, 130) 역시 하이 레벨의 외부 전원 전압(VDD)을 전달하는 과정에서 제1 비대칭 지연부(110)와 동일한 방법으로 시간을 제1 천이시와 제2 천이시 서로 다르게 지연시켜 하이 레벨의 제2 및 제3 지연 출력 데이터(D_u2d 및 D_u3d)를 출력한다.

본 발명의 제1 실시예와 마찬가지로, 풀 업 프리 드라이버(200)는 지연되지 않은 하이 레벨의 출력 데이터(DATA)와 비대칭적으로 지연된 "111"의 제1 내지 제3 지연 출력 데이터(D_u1d 내지 D_u3d)를 인가받아 레벨을 반전시킨 후에 소정 시간 지연하여 복수개의 풀 업 제어 신호들(DOKP_Q, DOKP_H, DOKP_F1, DOKP_F2)을 "0000"으로 출력하여 4분(Quarter) 구동 능력을 네 번에 나누어서 인에이블하는 것처럼 동작하도록 한다.

또한, 복수개의 풀 업 드라이버들(PM1, …)은 외부 전원 전압(VDD)을 인가받아 지연 시간의 차이가 있는 "0000"의 복수개의 풀 업 제어 신호들(DOKP_Q, DOKP_H, DOKP_F1, DOKP_F2)에 응답하여 제1 내지 제4 풀 업 드라이버들(PM1 내지 PM4)이 순차적으로 턴 온되어 데이터 출력단(DQ)에 전 구동 능력을 가진 하이 레벨의 외부 전원 전압(VDD)을 순차적으로 4회 전달한다.

즉, 도 9에서 4분 풀 업 제어 신호(DOKP_Q)가 초기에 하이 레벨로 시작하여 시점(T1)으로부터 소정 시간 지난 시점(T3)에 로우 레벨로 천이되고 2분 풀 업 제어 신호(DOKP_H)가 초기에 하이 레벨로 시작하여 시점(T3)보다 소정 시간 늦은 시점(T3-1)에 로우 레벨로 천이되며, 제1 전 풀 업 제어 신호(DOKP_F1)가 시점(T3-1)보다 소정 시간 늦은 시점(T3-2)에 로우 레벨로 천이되고 제2 전 풀 업 제어 신 호(DOKP_F2)가 시점(T3-2)보다 소정 시간 늦은 시점(T3-3)에 로우 레벨로 천이됨에 따라 구동 출력 데이터(DQ)는 초기에 로우 레벨로 시작하여 시점(T4)에 2분 구동 능력과 동일한 슬류 레이트 값을 유지하면서 하이 레벨로 천이된다.

한편, 풀 다운 슬류 레이트 제어부(400)는 모드 레지스터(50)가 모드 레지스터 셋 신호(MRS)를 "11"로 셋팅하여 출력되고 인버터들(IN1 및 IN2)을 통하여 "00"으로 반전되므로 제1 비대칭 지연부(410)에 2분 구동 능력 제2 제어 신호(DRVBH)가 로우 레벨로 인가된다.

또한, 복수개의 풀 다운 드라이버들(NM1, …)은 접지 전압을 인가받아 지연 시간의 차이가 있는 "0000"의 복수개의 풀 다운 제어 신호들(DOKN_Q, DOKN_H, DOKN_F1, DOKN_F2)에 응답하여 제1 내지 제4 풀 다운 드라이버들(NM1 내지 NM4)이 순차적으로 턴 오프되어 데이터 출력단(DQ)에 전 구동 능력을 가진 로우 레벨의 접 지 전압을 전달하지 못한다.

이와 같은 방법으로 도 3에 나타낸 풀 업 슬류 레이트 제어부(100)의 제1 실시예와 도 7에 나타낸 풀 다운 슬류 레이트 제어부(400)의 제2 실시예를 이용하여 본 발명의 제3 실시예에 따른 반도체 장치를 구현할 수도 있고, 도 4에 나타낸 풀 업 슬류 레이트 제어부(100)의 제2 실시예와 도 7에 나타낸 풀 다운 슬류 레이트 제어부(400)의 제2 실시예를 이용하여 본 발명의 제4 실시예에 따른 반도체 장치를 구현할 수도 있다.

이와 같이 본 발명에 따른 반도체 장치는 반도체 장치의 출력 구동 능력에 따라 드라이버 인에이블 순서를 적응적으로 조절하여 간단한 회로 구성으로 출력 구동 능력의 변화에도 일정한 슬류 레이트를 가지도록 함으로써 출력 구동 능력이 작은 경우에도 신호 충실도가 보장되고 전류 소모를 감소시킬 수 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 1은 본 발명에 따른 반도체 장치 및 모드 레지스터의 블록도이다.

도 2는 도 1에 나타낸 본 발명에 따른 반도체 장치 내 풀 업 슬류 레이트 제어부(100) 및 풀 업 프리 드라이버(200)의 회로도이다.

도 3은 도 2에 나타낸 본 발명에 따른 반도체 장치의 풀 업 슬류 레이트 제어부(100) 내 제1 내지 제3 비대칭 지연부들(110, 120, 130) 각각의 제1 실시예의 회로도이다.

도 4는 도 2에 나타낸 본 발명에 따른 반도체 장치의 풀 업 슬류 레이트 제어부(100) 내 제1 내지 제3 비대칭 지연부들(110, 120, 130) 각각의 제2 실시예의 회로도이다.

도 5는 도 1에 나타낸 본 발명에 따른 반도체 장치 내 풀 다운 슬류 레이트 제어부(400) 및 풀 다운 프리 드라이버(500)의 회로도이다.

도 6은 도 2에 나타낸 본 발명에 따른 반도체 장치의 풀 다운 슬류 레이트 제어부(400) 내 제1 내지 제3 비대칭 지연부들(410, 420, 430) 각각의 제1 실시예의 회로도이다.

도 7은 도 2에 나타낸 본 발명에 따른 반도체 장치의 풀 다운 슬류 레이트 제어부(400) 내 제1 내지 제3 비대칭 지연부들(410, 420, 430) 각각의 제2 실시예의 회로도이다.

도 8은 본 발명에 따른 반도체 장치의 구동 능력을 2분 구동 능력으로 하고 싶은 경우 동작을 나타내는 타이밍도이다.

도 9는 본 발명에 따른 반도체 장치의 구동 능력을 전 구동 능력으로 하고 싶은 경우 동작을 나타내는 타이밍도이다.

Claims

데이터를 수신하여 상기 데이터의 제1 천이에 응답하여 제1 동작 모드 시에는 제2 천이시의 지연 시간이 서로 다른 상기 데이터 및 제1 지연 풀 업 데이터를 순차적으로 발생하고 제2 동작 모드 시에는 상기 제2 천이시의 지연 시간이 서로 다른 상기 데이터, 상기 제1 지연 풀 업 데이터, 제2 및 제3 지연 풀 업 데이터를 순차적으로 발생하는 풀 업 슬류 레이트 제어부;

상기 데이터, 상기 제1 내지 제3 지연 풀 업 데이터 각각에 응답하여 데이터 출력단을 순차적으로 풀 업하는 풀 업 드라이빙부;

상기 데이터를 수신하여 상기 데이터의 제2 천이에 응답하여 상기 제1 동작 모드 시에는 상기 제1 천이시의 지연 시간이 서로 다른 상기 데이터 및 제1 지연 풀 다운 데이터를 순차적으로 발생하고 상기 제2 동작 모드 시에는 상기 제1 천이시의 지연 시간이 서로 다른 상기 데이터, 상기 제1 지연 풀 다운 데이터, 제2 및 제3 지연 풀 다운 데이터를 순차적으로 발생하는 풀 다운 슬류 레이트 제어부;

상기 데이터, 상기 제1 내지 제3 지연 풀 다운 데이터 각각에 응답하여 상기 데이터 출력단을 순차적으로 풀 다운하는 풀 다운 드라이빙부를 구비하는 것을 특징으로 하는 반도체 장치.
제1 항에 있어서,

상기 풀 업 슬류 레이트 제어부는

상기 출력 데이터를 인가받아 상기 제1 천이시에 많이 지연하고 상기 제2 천이시에 적게 지연하여 상기 제1 지연 풀 업 데이터를 출력하는 제1 비대칭 지연부;

상기 제1 지연 풀 업 데이터를 인가받아 상기 제1 천이시에 많이 지연하고 로우 레벨로 상기 제2 천이시에 적게 지연하여 상기 제2 지연 풀 업 데이터를 출력하는 제2 비대칭 지연부;

상기 제2 지연 풀 업 데이터를 인가받아 상기 제1 천이시에 많이 지연하고 로우 레벨로 상기 제2 천이시에 적게 지연하여 상기 제3 지연 풀 업 데이터를 출력하는 제3 비대칭 지연부를 구비하는 것을 특징으로 하는 반도체 장치.
제2 항에 있어서,

상기 제1 내지 제3 비대칭 지연부들 각각은

상기 출력 데이터, 상기 제1 또는 제2 지연 풀 업 데이터와 제1 또는 제2 구동 능력 제어 신호를 인가받아 반논리곱 연산하여 출력하는 NAND 게이트;

상기 반논리곱 연산 결과를 인가받아 레벨을 반전시킨 후에 인에이블 경로에는 선폭이 작은 트랜지스터들을 통과하게 하여 시간을 많이 지연시키고 디스에이블 경로에는 선폭이 큰 트랜지스터들을 통과하게 하여 적게 지연하여 상기 제1, 제2 또는 제3 지연 풀 업 데이터를 출력하는 복수개의 인버터들을 구비하는 것을 특징으로 하는 반도체 장치.
제2 항에 있어서,

상기 제1 내지 제3 비대칭 지연부들 각각은

상기 출력 데이터 또는 상기 지연 풀 업 데이터와 상기 제1 또는 제2 구동 능력 제어 신호를 인가받아 반논리곱 연산하여 출력하는 NAND 게이트;

상기 반논리곱 연산 결과를 인가받아 레벨을 반전시키지 않고 소정 시간 지연하여 출력하는 짝수개의 인버터들;

상기 지연되지 않은 반논리곱 연산 결과와 상기 소정 시간 지연된 출력 데이터를 인가받아 반논리합 연산하여 상기 제1, 제2 또는 제3 지연 풀 업 데이터를 출력하는 NOR 게이트를 구비하는 것을 특징으로 하는 반도체 장치.
제1 항에 있어서,

상기 풀 다운 슬류 레이트 제어부는

상기 출력 데이터를 인가받아 상기 제1 천이시에 적게 지연하고 상기 제2 천이시에 많이 지연하여 제1 지연 풀 다운 데이터를 출력하는 제1 비대칭 지연부;

상기 제1 지연 풀 다운 데이터를 인가받아 상기 제1 천이시에 적게 지연하고 상기 제2 천이시에 많이 지연하여 제2 지연 풀 다운 데이터를 출력하는 제2 비대칭 지연부;

상기 제2 지연 풀 다운 데이터를 인가받아 상기 제1 천이시에 적게 지연하고 상기 제2 천이시에 많이 지연하여 제3 지연 풀 다운 데이터를 출력하는 제3 비대칭 지연부를 구비하는 것을 특징으로 하는 반도체 장치.
제5 항에 있어서,

상기 제1 내지 제3 비대칭 지연부들 각각은

상기 출력 데이터 또는 상기 지연 풀 다운 데이터와 반전된 제1 또는 제2 구동 능력 제어 신호를 인가받아 반논리합 연산하여 출력하는 NOR 게이트;

상기 반논리합 연산 결과를 인가받아 레벨을 반전시킨 후에 상기 인에이블 경로에는 선폭이 작은 트랜지스터들을 통과하게 하여 시간을 많이 지연시키고 상기 디스에이블 경로에는 선폭이 큰 트랜지스터들을 통과하게 하여 상기 시간을 적게 지연시켜 상기 지연 풀 다운 데이터를 출력하는 복수개의 인버터들을 구비하는 것을 특징으로 하는 반도체 장치.
제5 항에 있어서,

상기 제1 내지 제3 비대칭 지연부들 각각은

상기 출력 데이터 또는 상기 지연 풀 다운 데이터와 상기 반전된 제1 또는 제2 구동 능력 제어 신호를 인가받아 반논리합 연산하여 출력하는 NOR 게이트;

상기 반논리합 연산 결과를 인가받아 레벨을 반전시키지 않고 소정 시간 지연하여 출력하는 짝수개의 인버터들;

상기 지연되지 않은 반논리합 연산 결과와 상기 소정 시간 지연된 출력 데이터를 인가받아 반논리곱 연산하여 상기 지연 풀 다운 데이터를 출력하는 NAND 게이 트를 구비하는 것을 특징으로 하는 반도체 장치.