CN102099993A - 可控重叠驱动电路 - Google Patents

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Abstract

本发明涉及驱动电路，其中，第一驱动器的上支路和下支路分别包括第一组和第二组并联半导体开关。将控制电路配置为生成用于第一组和第二组并联半导体开关的各个控制信号，以在驱动输出的状态转换之间的重叠时间段期间建立通过上支路和下支路的电流通路。

Description

可控重叠驱动电路
技术领域
本发明涉及驱动电路，其中，第一驱动器的上支路和下支路分别包括第一组和第二组并联半导体开关。将控制电路配置为生成用于第一组和第二组并联半导体开关的各个控制信号，以在驱动输出的状态转换之间的重叠时间段期间建立经由上支路和下支路电流通路。具体地，本驱动电路适用于为了驱动具有实际电感分量的电负载的应用。
背景技术
在本领域中已知用于为像扬声器或者电机的电负载提供驱动电压和电流的驱动电路。这些驱动电路被连接至一对电源电压以例如音频信号的形式向电负载传送信号或者传送驱动功率。H桥驱动器为包括两个实质相同的驱动器或者半桥(称为左半桥和右半桥)的普通型驱动电路。在每个半桥中，上支路或者上部包括连接至正电源电压的一个或者多个半导体开关，而另一支路连接至负电源电压并且命名为下支路或者下部。将建立在上支路和下支路之间的电路节点命名为驱动输出，电负载或者负载可操作地连接至该驱动输出。通过选择施加给驱动电路的上支路和下支路的半导体开关的各个控制输入的控制信号的适当定时方案，驱动输出在至少两种输出状态之间切换以在负载两端产生AC信号电压摆动。
半导体开关包括至少一个控制端或者输入端和可以响应于在控制输入端处的控制信号控制在其间的电阻的两个开关接线端。当半导体开关为“导通状态”或者“闭合状态”时，在两个开关接线端之间的电阻相对低，然而当开关为其“截止装置”或者“断开状态”或者完全截止时，电阻相对高(相对于闭合状态)。
各个控制信号可以通过适当的控制电路来生成。例如，当驱动电路用作D类放大器中的负载驱动器时，各个控制信号通常为数字型，使半导体开关或者完全导通(即，在闭合状态)，或者完全截止(即，在断开状态)；自然地，在这两者之间具有短转换期间。几种H桥驱动器的功能变体在本领域中是已周知的，例如，具有两个或者三个输出状态和一个转换状态。在两状态的H桥驱动器中，每个驱动器输出的输出状态根据特定驱动信号在正电源电压和负电源电压之间切换。驱动信号可以为PWM或者PDM调制驱动信号。在三状态或者三电平的H桥驱动器中，在两个驱动输出都被拉至正电源电压或者都被拉至负电源电压的情况下，这一对驱动输出的输出状态可以在正电源电压、负电源电压以及高阻态/三态或者零态之间切换。
在传统驱动电路中，通常与驱动输出的状态转换相关地引入了短的所谓截止时间的时间间隔。在截止时间期间，上支路的半导体开关和下支路的半导体开关都被置于各自的断开状态。在截止时间期间，负载相对于电源电压浮动。这意味着由于上支路和下支路的断开状态，驱动输出，当然还有负载，并未被有效地拉向一个电源电压。
引入截止时间，以通过使直接由经由上支路和下支路所形成的电流通路获得的电源短路来避免在上支路和下支路的半导体开关中的不必要的功耗。没有截止时间的话，在驱动上支路的半导体开关的控制信号与驱动下支路的半导体开关的控制信号之间的相对定时中的半导体工艺变量和温度依赖变量可能形成上支路和下支路的各个半导体开关被同时闭合的意外状态
因为上支路和下支路的半导体开关在其闭合状态下的各个导通电阻非常低，所以在意外重叠状态期间使电源短路通常将导致显著功耗。另一方面，这种低的导通电阻又是必要地，或者说至少是有利的，这是因为负载的电特征与半导体开关的电特征相结合对于驱动电路的性能起重要作用。用比负载的欧姆电阻小得多的导通电阻设计上支路和下支路，以使输出信号功率主要消耗在负载中并且仅非常小的部分消耗在半导体开关中作为功率损耗。
通常，根据期望效率，将为驱动4～8欧姆扬声器负载所设计的驱动电路的支路的导通电阻设置为在0.1～0.5欧姆之间的范围内的值。通常，上支路和下支路的断开电阻非常大，即，MΩ或者GΩ级。
通常，负载具有可以通过欧姆、电感性、或者电容性组件的网络来模拟的阻抗。以诸如扬声器和电机的组件为代表的负载的阻抗由电感性能和欧姆电阻来控制。
通常，施加预定开关频率的两个方波驱动信号作为各个控制信号，以驱动驱动器的上支路和下支路。当方波驱动信号的开关频率与负载的反向时间常数相比较高并且负载阻抗具有显著电感分量时，驱动器将在开关频率的每个周期的时间段内以小量改变负载电流。
这一事实导致在包括利用与驱动输出的状态转换相关的截止时间的H桥驱动器在内的前述传统驱动电路中的多个未解决的问题。在紧邻截止周期或者时间开始以前，因为半导体开关在其闭合状态以为负载提供负载电流/功率，所以在H桥驱动器中的负载电流通过负载从左至右或者从右至左流动。当与截止周期的开始相关地将各个半导体开关设置为其各自断开状态时，该负载电流流动的通路随后突然断开或者切断。因此，紧随在截止时间已经开始以后，因为无论断开还是截止上支路和下支路的各自半导体开关，负载的电感分量都努力保持负载电流的流动，所以与紧邻在截止时间开始以前一样，负载电流继续流动。相应地，在负载两端生成大电压尖峰并且这些尖峰趋于使半导体开关加压并且使其可靠性退化。
此外，在驱动器的半导体开关被实施为CMOS晶体管的情况下，当所提供的这种负载电流离开NMOS/PMOS晶体管的漏极端或者进入NMOS/PMOS晶体管的漏极端时，将不可避免地形成寄生二极管结。根据紧邻在截止时间开始以前的负载电流的方向，在下CMOS晶体管的寄生基板二极管的两端或者在上CMOS晶体管的寄生基板二极管的两端生产电压尖峰。这种电压尖峰将驱动输出的电压改变至高出正电源电压的电平或者低于负电源电压的电平。
因此，对于基于CMOS的驱动电路，中断与截止时间相关的已建立的负载电流的流动导致在晶体管的源极端和漏极端之间的寄生基板二极管导通并且引起寄生基板二极管两端的电压降。该电压降将连接至负载的驱动输出的电压电平改变至高出正电源约0.7V的电势(假设与寄生二极管相关的欧姆电阻可忽略)。或者，该电压降将驱动输出的电压电平改变至低于负电源约0.7V的电势。由于多种原因，这是不期望的。由于使负载电流通过电感性阻抗流动的回路中断，所以生成可观的电压尖峰或者峰值。每当同时断开上支路和下支路的各个半导体开关时，将出现这种电压尖峰。因为在电源电压或者电源轨上叠加电压尖峰，所以这种现象导致电磁干扰(EMI)噪声。此外，由于基板电流所导致的电压尖峰，额外数量的功率消耗在半导体开关上。这降低了驱动电路的效率。另外，CMOS晶体管不被设计为引导这种基板电流通过相关寄生电容，所以这可能使CMOS晶体管，即，半导体开关加压，并且使其可靠性退化。
与以上论述的电压尖峰相关的另一问题是必须将驱动电路的电源电压设置为比另外可能的更低的DC电压，以考虑电压尖峰问题确保符合半导体过程的绝对最大电压额定值。由于预期电源电压过冲或者下冲，驱动电路的低DC电压为所需要的安全余量。由于最大负载信号电压和因此负载的信号功率约与提升至2倍功率的电源电压成正比，所以需要的安全余量明显限制了驱动电路的最大输出功率。
最后，在多种应用中，期望在负载的两端生成具有轻度失真的模拟信号电压。通常通过负载阻抗的电感性组件用作D类调制驱动输出信号的低通滤波器来生成这种模拟信号以使来自D类调制的开关频率的剩余的开关频率分量衰减。在这种典型的应用中，在截止时间期间通过电流通路中断所导致的电压尖峰可能将大量失真引入在负载两端的模拟信号电压。
相关技术
US 2006/0208774披露了连接至负载的H桥驱动电路。H桥驱动电路包括四条支路，四条支路均包括多个并联可控的MOS半导体开关。通过由驱动电路或者控制电路所生成的各个控制信号来分别地驱动在支路中的MOS半导体开关的各个控制输入，即，栅极端。控制信号为彼此定义明确的延迟复制并且用于以交错方式选择地导通特定支路的可控MOS晶体管。
IEEE刊物“抑制高速输出驱动器的功率噪声的反馈控制电路的设计技术”(Choy)披露了具有反馈可控转换速率的输出驱动器。一个输出驱动器设计包括均包括三个并联可控的MOS半导体开关的两个支路。通过由链式逆变器驱动电路所生成的各个控制信号来分离地驱动支路的MOS晶体管的各个输入端，即，栅极端。
US 7,279,937披露了连接至电感性负载的H桥电路。可以将连接至电感性负载的电路结点在开关操作的中间的时间段的时间段内保持为一个或者多个中间电压。相对于H桥电路的电源轨设置中间电压。
7,068,097披露了用于调整连接至负载的功率放大器的脉宽调制(PWM)频率输出的控制系统。控制系统包括配置为电连接至负载的H桥结构的驱动装置组件。将驱动装置组件配置为多个半桥装置组件分组，和在分组中的每个半桥装置组件含有具有最大单独工作频率的开关元件。通过以能够使来自半桥装置组件分组的复合输出信号频率大于单独开关元件的最大工作频率的方式提供时间分割命令的处理器来控制开关元件。通常，将控制系统配置为以使复合输出频率等于单独开关元件工作频率和在电连接至负载的分组中的半桥装置组件的数量的乘积。
发明内容
根据本发明的第一方面，提供了驱动电路，该驱动电路包括第一驱动器，该第一驱动器包括连接在第一电源电压和第一驱动输出之间的上支路。第一驱动器的下支路连接在第一驱动输出和第二电源电压之间。上支路包括通过第一组控制信号的各个控制信号所控制的第一组并联半导体开关，下支路包括通过第二组控制信号的各个控制信号所控制的第二组并联半导体开关。控制电路配置为生成分别用于第一组和第二组并联半导体开关的第一组和第二组控制信号，以在第一驱动输出的状态转换之间的重叠时间段期间建立经由上支路和下支路的电流通路。
优选地，电流通路包括第一组和/或第二组并联半导体开关中的子组。
根据本发明的一实施方式，电流通路包括与第一驱动输出的状态转换一致的第一组和第二组并联半导体开关的交替子组，从而在第一驱动输出的每个状态转换期间仅闭合单个半导体开关子组。
在可选实施方式中，电流通路包括用于第一驱动输出的每个状态转换的第一组并联半导体开关的子组和第二组并联半导体开关的子组。
第一组和第二组并联半导体开关的每个包括两个或者多个并联半导体开关。第一组或第二组并联半导体开关的子组或子组可以通过单个半导体开关或者通过几个相关的并联半导体开关组来形成。例如，在第一驱动输出进行从逻辑“高”至逻辑“低”电平的输出状态转换并且第二组并联半导体开关设置为闭合状态的情况下，可以在重叠时间段期间闭合第一组并联半导体开关的子组。例如，逻辑“高”至逻辑“低”电平基本上可以分别对应于诸如正电源电压和负电源电压的第一电源电压和第二电源电压。例如，可以将负电源电压设置为接地(GND)电势或者低于接地电势的负DC电压。例如，因为将半导体开关的至少一个子组置于闭合状态，同时第一组或第二组并联半导体开关设置为闭合状态，所以在重叠时间段期间在第一电源电压和第二电源电压之间形成电流通路、或者交叉导通通路。
在现有技术中，传统上，在截止时间内同时断开上支路和下支路的半导体开关的情况下，通过在驱动输出的状态转换之间引入前面所述的截止时间非常注意避免通过驱动器的上支路和下支路的任何一种电流通路的形成。然而，根据本发明，在重叠时间段期间所形成的电流通路包括第一组或第二组并联半导体开关的单个子组或者两个子组。这具有所形成的电流通路的电阻或者阻抗比通过使第一组和第二组并联半导体开关同时设置为各自的闭合状态所形成的电流通路的电阻或者阻抗大得多的效果。而且，因为控制电流通路的导通电阻通过半导体开关的选择来控制(假设子组的导通电阻明显小于对应支路的导通电阻)，所以导通电阻是可以良好控制的并且可预测的，即，不通过在驱动器的上支路和下支路的控制信号之间的诸如定时时滞的半导体晶片处理参数控制。
根据本发明的优选实施方式，将第一组并联半导体开关的子组、或者第一组半导体开关的导通电阻设置在第一组半导体开关的导通电阻的1％～30％之间，优选地，在5％～20％之间，例如10％附近，并且第二组并联半导体开关的子组、或者第二组半导体开关的导通电阻相对于第二组并联半导体开关的导通电阻是同样的。因此，一个或者两个子组的导通电阻明显大于构成对应支路的半导体开关组的导通电阻，例如，大于3倍或者大于10倍。
第一组和第二组并联半导体开关的每组包括例如2～100个之间的多个半导体开关，或者更优选地在4～20个之间。特定支路的单个半导体开关可以都具有基本相同的导通电阻(在相同的操作条件下)以使在重叠时间段期间子组的导通电阻表示正在考虑的支路的半导体开关组的导通电阻的整数部分(integer fraction)。
作为选择，可以通过少至2个并联半导体开关，即，开关对来形成第一组和第二组半导体开关的每个组，其中，单个半导体开关构成正在考虑的支路的子组。例如，可以通过适当选择两个半导体开关的尺寸或者类型构成子组的半导体开关具有明显比半导体开关对的其他半导体开关的导通电阻大的导通电阻，例如如前所述的在4～10倍之间。
根据本发明的有独特优势的实施方式，第一组并联半导体开关包括两个以上具有二进制加权导通电阻的半导体开关，例如具有3～9个二进制加权导通电阻半导体开关；和/或
-第二组并联半导体开关包括两个以上具有二进制加权导通电阻的半导体开关，例如具有3～9个二进制加权导通电阻半导体开关。通过在CMOS加工期间调整单个半导体开关之间的相对尺寸便于制造该二进制加权半导体开关组。二进制加权导通电阻通过用于非常精确设置半导体开关的上组和/或下组的导通电阻、或者各个导通电阻来提供控制电路，而不需要用于第一组和第二组控制信号的每组或者两者的不切实际的大量单个控制信号。将相同的优点应用于精确设置第一组和第二组半导体开关的各个子组的各自导通电阻。
在重叠时间段期间通过上支路和下支路的电流通路的存在消除了与传统的截止时间相关的多个前述问题，尤其是，涉及驱动具有电感性组件或者电感性负载的负载的问题。在重叠时间段期间电流通路的形成确保连接至电感性负载的第一驱动输出从未进入在状态转换之间的前述高阻抗或者浮动状态，其中，该浮动状态为负载电压波形中的前述电压尖峰的原因。
因此，通过适当选择重叠时间段和/或重叠时间段中的半导体开关的子组的导通电阻，可以消除电压尖峰或者至少可以使电压尖峰衰减，并且可以通过选择半导体开关的子组的导通电阻和重叠时间段的持续时间的适当值来精确控制引入的短路功率量。因此，本发明能够解决前述现有技术驱动电路关于限制最大负载功率、EMI干扰、以及电路可靠性的问题。
根据本发明的优选实施方式，该控制电路适于生成用于上支路中的第一组半导体开关的第一组逐步延迟控制信号和用于下支路的第二组半导体开关的第二组逐步延迟控制信号。因此，逐步延迟控制信号被施加给第一组半导体开关的各个半导体开关，使得上支路和/或下支路的导通电阻在第一驱动输出的电流状态期间随着时间的流逝而逐渐减小。
驱动电路可以根据例如低电压或者高电压应用的任何一种特定应用的需求利用不同类型的半导体开关。优选地，第一组和第二组半导体开关的每一组包括选自{场效应晶体管(FET)，双极晶体管(BJT)，绝缘栅双极晶体管(IGBT)}的组的一个或者多个晶体管。优选地，目标为驱动扬声器负载的多个驱动电路基于CMOS半导体开关。优选地，将整个驱动电路集成在CMOS半导体芯片或者基板上以提供具体适用于成本为基本参数的诸如移动电话和MP3播放器的以大规模消费者为导向的应用的稳健的和低成本单芯片解决方案。
根据本发明的有独特优势的实施方式，驱动电路进一步包括操作地连接以检测出通过第一驱动输出所提供的负载电流的传感器。控制电路操作地连接至传感器，适于根据负载电流的检测值改变施加给第一组和第二组半导体开关的各个控制信号的特征。该驱动电路实施方式包括用于根据负载电流在重叠时间段期间控制例如半导体开关的一个或者两个子集的导通电阻的驱动电路的重要性能相关参数的自适应机制。例如，可以通过改变形成第一组半导体开关的子组的半导体开关的数量；和/或改变第二组半导体开关的子组的半导体开关的数量来控制子组的导通电阻。优选地，根据随着增加负载电流的电平子组的导通电阻减小的方案来控制子集的导通电阻。例如，该方案可以通过包括随着动态负载电流的增加而逐渐增加子组中闭合的半导体开关的数量并且反之亦然的控制方案来实现。这种控制方案的优点是电流通路的电阻取决于负载电流，从而抑制或者消除电压尖峰。当负载电流小时，子集的导通电阻高并且因此，感应电压尖峰的幅度相对小。在小负载电流条件下的电流通路的高电阻以短路功率的形式减小了功率浪费。在本驱动电路的音频应用中，特别是在本驱动电路的数字音频应用中，优选地，控制电路适于诸如在200Hz～2kHz之间的在20Hz～20kHz之间的至少部分音频频率范围内检测负载电流。这确保各个控制信号的自适应控制可以基于在例如电声扬声器的负载中的音频电流的电平。
除了自适应控制如上所述的子组的导通电阻以外，或者作为选择，为了自适应控制如上所述的子组的导通电阻，控制电路可以适于改变重叠时间段的持续时间。例如，可以通过改变在施加给子组的半导体开关的控制信号与施加给第一组或第二组半导体开关的控制信号之间的相对定时来影响这种改变，视情况而定。
通过半导体装置的制作过程和其几何形状来确定其导通电阻。对于作为CMOS晶体管所实现的半导体开关，有关的几何参数为CMOS晶体管的宽长(W/L)比。CMOS半导体加工的PMOS晶体管通常呈现为具有类似尺寸并且以相同的半导体制作法所制造的NMOS晶体管的导通电阻2～3倍的导通电阻。
本发明的有利的实施方式包括：共同构成H桥的两个基本相同的驱动器。因此，H桥驱动电路包括第二驱动器，该第二驱动器包括连接在第一电源电压和第二驱动输出之间的上支路和连接在第一驱动输出和第二电源电压之间的下支路。上支路包括通过由控制电路所提供的各个控制信号所控制的第三组并联半导体开关，下支路包括通过由控制电路所提供的各个控制信号所控制的第四组并联半导体开关。因此，控制电路进一步适用于生成用于第三组和第四组并联半导体开关各个控制信号，以在第二驱动输出的状态转换之间的重叠时间段期间建立通过上支路和下支路的电流通路。当然，第二驱动器可以包括与上述第一驱动器的实施方式相关地所描述的任何一种个性特征或者个性特征的任何组合。
负载可连接在H桥驱动电路的第一和第二驱动输出之间。在实施方式中，在将H桥驱动器配置为两个输出状态设计的情况下，实质上，施加给第三组并联半导体开关的各个控制信号与施加给第一组并联半导体开关的各个控制信号一直为180度的相位差。相同的相位关系应用于施加给第二组和第四组并联半导体开关的各个控制信号，这意味着第一驱动输出和第二驱动输出以180度相位差运转，以不断反转负载两端的电压的极性。
驱动电路可以适于根据特定应用的特征在DC电源电压的大范围内，即，在第一电源电压和第二电源电压之间的电压差内运转。在使用应用的范围内，可以将DC电源电压设置为在1.8V～5.0V之间的值。DC电源电压可以设置为单极或者双极DC电，例如相对于接地基准的+/-2.5V的电压。
在本发明的实施方式中，控制电路包括例如以软件可编程DSP或者基于ASIC的硬件定制DSP或者适当配置的现场可编程逻辑阵列(FPGA)形式的数字信号处理器(DSP)。可以通过适当DSP程序/算法来生成用于半导体开关组的各个控制信号，并且直接将该各个控制信号施加给单独的半导体开关。在多种应用中，驱动电路可以包括具有在100kHz～10MHz之间的预定切换频率的D类调制信号。在该实施方式中，第一驱动输出和第二驱动输出可以将PWM或者PDM调制信号施加给负载。因此，DSP可以包括适于调制数字音频信号或者电机驱动信号的PWM或者PDM调制器。数字音频信号可以为通过例如MP3播放器或者CD播放器或者诸如移动电话的便携式终端内所生成的处理的数字化麦克风信号所提供的记录音频信号。
因此，本发明的第二方面涉及声音再生装置组件，其包括数字音频信号发生器和操作地连接至该数字音频信号发生器的PWM或者PDM调制器。该PWM或者PDM调制器适于提供调制数字信号。为了接收到调制数字信号，操作地连接根据上述实施方式的任何一个的驱动电路的控制电路部。电声扬声器电连接至第一驱动输出和诸如第一电源电压和第二电源电压之一的参照电势，或者电连接在第一驱动输出和第二驱动输出之间。
在本驱动电路的一实施方式中，将由主时钟发生器所生成的主时钟信号供给至控制电路。在每组控制信号的单都控制信号彼此同步的情况下，分别用于第一组和第二组半导体开关的第一组控制信号和第二组控制信号同步地来源于主时钟信号以提供第一组控制信号和第二组控制信号。因此，通过相对于主时钟同步的控制信号来设置重叠时间段的持续时间。
根据可选的和优选的实施方式，分别用于第一组和第二组半导体开关的第一组控制信号和第二组控制信号以通过组合逻辑和逻辑门电路的异步方式来源于控制电路的主时钟信号或者任何其他时钟信号。第一组控制信号和第二组控制信号可以通过自定时逻辑电路来生成，而不需要对应生成和提供任何高于主时钟信号的频率的时钟频率的需求。用于得到第一组和第二组控制信号的这种异步方案降低了控制电路的电路复杂度并且减小了控制电路中的功率损耗。
附图说明
下文中，参照附图给出了本发明的实施例详细描述，其中：
图1示意性地示出了用于切换现有技术H桥的各个支路的时序，
图2图示了在图1中示意性地图示的现有技术H桥的左半H桥的电气模型，
图3示意性地图示了根据本发明的第一实施方式的具有四个支路A～D的H桥，
图4为用于图3中所示的H桥的半H桥的CMOS注入的示例性晶体管级示图，
图5示意性地示出了根据本发明的第一实施方式的用于切换图3和图4中所示的H桥中各半导体开关组和子组的时序，
图6示意性地示出了根据本发明的第二实施方式的用于切换图3和图4中所示的H桥的各半导体开关组和子组的时序，
图7a)和图7b)示出了与图3～图5所示的H桥的输出状态转换相关的多个驱动输出电压波形，
图8为根据本发明的第三实施方式配置为向H桥的半导体开关提供各个控制信号的特征的自适应控制的H桥驱动电路的示意图，
图9为用于向图8所示的H桥驱动电路提供适当异步控制信号的示例性非重叠时钟和控制信号发生器的框图；以及
图10为根据本发明第四实施方式的提供给半H桥驱动器的半导体开关的子集的各个控制信号之间的定时关系的时序图。
具体实施方式
图1示意性地示出了用于根据施加给半导体开关的控制输入的各个控制信号的现有技术定时方案切换现有技术H桥驱动器100的左半H桥101的两个支路a1和b1的各个半导体开关的时序。将定时方案设置为故意建立在用于与状态T2和T4相关的左半H桥101的如所示的H桥的每个驱动器的输出状态转换之间的中间死区时间或者截止时间。
图2示出了在图1中示意性地图示的现有技术H桥100的左半H桥101的电气模型。将驱动输出VOUTL连接至负载L，该负载包括串联的通过电感器LL所模拟的有效电感性组件和通过RL所模拟的电阻组件。在下文SWa1和SWb1基于CMOS晶体管的实施方式中说明了涉及在左驱动输出的VOUTL的输出状态转换之间出现截止时间的问题。电路模型是在紧接已经闭合半导体开关SWa1之前的时间点并且在紧接SWa1闭合之前如通过指定I1的箭头所示的负载电流通过该负载流动的状态下示出的。因此，开关SWa1导通并且开关SWd1导通表示电流I1通过开关SWa1、负载L以及开关SWd1从正电源VDD至负电源GND流动。该在电感器中负载电流将增加或者对电感器LL“充电”。通过理想开关SA与电阻器RA串联来模拟半导体开关SWa1，其中电阻器RA表示在开关闭合状态下开关的导通电阻或者RON通常，设计H桥驱动器的半导体开关以使其导通电阻远小于RL。
在紧随进入截止时间或者周期(在图1中的状态T2)并且半导体开关SWa1已经断开、半导体开关SWb1仍断开之后的时刻，由于SWa1和SWb1的高阻抗，负载基本上与电源电压VDD和GND这两者断开。然而，由于负载的电感特性或者分量，流过电感器LL的负载电流将继续流动。结果，建立了另一个可选的负载电流通路，该负载电流通路由通过与SWb1相关的寄生基板二极管DB的电流I2示出。因此，在SWb1两端建立约0.7V的负电压，其在截止时间期间迫使驱动输出VOUTL通过电压尖峰下冲降至比GND电源电压的电平低约0.7V的电平。SWb1的PN结将处于在保持H桥电路的半导体基板或者芯片中流动的该电流的影响之下，并且因此感应噪声。
图3示意性地示出了根据本发明的第一实施方式的具有四个支路A～D的H桥200。H桥包括两个基本相同的驱动器或者半H桥201和202，其中，半H桥201具有用于左半H桥201的控制输入组P1A、P2A和P1B、P2B，半H桥202具有用于右半H桥202的控制输入组P1C、P2C和P1D、P2D。
将负载L在分别由VOUTL表示的左驱动输出和由VOUTR表示的右驱动输出之间电互连。将四个支路表示为A、B、C、以及D，每个支路包括一组并联半导体开关(例如，具体为CMOS晶体管)。将支路A～D的每组并联半导体开关配置为两个半导体开关子组，该半导体开关子组具有用于接收选择性断开或者闭合半导体开关子组的各自控制信号的单独的控制输入。例如，支路A包括两个半导体开关子组(a1)和(a2)，该两个半导体开关子组分别通过控制信号P1A和P2A运转。如所示的，支路B、C、以及D包括相应的半导体开关组和子组，该相应的半导体开关子组分别为(b1)和(b2)、(c1)和(c2)、以及(d1)和(d2)的形式。
支路A和B连接在正电源电压VDD和负电源电压GND之间，并且组成左侧半H桥201。同样地，支路C和D也连接在正电源电压或者轨VDD和负电源电压或者轨GND之间组成右半H桥202。
图4分别为支路A的并联半导体开关组(a1，a2)和支路B的并联半导体开关组(b1，b2)的CMOS晶体管级示图。在本实施方式中，每个半导体开关子组(a2)和(b2)均包括4个并联CMOS晶体管，每个半导体开关子组(a1)和(b1)均包括2个并联CMOS晶体管。在本实施方式中，子组(a2)的4个并联CMOS晶体管为具有基本相同尺寸的PMOS晶体管，子组(b2)的4个并联CMOS晶体管为具有基本相同尺寸的NMOS晶体管。优选地，通过使用与子组(a2)的每个PMOS晶体管的导通电阻类似的导通电阻设计子组(b2)的每个NMOS晶体管，例如通过对PMOS和NMOS晶体管使用不同的W/L比。在发明的本实施方式中，将子组(a2)和(b2)的每个半导体开关设置为呈现约为子组(a1)和(b1)的每个半导体开关的导通电阻的一半的导通电阻。因此，子组(a2)和(b2)的导通电阻分别约为子组(a1)和(b1)的导通电阻的1/4或者25％。以另一种方式阐述的，在并联半导体开关组(a1，a2)的所有CMOS晶体管都闭合的状态下或者在导通状态下，子组(a1)的导通电阻为整个支路A，即，该组(a1，a2)的导通电阻的20％。同样地，子组(b2)的导通电阻约为子组(b1)的导通电阻的1/4或者25％，此外，其表示在支路B的所有CMOS晶体管闭合或者导通的状态下子组(b1)的导通电阻约为构成支路B的并联半导体开关组(b1，b2)的导通电阻的20％。
在闭合状态下支路A和支路B(即，各组并联半导体开关(a1，a2)和(b1，b2))的导通电阻可能根据特定应用(具体地，负载电阻)的需求明显改变。在用于电声扬声器的驱动电路中，上述导通电阻可以设置为0.05欧姆～5欧姆之间的值，例如在0.1欧姆～0.5欧姆之间。这意味着可以通过上述选择支路和其子组之间的导通电阻的比率将每个子组(a1)和(b1)的导通电阻设置为0.25欧姆～25欧姆的范围内的值。然而，其他实施方式可以使用比如说约为对应支路的导通电阻的10～100倍的子组导通电阻。
控制传统的两电平H桥，使得支路A的半导体开关组和支路D的半导体开关组基本上同相位运转，并且支路C和B的半导体开关组同相位运转，但是与A和D部分的半导体开关组存在180度相差。这表示同时闭合支路A和D的半导体开关组，负载电流最终将开始从由正电源电压VDD所提供的第一驱动输出VOUTL，通过支路A并且通过负载L，朝向并且通过支路D流向负电源电压GND。在通过切换频率所设置的稍后的时间点，将断开或者非导通支路A和D的半导体开关组，并随后将闭合支路C和B的半导体开关组，最终负载电流从VDD通过支路C和负载L，通过支路B的闭合半导体开关朝向GND流动。因此，负载电流根据施加在控制输入P1A、P2A；P1B、P2B；P1C、P2C以及P1D、P2D的各个控制信号的切换频率以交替(alternating)方式通过负载流向任一路线。
因此，通常，当支路A和D的各半导体开关组都闭合时，驱动输出电压VOUTL将约等于正电源电压，负载两端的电压约等于正电源电压和负电源电压之间的差。同样地，当支路C和B的各半导体开关组都闭合时，驱动输出电压VOUTL将约等于GND或者零，负载两端的电压约等于正电源电压和负电源电压之间的电压差，但是具有相反的极性。
然而，负载L的电阻抗和半导体开关的各个导通电阻起着重要作用。负载通常可以以欧姆串联电阻、负载电感、以及负载电容为特征。对于扬声器或者电机负载，电感组件和欧姆电阻趋于占优势。半导体开关可以以它们的导通电阻为特征，该导通电阻随开关尺寸和处理结果而改变。通常，将一支路的半导体开关组配置为具有比目标或者预期负载的欧姆电阻小的多的导通电阻，以使通过驱动输出所传递的功率大部分消耗在负载上，更小的部分消耗在半导体开关的各个导通电阻中作为开关功率损耗。
当作为H桥传统运转时，根据切换频率，以第一相位闭合然后断开支路A和D的开关，以相反的第二相位断开并且闭合支路C和B的开关。当切换频率相对高，例如，大于100kHz或者大于1MHz并且负载具有显著电感分量时，H桥将以较小量改变负载电流。因此，在切换频率的几个周期期间负载电流趋于在相同的方向上流动。
图5示意性示出了根据本发明第一实施方式的切换图3和图4中所示的H桥驱动器的每个支路A和B中的半导体开关组和子组的时序。为了简单起见，在支路C的所有半导体开关，断开或者截止并且支路D的所有半导体开关闭合的情况下，在所示的时序期间以相同的状态维持右半桥(在图3中的标志202)。因此，在本例中将右半H桥驱动输出维持在GND电平。优选地，电流通路包括第一组和/或第二组并联半导体开关的子组。
根据发明的本第一实施方式，在第一驱动输出(VOUTL)的状态转换期间仅单个子组，即，(b1)或者(a1)的半导体开关闭合，并且通过第一驱动输出的状态转换的方向，即，从逻辑低至逻辑高或者反之亦然来确定闭合子集的选择。
将左半H桥201的各个控制信号(在图3中的P1A、P2A；P1B、P2B)配置为在第一组半导体开关(a1，a2)和第二组半导体开关(b1，b2)的交替(alternating)子集(a1)或者(b1)之间提供中间重叠状态。半导体开关(a1)构成第一组半导体开关的(a1，a2)的第一子组或者上子组，(b1)构成第二组半导体开关(b1，b2)的第二子组或者下子组。控制信号P1A和P1B、P2B之间的配置或者相对定时适于建立重叠时间段，在该重叠时间段期间，与从VDD至GND的驱动输出(VOUTL)状态转换相关地分别通过上支路A和下支路B在第一电源电压和第二电源电压之间故意形成电流通路。将该中间重叠状态示意性地描述为T2。
同样地，控制信号P1B和P1A、P2A之间的配置或者相对定时适用于建立另一重叠时间段，在该重叠时间段期间，与从GND至VDD的驱动输出(VOUTL)状态转换相关地分别通过上支路A和下支路B在第一电源电压和第二电源电压之间故意形成电流通路。将该中间重叠状态示意性地描述为T4。
然而，在随后重叠时间段期间所形成的电流通路具有根据输出状态转换的实际方向通过各个控制信号的定时所设置的定义明确的持续时间和通过半导体开关的上子组(a1)和下子组(b1)的导通电阻所控制的定义明确的电阻。由于控制信号P1A和P1B、P2B可以便利地源于共同的时钟信号发生器(未示出)，所以可以由通过适当的控制逻辑建立同步关系来非常精确地控制控制信号P1A和P1B、P2B之间的相对定时。自然，将相同方法应用于在控制信号P1B和P1A、P2A之间的相对定时。
通过附图T1～T5所示的时序描述了在切换频率的循环或者周期期间处于不同状态的H桥200。断开的半导体开关示为空矩形，闭合的半导体开关示为围绕垂直线的矩形。将在随后的时间情况下通过负载的电流表示为i1L、i2L等。
在第一状态T1期间，支路A的第一组半导体开关(a1，a2)闭合，第二组半导体开关(b1，b2)断开或者截止。通过i1L示出了产生的通过支路D的半导体开关组组(d1，d2)从正电源电压VDD至负电源电压GND的负载电流的流动。
在对应于重叠状态的第二状态T2期间，仅将支路A的上子组半导体开关(a1)保持在闭合或者导通状态，而子组(a2)断开。在重叠状态下闭合支路B的第二组或下组半导体开关(b1，b2)。从而，通过子组(a1)和下组半导体开关(b1，b2)在第一电源电压VDD和第二电源电压GND之间在重叠状态为T2的重叠时间段期间形成电流通路或者交叉导通通路。如以前关于图1和图2所述的，因为子组(a1)的导通电阻是发明的本实施例中下组半导体开关(b1，b2)的导通电阻的5倍，所以大致通过子组(a1)的导通电阻来控制在电源电压VDD和GND之间建立的电流通路的导通电阻并且该电流通路的导通电阻限于子组(a1)的导通电阻。
在第三状态T3开始处子组(a1)最后断开以结束重叠状态和对应的时间段，下组半导体开关(b1，b2)在状态T3期间保持闭合，在状态T3期间通过将驱动输出下拉至约GND电平完成驱动输出的输出状态转换。
在第二重叠状态T4的开始处，再次闭合支路A的上组半导体开关(a1，a2)同时将支路B的子组(b1)保持在闭合或者导通状态。从而，通过子组(b1)和支路A的上组半导体开关(a1，a2)在重叠状态T4的重叠时间段期间再一次形成电流通路或者交叉导通通路，但是这次与从逻辑“低”到逻辑“高”(即，从负电源电压(GND)至正电源电压(VDD))的驱动输出的第二状态转换相关，而不是与状态T2期间的情况相反。
最后，在第五状态T5的开始处，半导体开关子组(b1)断开以结束第二重叠状态，支路A的上组半导体开关(a1，a2)保持闭合，从而完成驱动输出的第二输出状态转换并使H桥返回T1状态。
因此，在随后的重叠时间段期间所形成的电流通路为用于在驱动输出的状态转换期间在电源电压和电感性负载电流之间连续存在的电阻路径的机制。因此，负载没有设法通过与CMOS半导体开关(如有关图2所说明的)相关的基板寄生二极管建立交替电流通路。因此，可以消除在驱动输出(VOUTL)的负载电压波形中的电压尖峰或者使其衰减。
图6示意性地示出了根据本发明的第二实施方式用于切换图3和图4中所示的H桥驱动器中的支路A和B的各半导体开关组和子组的状态T1～T6的可选序列。根据发明的本实施例，在左驱动输出(VOUTL)的每个状态转换期间，在重叠时间段和重叠状态期间，分别闭合上组和下组半导体开关的两个子组(a1)和(b1)。如果子组(a1)和(b1)的导通电阻基本相同，则在重叠时间段期间因此使第一驱动输出VOUTL接近电源电压VDD和GND之间的中点电压。通过适当调整子组(a1)和(b1)的各个导通电阻，如果在重叠时间段期间通过适当设置各个控制信号子组(a1)和(b1)的导通电阻之间的比率改变，则从而可能使第一驱动输出VOUTL接近电源电压VDD和GND之间的任何期望的中间电压值或者中间电压值的任何集合。
图7a)和图7B)示出了与图3和图4中所示的H桥驱动输出的状态转换相关的各组驱动输出电压波形。驱动输出电压波形示出了在从GND至VDD的驱动输出的正运转状态转换期间的VOUTL。时间t＝0表示通过适当设置控制信号P1A、P2A将支路A的上组半导体开关(a1，a2)从以前的断开状态驱动至闭合状态的时间点。表示为t＝1的时间点表示驱动输出电压VOUTL已经达到了接近正电源电压VDD的稳定值的时间。
图7a)中所示的不同输出电压波形C11、C12、以及C13通过调节支路A的上组半导体开关(a1，a2)的各个控制信号P1A、P2A和支路B的下组半导体开关的各个控制信号P1B、P2B的特征来获得。由于各个控制信号P1A、P2A和P1B、P2B的特征通过交叉导通通路来控制重叠时间段的持续时间和/或电阻，所以可以控制在驱动输出电压波形中所感应的过冲的程度。在具有上升至高于正电源电压VDD的电平的大电压尖峰的C11所示的输出电压波形表示例如通过使用单个半导体(小CMOS开关)将子组(b1)的导通电阻设置为高值的重叠状态。这招致下子组(b1)的导通电阻没有完全低到足以防止基板寄生电流的形成。相对地，在C13所示的输出电压波形表示例如通过使用多个CMOS开关或者大CMOS开关将子组(b1)的导通电阻设置为更低的值的重叠状态。子组(b1)的低导通电阻设法朝向GND下拉驱动输出电压，支路A的上组半导体开关(a1，a2)设法将驱动输出电压上拉至VDD。通过相对于上组半导体开关(a1，a2)的导通电阻选择下子组(b1)的适当导通电阻，可以方便地获得例如如通过C12所示的形状的期望驱动输出电压波形，而没有明显的过冲和下冲。
图7b)中所描述的不同输出电压波形C21、C22、以及C23还通过调节支路A的上组半导体开关(a1，a2)的各个控制信号P1A、P2A和支路B的下组半导体开关(b1，b2)的各个控制信号P1B、P2B的特征来获得。然而，在这种情形下，输出电压波形成形通过调节控制重叠时间段的持续时间的各个控制信号P1A、P2A和P1B、P2B之间的定时特征来获得。在具有上升至高于正电源电压VDD的电平的大电压尖峰的C21所示的输出电压波形表示重叠时间没有完全短到足以防止基板寄生电流通路的中间形成的重叠时间段的非常短的持续时间。相对地，C23中所示的输出电压波形表示重叠时间段(在半导体开关的下子集(b1)闭合的情况下)非常长并且下子组(b1)的导通电阻维持朝向GND下拉驱动输出电压的重叠状态。此外，通过选择重叠时间的适当持续时间，例如，可以获得如通过C22所示的期望驱动器输出电压波形。
图8示意性地示出了包括负载电流传感器804的H桥驱动电路800。根据本发明的第二实施方式利用检测出的负载电流自适应控制H桥驱动器805的四个支路的各组半导体开关各个控制信号的特征。控制电路包括操作地连接至左开关控制驱动器802和右开关控制驱动器803的可编程数字信号处理器(DSP)801。在本实施方式中，H桥驱动器805的支路A～D的每个包括一组半导体开关。此外，每个半导体开关组由四个半导体开关子组组成，其中，该四个半导体开关子组可通过由有关的开关控制驱动器所提供的单独控制信号单独控制。例如，支路A的控制信号P1A、P2A、P3A、以及P4A为独立可控的，以提供对与控制信号之一相关的每个半导体开关子组的断开或者闭合状态的独立和灵活的、以及优选自适应的控制。
包括串联的电阻组件和有效电感性组件的电气负载L连接在H桥驱动器805的两个驱动输出VOUTL和VOUTR之间，其中，电气负载L可以代表音频扬声器，电阻组件通过RL模拟，有效电感性组件通过电感器LL模拟。操作地连接电流传感器804以检测通过驱动输出对VOUTL和VOUTR提供给负载L的动态负载电流。当然，电流传感器可以直接或者间接感测出负载电流，例如通过检测与负载L串联地设置的小测试阻抗/电阻器的两端的电压来进行检测。可编程DSP 801包括操作地连接至检测瞬时负载电流的电流传感器的A/D转换器，并且为DSP 801提供表示瞬时负载电流的数字样本或者数字信号的序列。在DSP 801上所执行的控制程序适于过滤表示瞬时负载电流的数字样本的序列，以形成在诸如100HZ与10kHz之间的预定频率范围内的负载电流的带限估计。下文中，优选地，通过根据负载的电特征和负载两端的输出信号的切换频率计算在诸如50μS与5mS之间的20μS与5mS之间的时间段期间的负载电流的运行平均值来执行控制程序。基于计算的负载电流的运行平均值，在重叠时间段期间，通过改变与有关驱动输出VOUTL或者VOUTR的状态转换相关的有关子组的半导体开关的数量来设置支路A～D的每一个或者至少某些支路的适当导通电阻。在支路A中，以导致子组的半导体开关的数量逐步增加的方式改变(adapt)控制信号P1A、P2A、P3A、以及P4A之间的相对定时，以适应增加检测到的负载电流的运行平均值。这种控制方案导致逐步降低用于增加负载电流的运行平均值的子组的导通电阻。为了减小负载电流的运行平均值，以导致在重叠时间段期间逐步减小闭合的子组的数量的相对方式改变控制信号P1A、P2A、P3A、以及P4A之间的相对定时，并且因此逐步增大了子集的导通电阻。优选地，以类似的方式改变剩余支路B、C、以及D的各个控制信号组之间的定时。
图9示出了在图8中所描述的左开关控制驱动器802CRTL的框图。左开关控制驱动器802配置为独立控制H桥驱动器805的包括支路A和B的左半H桥的半导体开关的子组。
为了控制全H桥805，如图8所示，可以使用两个这种开关控制驱动器。左开关控制驱动器802包括适于接收单个位输入信号dL的数字输入端口，并且提供分别用于独立控制支路A和B的4个半导体开关子组的每一个的控制信号P1A、P2A、P3A、以及P4A和P1B、P2B、P3B、以及P4B形式的两倍四个输出信号的两倍。
左开关驱动器802包括非重叠时钟发生器NOP，该时钟发生器接收dL并且输出相互180度相位差的两个单比特数字信号SA和AB以交替提供逻辑高“1”和低“0”，并且在正常运转期间决不同时提供逻辑“1”。
两个单比特数字信号SA和SB可以包括调制数字信号，并且将这两个单比特数字信号分别施加给抽头延迟线TDL-A和TDL-B。抽头延迟线提供对应于调制数字信号的多个控制信号，但是通过预定的时间量T0、T1、T2逐渐延迟。另外，将信号SB的反向形式！SB提供给抽头延迟线TDL-A，同样地，将信号SA的反向形式！SA提供给抽头延迟线TDL-B。
作为时间的函数并且延迟时间段T0的信号SA为SA(t-T0)，将SA(t-T0)作为控制信号P1A提供给H桥805的支路A的开关子组。在对于其他控制信号T1大于T0等的情况下，提供使用类似的符号SA(t-T1)作为控制信号P2A。然而，P4A源于！SB。
对于SA和！SB这两者，抽头延迟线TDL-A可以提供对应于输入抽头延迟线的信号的多个输出信号，但是延迟预定的时间量T0、T1、T2。这应用于这两个抽头延迟线。每个抽头延迟线TDL-A和TDL-B都可以通过设置为提供预定时间量的延迟的一系列逻辑门电路来实现。将输入抽头延迟线的信号均输入这种一系列逻辑门电路并且由该系列中逻辑门电路互相连接生成输入信号的延迟形式。可以将门电路独立地配置为提供在范围内的预定延迟。可以通过一系列门电路来实现更长的延迟。
以这种方法，可以实现左和右开关控制驱动器802的异步形式。作为选择，可以实现异步控制器以使除了通过公共时钟信号来设置相对时间延迟的情况以外，合成控制信号P1A、P2A、P3A、以及P4A可以为彼此延迟的复制信号。自然，将相同的方法应用于P1B、P2B、P3B、以及P4B。控制信号P1A、P2A、P3A、以及P4A和P1B、P2B、P3B、以及P4B同步的时钟信号可以源于数字信号dL和dR的定时。
图10示出了根据本发明的第三实施方式通过开关控制驱动器802将各组控制信号施加给H桥驱动器(图8中的805)的支路A和支路B的时序。两幅较低的示图示出了对于支路A和支路B中的每组半导体开关在给定时间点处闭合或者导通多少半导体开关子组。使用作为时间函数减去延迟量的以前确定的符号SA、！SA、SB、以及！SB，控制信号示为时间函数。
控制信号SA(t)从t4至t7为逻辑高或者“1”，控制信号SB(t)在t1以前并且在t10以后为逻辑高。从时间t1至t4和t7至t10的时间段为通过非重叠时钟发生器所设置的所谓的截止周期。SA(t)和SB(t)控制支路A和B的开关。照惯例，这种死区时间确保电源不短路。
然而，其他控制信号还控制开关组。SA(t-T1)和SA(t-T2)示出了开关的两个其他组在相等的比较测试时间段期间导通，但是在转换时间段期间。对于SB(t-T1)和SB(t-T2)示出了相同的情况。支路A的另外的控制信号通过SA(t)的反向和延迟形成来提供。
其轴表示为#A和#B的下两幅曲线图示出了表示在给定时间点处闭合的子组的数量的各条曲线。如所示的，将控制信号的时序设置为产生两个截然不同的重叠时间段，其中每个重叠时间段内存在几个不同重叠状态。第一重叠周期从t1延伸到t4，第二重叠周期从t7延伸到t10。将控制信号P1A、P2A、P3A、以及P4A之间的定时设置为产生一组逐渐延迟的控制信号。如通过曲线#A所示的，在从t1至t4的第一重叠时间段结束以后，从t4至t6在支路A中逐渐增加数量的半导体开关的子组闭合，在第二重叠时间段结束以后，对于支路B是相对应地。优选地，将诸如所示的从t1至t4的第一重叠周期的重叠时间段的持续时间设置为0.5nS于50nS之间的值，例如2nS与20nS之间的值。

Claims (20)

1.一种驱动电路，包括：
第一驱动器，包括连接在第一电源电压和第一驱动输出之间的上支路和连接在所述第一驱动输出和第二电源电压之间的下支路，
所述上支路包括通过第一组控制信号的各个控制信号所控制的第一组并联半导体开关，
所述下支路包括通过第二组控制信号的各个控制信号所控制的第二组并联半导体开关，以及
控制电路，被配置为生成分别用于第一组和第二组并联半导体开关的第一组和第二组控制信号，以在所述第一驱动输出的状态转换之间的重叠时间段期间建立经由所述上支路和所述下支路的电流通路。
2.根据权利要求1所述的驱动电路，其中，所述电流通路包括第一组或第二组并联半导体开关中的子组。
3.根据权利要求1或2所述的驱动电路，其中，所述电流通路包括对应于所述第一驱动输出的状态转换的所述第一组和第二组并联半导体开关中的交替子组。
4.根据权利要求1或2所述的驱动电路，其中，所述电流通路包括针对所述第一驱动输出的每一状态转换的、所述第一组并联半导体开关的子组和所述第二组并联半导体开关的子组。
5.根据前述任一项权利要求所述的驱动电路，其中，所述控制电路适于生成用于所述第二组并联半导体开关的、作为逐步延迟控制信号的所述第一组控制信号和作为逐步延迟控制信号的所述第二组控制信号。
6.根据权利要求2至5中任一项所述的驱动电路，其中：
所述第一组并联半导体开关的所述子组的导通电阻在所述第一组并联半导体开关的导通电阻的1％～30％之间，和/或
所述第二组并联半导体开关的所述子组的导通电阻在所述第二组并联半导体开关的导通电阻的1％～30％之间。
7.根据前述任一项权利要求所述的驱动电路，其中，所述第一组和第二组控制信号的定时方案被配置为将所述重叠时间段的持续时间设置在0.5纳秒～50纳秒之间，优选地，在1纳秒～20纳秒之间，例如在2纳秒～10纳秒之间。
8.根据前述任一项权利要求所述的驱动电路，其中：
所述第二组并联半导体开关的所述子组由单个半导体开关形成，或者
所述第一组并联半导体开关的所述子组由单个半导体开关形成。
9.根据前述任一项权利要求所述的驱动电路，其中：
所述第一组并联半导体开关包括具有不同导通电阻的半导体开关，或者
所述第二组并联半导体开关包括具有不同导通电阻的半导体开关。
10.根据权利要求9所述的驱动电路，其中：
所述第一组并联半导体开关包括两个以上具有二进制加权导通电阻的半导体开关，或者
所述第二组并联半导体开关包括两个以上具有二进制加权导通电阻的半导体开关。
11.根据前述任一项权利要求所述的驱动电路，其中，所述第一组或第二组并联半导体开关包括选自{场效应晶体管(FET)、双极晶体管(BJT)、绝缘栅双极晶体管(IGBT)}的组的晶体管开关。
12.根据前述任一项权利要求所述的驱动电路，进一步包括：
传感器，操作地连接以检测通过所述第一驱动输出所提供的负载电流，
所述控制电路操作地连接至所述传感器，并且适于根据所述负载电流的检测值改变所述第一组和第二组并联半导体开关的各个控制信号的特征。
13.根据权利要求12所述的驱动电路，其中，所述控制电路适于在所述重叠时间段期间控制所述第一组并联半导体开关的所述子组的导通电阻和/或所述第二组并联半导体开关的导通电阻。
14.根据权利要求13所述的驱动电路，其中，所述导通电阻通过以下控制：
改变所述第一组并联半导体开关的所述子组的半导体开关的数目；或者
改变所述第二组并联半导体开关的所述子组的半导体开关的数目。
15.根据权利要求12至14中任一项所述的驱动电路，其中，所述控制电路适于改变所述重叠时间段的所述持续时间。
16.根据权利要求12至15中任一项所述的驱动电路，其中，所述控制电路适于在20Hz～20kHz之间的至少一部分音频频率范围内检测所述负载电阻。
17.根据权利要求1所述的驱动电路，其中，进一步包括：
第二驱动器，包括连接在所述第一电源电压和第二驱动输出之间的上支路和连接在所述第一驱动输出和所述第二电源电压之间的下支路，
所述上支路包括通过由所述控制电路所提供的第三组控制信号的各个控制信号所控制的第三组并联半导体开关，
所述下支路包括通过由所述控制电路所提供的第四组控制信号的各个控制信号所控制的第四组并联半导体开关；
其中，所述控制电路还适于生成用于第三组和第四组并联半导体开关的各个控制信号，以在所述第二驱动输出的状态转换之间的重叠时间段期间建立经由所述上支路和所述下支路的电流通路。
18.根据前述任一项权利要求所述的驱动电路，其中，所述控制电路包括数字信号处理器。
19.根据前述任一项权利要求所述的驱动电路，其中，所述第一电源电压和所述第二电源电压之间的DC电压差在所述驱动电路运行期间位于1.8V～5.0V之间。
20.一种声音再生装置组件，包括：
数字音频信号发生器，
PWM或者PDM调制器，操作地连接至所述数字音频信号发生器，适于提供调制数字信号，
根据前述任一项权利要求所述的驱动电路，其中，所述控制电路被操作地连接以用于接收所述调制数字信号，
电声扬声器，电连接至所述第一电源电压与所述第二电源电压之一和所述第一驱动输出，或者电连接在所述第一驱动输出和所述第二驱动输出之间。
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