CN100536301C

CN100536301C - 半导体器件

Info

Publication number: CN100536301C
Application number: CNB2005101161834A
Authority: CN
Inventors: 远藤幸一; 高桥守郎
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-10-25
Filing date: 2005-10-25
Publication date: 2009-09-02
Anticipated expiration: 2025-10-25
Also published as: US7382116B2; US20060087300A1; JP2006121863A; CN1780124A; JP4005999B2

Abstract

本发明提供一种半导体器件。上侧及下侧开关元件通过使控制电压变化而在导通状态和非导通状态之间切换。控制单元控制该控制电压的大小而使上侧/下侧开关元件交替地导通。控制单元进行控制，以在上侧开关元件导通状态和非导通状态之间进行切换时刻的前后，使下侧开关元件的控制电压的绝对值成为比阈值电压的绝对值小、比基准电压大的中间电压。

Description

半导体器件

技术领域

本发明涉及使图腾柱(totem pole)型连接的上下半导体开关元件交替导通的半导体器件。

背景技术

作为将直流的输入电压变换为不同大小的直流的输出电压的器件，已知DC-DC变换器。DC-DC变换器一般包括：在输入电压和基准电压之间串联的、所谓的图腾柱型连接的上侧半导体开关元件和下侧半导体开关元件；以及在两个半导体开关元件的连接节点和负载之间连接的电感器。作为上侧半导体开关元件，可使用MOSFET或IGBT等晶体管，作为下侧半导体开关元件，可使用二极管。但是，在使用二极管的情况下，由于正向电压大，所以有功率损失大的问题。因此，即使是下侧半导体开关元件，也大多使用导通时的消耗功率少、通过栅极电压可进行与上侧半导体开关元件的导通/非导通同步的导通控制的电压控制半导体元件，例如MOSFET。

这样，在由MOSFET等电压控制半导体元件构成上侧/下侧半导体开关元件两者的情况下，需要防止因控制电路的逻辑或噪声等的影响而使上侧/下侧半导体开关元件同时导通而流过贯通电流。因此，在只有上侧半导体开关元件为导通状态的期间、以及只有下侧半导体开关元件为导通状态的期间的之间，设定两晶体管都为非导通状态的期间(静寂时间：dead time)。这种静寂时间被设定长度，以便即使因噪声等而使两晶体管产生接通/关断(turn on/off)的时间性变化，两晶体管也不同时变为导通状态。但是，如果将这种静寂时间设定得过长，则功率损失增大。因此，为了将静寂时间的长度设为需要的最小限度而提出了各种方案。例如，在日本特开2003-134802号公报中，根据检测一个半导体开关元件的控制电压低于等于阈值电压的比较器的输出，来切换另一个半导体开关元件的导通状态([0016]～[0019]段、图1、图6等)。

但是，该文献的电路是在通过比较器检测上下一方的半导体开关元件的控制电压比阈值电压小后，以上下另一方的半导体开关元件的控制电压作为大于等于阈值电压而从非导通状态切换为导通状态的电路。因此，需要基于比较器的检测、检测后的控制电压的控制的过程，所以静寂时间依然存在。

发明内容

本发明的半导体器件的特征在于包括：上侧开关元件，包括被施加第1控制电压的第1控制端子，通过使所述第1控制电压变化而在导通状态和非导通状态之间切换；下侧开关元件，包括在连接点与所述上侧开关元件串联连接、而且被施加第2控制电压的第2控制端子，通过使所述第2控制电压变化而在导通状态和非导通状态之间切换；以及控制单元，控制所述第1控制电压及所述第2控制电压的大小而使所述上侧开关元件和所述下侧开关元件交替地导通，所述控制单元在所述上侧开关元件在导通状态和非导通状态之间切换的时刻的前后的切换期间，将所述第2控制电压的绝对值控制为比所述下侧开关元件的阈值电压的绝对值小、比基准电压大的中间电压，并施加在所述第2控制端子上。

附图说明

图1是表示采用了本发明的实施方式的DC-DC变换器的基本结构的电路图。

图2是说明图1所示的DC-DC变换器的动作。

图3是说明图1所示的DC-DC变换器的动作。

图4是说明图1所示的DC-DC变换器的动作。

图5是表示以往的DC-DC变换器中的控制单元100的动作。

图6是表示本发明第1实施方式的DC-DC变换器的控制单元100的动作。

图7是表示本发明的实施方式的原理。

图8是表示本发明的实施方式的原理。

图9是表示本发明的实施方式的原理。

图10是表示晶体管Q2等n型MOS晶体管中的漏-源间电压Vds与漏极电流Id之间关系的曲线图。

图11表示本发明第2实施方式的DC-DC变换器的控制单元100的动作。

图12A表示本发明第3实施方式的DC-DC变换器的控制单元100的动作。

图12B表示本发明第4实施方式的DC-DC变换器的控制单元100的动作。

图12C表示本发明第5实施方式的DC-DC变换器的控制单元100的动作。

图12D表示本发明第6实施方式的DC-DC变换器的控制单元100的动作。

图13表示本发明第7实施方式的DC-DC变换器的基本结构的电路图。

图14表示进行第1实施方式的动作的控制单元100的具体结构例子。

图15表示图14所示的控制单元100的动作的时序图。

图16表示进行第2实施方式的动作的控制单元100的具体结构例子。

图17是表示图16所示的控制单元100的动作的时序图。

图18表示进行第4实施方式的动作的控制单元100的具体结构例子。

图19是表示图18所示的控制单元100的动作的时序图。

图20表示本发明的实施方式的一个变形例。

具体实施方式

下面，参照附图来说明本发明的实施方式。图1是表示采用了本发明的实施方式的DC-DC变换器的基本结构的电路图。该DC-DC变换器包括：在被提供了输入电压Vin的输入端子N0和被提供了基准电压(0)的地线GND之间，作为上侧开关元件的n型MOS晶体管Q1，以及在节点N1上与该晶体管Q1串联连接的、作为下侧开关元件的n型MOS晶体管Q2。

在节点N1上连接电感器L1的一端，电感器L1的另一端被作为将输出电压Vout输出的输出端子N2。再有，在该输出端子N2和接地端子之间，连接用于使输出电压Vout平滑的平滑电容器C1。

晶体管Q1通过改变被提供给栅极的栅极电压P4的大小，而在非导通状态和导通状态之间被切换。晶体管Q2也通过改变被提供给栅极的栅极电压P7的大小，而在非导通状态和导通状态之间被切换。栅极电压P4和P7的大小在控制单元100中受到控制。控制单元100通过控制该栅极电压P4及P7，使晶体管Q1、Q2交替地导通。

在晶体管Q1为导通状态、晶体管Q2为非导通状态的情况下，基于输入电压Vin的电流I经由晶体管Q1及电感器L1而被供给到负载LOAD(图2)。另一方面，在晶体管Q为非导通状态、晶体管Q2为导通状态的情况下，通过基于被存储于电感器L1中的能量的电流I，经由负载LOAD而向晶体管Q2流入再生电流I(Q2)(图3)。以后，通过交替地重复图2、图3所示的状态，输入电压Vin被变换为不同大小的输出电压Vout并被输出到负载LOAD。

n型MOS晶体管Q2分别具有寄生二极管D2，寄生二极管D2与通常的偏置条件一样，源区(S)和p型衬底被短路、并将从p型衬底向n型漏区(D)的方向作为正方向。在寄生二极管D2导通时，开关速度因复原现象而下降，而且功率损失增大。因此，晶体管Q2在其漏-源间电压必须大于等于二极管D2的正向电压的条件下被使用。

再有，作为上侧开关元件的晶体管Q1，也可以使用p型MOS晶体管。这种情况下，源极、漏极的电位关系、栅极电压的符号等成为完全相反的关系。此外，也可以使用双极晶体管等、与下侧开关元件不同结构的元件。

在晶体管Q1、Q2同时导通时，流过图4所示的贯通电流I’，功率损失增大，而且还存在诱发晶体管Q1、Q2的击穿的可能性。为了防止它，以往如图5所示，将栅极电压P4、P7同时为“L”电平的静寂时间(t1～t2、t3～t4)设定为合适的长度，即使产生突发性的噪声，也避免晶体管Q1、Q2同时导通。

另一方面，本实施方式的控制单元100如图6所示，在栅极电压P4为“L”电平和“H”电平之间进行逻辑切换的时刻(t2、t3)的前后的切换期间(t 1～TA、tB～t4)，将栅极电压P7切换为中间电压Vmean。该中间电压Vmean是比基准电压即“L”电平高、且比晶体管Q2的阈值电压Vth2低的电压。优选是只比阈值电压Vth2低与考虑了噪声等的变动的余量对应的部分的电压。由此，晶体管Q2可以在栅极电压P4的逻辑切换后立即在导通状态和非导通状态之间进行切换。因此，与现有技术相比较，能降低与静寂时间的部分相对应的电力损耗。其原理基于MOS晶体管的特性，以下参照图7～图10来详细地说明。

如图7所示，在栅电极上施加大于等于阈值电压Vth2的栅极电压Vg时，在栅电极之下的P^-层表面形成N沟道层，成为源-漏间可以导通的状态。形成N沟道层的条件是源-漏间电压Vgs大于等于阈值电压Vth2，但由于晶体管Q2的源极侧被接地，所以栅极电压Vg大于等于阈值电压Vth2成为n沟道形成的条件。在栅极电压Vg低于阈值电压Vth2、例如为零的情况下，不形成N沟道层，即使在源-漏间施加电压，也不流过电流。

在形成了N沟道层的状态下，在源-漏间施加电压Vds时，在源-漏间流过电流Id。在n型MOS晶体管中，通常即使漏极电位Vd比源极电位Vs高，在漏-源间也流过电流(以下，将这种状态称为正向偏置)。在源-漏间电压Vds变大时，源-漏间电流Id也与其大致成正比增加(非饱和区)，在电压Vds比Vg大时，如图8所示，n沟道层夹断(pinch off)，即使电压Vds增加，电流Id也不大增加(饱和区)。

与上述相反，即使漏极电位Vd比源极电位Vs低(以下，将这种状态称为反向偏置)，也不能流过电流，图1的晶体管Q2在该条件下流过再生电流I(Q2)。但是，在反向偏置的情况下，n型MOS晶体管的栅电极之下形成n沟道层的条件，不是由源-栅间电压Vgs决定，而是由漏-栅间电压Vgd(＝|Vg|+|Vd|)决定。

由于这样的正向偏置和反向偏置时形成n沟道层的条件不同，所以表示漏-源间电压Vds和漏极电流Id之间关系的曲线图如图10所示。即，在栅极电压Vg大于等于阈值电压(这里设为0.6V)的情况下，无论漏-源间电压Vds为正或负，都流过漏极电流Id。在图10中，示出了栅极电压Vg为1.0V的情况下、1.5V的情况下、大于1.5V情况下的曲线。

在栅极电压Vg为0V的情况下，漏源间电压Vds为正，即漏极侧是比源极侧高的电位的情况下(正向偏置)，不流过漏极电流Id。另一方面，在漏-源间电压Vds为负，即漏极侧是比源极侧低的电位的情况下(反向偏置)，Vds大于等于寄生二极管的正向电压时，开始流过漏极电流Id。

在栅极电压Vg是比0大、比阈值电压小的电压，例如为0.5V左右的中间电压的情况下，与Vg为0的情况同样，在正向偏置时不流过漏极电流Id。相反，在反向偏置时，如图10所示，因漏-源间电压Vds大约为-0.1V，所以开始流过漏极电流。在本发明，关注到这种特性，在图1的晶体管Q1的栅极电压P4在“L”电平和“H”电平之间进行逻辑切换时刻的前后的切换期间中，施加比这样的阈值电压小的作为中间电压的栅极电压Vg(0.5V左右，上述中间电压Vmean)。由此，晶体管Q2可以在栅极电压P4的逻辑切换后立即在导通状态和非导通状态之间进行切换。因此，与以往相比，可以降低静寂时间的部分的功率损失。

下面，根据图11来说明本发明的第2实施方式。如图11所示，在栅极电压P4从“H”电平切换到“L”电平的时刻(t3)的前后的切换期间(tB～t4)中，将栅极电压P7从基准电压切换为中间电压Vmean的方式与第1实施方式相同。但是，在栅极电压P4从“L”电平切换到“H”电平的时刻(t2)的前后的切换期间中，不是将栅极电压P7作为中间电压Vmean而是作为基准电压的方面，与第1实施方式有所不同。与第1实施方式相比，这种结构实质性地增加了静寂时间变长部分的功率损失，但可以进一步减少晶体管Q1和Q2同时导通并流过贯通电流的可能性。

即，在栅极电压P4从“L”电平切换到“H”电平的时刻晶体管Q1导通，晶体管Q2为非导通时，晶体管Q2的漏极(节点N1)的电位上升。晶体管Q2的漏-栅间有电容器，所以节点N1的电位上升时，在该电容器中流过充电电流。这种情况下，在控制单元100的与晶体管Q2的栅极连接的元件的导通电阻大时，在流过该充电电流时晶体管Q2的栅极电位上升而大于等于阈值电压Vth2，晶体管Q2导通(误导通)而流过贯通电流。栅极电位Q2如第1实施方式那样上升至Vmean时，误导通的可能性高。因此，在要降低误导通的可能性的情况下，该第2实施方式是较佳的。

下面，参照图12A来说明本发明的第3实施方式。在该实施方式，与第1实施方式的不同在于：在栅极电压P4从“H”切换到“L”电平，晶体管Q1为非导通状态(时刻t3)，经过上述切换期间(tB～t4)后，也不使栅极电压P7上升至“H”电平，而原样维持中间电压Vmean。即使是这种方式，也可以使晶体管Q1为非导通状态期间的晶体管Q2维持导通状态，而且与第1实施方式同样，可以使晶体管Q2在晶体管Q1切换到非导通状态后立即导通(参照图10)。

下面，参照图12B来说明本发明的第4实施方式。该实施方式在栅极电压P4为“L”电平、晶体管Q1为非导通期间，栅极电压P7不上升至输入电压Vin而被维持在中间电压Vmean这方面与第3实施方式相同。但是，在栅极电压P4从“L”上升到“H”电平(时刻t2等)，使晶体管Q1导通之前，将栅极电压P7从“H”下降到“L”方面，与第3实施方式有所不同。根据这种结构，与第2实施方式同样，可以降低误导通的可能性。

下面，参照图12C来说明本发明的第5实施方式。在该实施方式，在栅极电压P7被始终维持在中间电压Vmean方面，与上述实施方式有所不同。即使是这种方式，也可以在晶体管Q1为非导通状态期间将晶体管Q2维持在导通状态。此外，在晶体管Q1为导通状态的情况下，可以使晶体管Q2为非导通状态。在晶体管Q1为导通状态的情况下，漏极的电位比源极的电位高(正向偏置)，因而如果栅极电压Vg比阈值电压Vth2低，则晶体管Q2就不导通(参照图10的Vg＝0.5的曲线)。而且，与第1实施方式同样，可以使晶体管Q2在晶体管Q1切换到非导通后立即导通(参照图10)。

下面，参照图12D来说明本发明的第6实施方式。该实施方式在栅极电压P4为“H”电平，晶体管Q1为导通状态的期间，不使栅极电压P7下降至基准电压而维持在中间电压Vmean方面，与上述实施方式有所不同。晶体管Q1为导通状态期间，由于晶体管Q2为正向偏压，所以即使将中间电压Vmean施加在栅极上，晶体管Q2也为非导通状态，所以这样的结构也是可能的。根据这种结构，可以简化栅极电压P7的控制，可以简单地形成控制单元100的结构。

下面，参照图13来说明本发明的第7实施方式。该实施方式在包括用于检测晶体管Q2的温度的温度传感器200，其检测结果被反馈到控制单元100并利用进行栅极电压P7的大小的控制这方面，与上述实施方式有所不同。

晶体管Q2的阈值电压Vth2具有温度依赖性的情况居多。为了减小功率损失，期望中间电压Vmean的大小为尽量接近Vth2的值，而在Vth2因温度变化而下降的情况下，栅极电压P7原封不动时，晶体管Q2错误导通，从而有流过贯通电流的可能性。为了防止它，在通过温度传感器200检测到温度上升的情况下，可以使中间电压Vmean的值比温度上升前小。由此，可以防止晶体管Q2的误导通，并且可以将功率损失抑制到最小限度。

下面，参照图14～图21来说明这种控制单元100的具体结构例子及动作。再有，在图14、图16、图18及图20中，与图1等有所不同，将晶体管Q1作为p型MOS晶体管来说明，所以在栅极电压P4为“L”电平时晶体管Q1导通，在栅极电压P4为“H”电平时晶体管Q1非导通。

图14表示用于进行第1实施方式的动作的控制单元100的结构例子。

控制单元100包括将栅极电压P4作为输出信号输出到晶体管Q1的栅极的CMOS反相器C1。此外，控制单元100包括用于对输出到晶体管Q2的栅极上的栅极电压P7的大小进行切换的切换电路C2。CMOS反相器C1将p型MOS晶体管PM1和n型MOS晶体管NM1通过作为输出端子的漏极来连接，并将信号P3共用地输入到两者的栅极上。

另外，切换电路C2包括：n型MOS晶体管NM2；n型MOS晶体管NM3；以及开关元件SW1。晶体管NM2的源极和晶体管NM3的漏极连接并被作为栅极电压P7的输出端子。晶体管NM2及NM3的栅极上，分别输入信号P10、P6。而开关元件SW1将被供给了输入电压Vin的端子H、以及被供给了与中间电压Vmean对应的电压V2的端子L的其中之一选择性连接到晶体管NM2的漏极。这里，假设在信号P5为“H”电平的情况下，晶体管NM2的漏极被连接到端子H，在“L”电平的情况下晶体管NM2的漏极被连接到端子L。再有，端子L2上供给的电压V2由偏置电路105根据参照电压V1而生成。

信号P10是信号P4为“H”电平的期间、及其前后的规定期间(切换期间)为“H”电平的信号，另一方面，信号P6是该反相器电路120产生的反转信号。因此，晶体管NM2和NM3交替地导通，栅极电压P7在基准电压和提供给晶体管NM3的漏极的电压(Vin或V2)之间切换。Vin和V2之间的切换，由开关元件SW1基于信号P5来进行。信号P5是在信号P4为“H”电平期间之中，除了所述切换期间以外的期间中为“H”电平的信号。

在信号P10从“L”电平切换为“H”电平，同时信号P6从“H”电平切换到“L”电平时，栅极电压P7从“L”电平上升至电压V2。然后，信号P5经过上述切换期间后从“L”电平上升至“H”电平时，开关元件SW1从端子L切换到端子H，由此，栅极电压P7从电压V2上升至Vin。在下一个切换期间中信号P5从“H”电平下降到“L”电平时，栅极电压P7从电压Vin下降到V2。在经过切换期间后，信号P10从“H”电平切换到“L”电平，同时信号P6从“L”电平切换到“H”电平时，栅极电压P7下降到“L”电平。这样，生成图15所示的栅极电压P7。

控制单元100包括脉冲发生电路101、延迟电路102、114、115、116、相位匹配电路110、116、比较器112、113、反相器电路111、117、120、“或”电路119等，以便以具有上述定时(timing：时序)来生成这些信号p4、P5、P6及P7。

脉冲发生电路101是以规定的间隔来产生规定的脉冲信号P0的电路。延迟电路102输出将该脉冲信号P0延迟了时间Td0后的信号P1。该信号P1被输入到相位匹配电路110。相位匹配电路110输出该信号P1、以及作为来自延迟电路115的延迟信号P12的逻辑和(logic sum)信号的信号P2。该信号P2通过反相器111的反转信号P3由CMOS反相器C1再次被反转，生成栅极电压P4。延迟电路115生成将上述栅极电压P7与参照电压产生电路104输出的参照电压V1的比较输出P10延迟了时间Td2后的延迟信号P12。

比较器112比较栅极电压P4和参照电压产生电路104产生的参照电压V1而输出比较信号Pc。延迟电路114输出将该比较信号Pc延迟了规定时间后的信号P11。该信号P11与信号P1一起被输入到相位匹配电路116。相位匹配电路116与信号P11的上升同步地下降，输出与信号P1的下降同步下降的信号P8。该信号P8被反相器电路117反转，而上述信号P5以与信号P4具有规定的定时来生成。

该信号P5也被输入到延迟电路118，生成使信号P5延迟了规定时间的延迟信号P9。然后，由“或”电路119生成该信号P9和P1的逻辑和信号P10。由反相器电路120反转了该信号P10所得的信号是上述信号P6。

在图14的结构例子，将监视晶体管Q2的栅极电压P7的逻辑切换而生成的信号P12输入到相位匹配电路110，从而调整晶体管Q1的栅极电压P4的切换定时，而将监视晶体管Q1的栅极电压P4而生成的信号P11输入到相位匹配电路116，从而调整晶体管Q2的栅极电压P7的切换定时。由此，可以将三级地变化电压值的栅极电压P7的切换定时和栅极电压P4的切换定时最佳化。

下面，参照图16及图17来说明进行本发明第2实施方式(图11)的动作的控制单元110的结构例子及动作。CMOS反相器C1、切换电路C2、脉冲发生电路101、参照电压电路104及偏置电路105的结构与图14相同。但是，在图16的结构例子，省略了比较器、相位匹配电路等，取而代之为延迟电路102、123形成级联(cascaded)，通过将它们的输出信号P1、P2’输入到“与”电路126、127、及“或”电路128，生成信号P5、P6及P3等。

此外，为了生成图11所示的P7的波形，生成信号P19。该信号P19是用于切换开关元件SW1的信号。信号P19是在信号P10从“H”切换到“L”时同时从“L”切换到“H”，在信号P10从“L”切换到“H”后，在经过上述切换期间的时刻从“H”切换到“L”的信号。开关元件SW1在信号P19为“H”电平的情况下，将晶体管NM2的漏极连接到端子H(电压Vin)，在信号P19为“L”电平的情况下，将晶体管NM3的漏极连接到端子L(电压V2)。

作为用于生成信号P3、P4、信号P5、P6及P19等的电路，在图16的结构例子中采用延迟电路102’、123、“与”电路126、127、及“或”电路128。

“与”电路126输出逻辑积(logic product)信号P18，该信号P18是信号P0和信号P1的逻辑积信号，信号P0由脉冲发生电路101生成，信号P1是将信号P0由延迟电路102’延迟了时间Td1所得的信号。该信号P18由反相器电路129反转并作为信号P10被输出到晶体管NM3的栅极，此外，通过缓冲电路130作为信号P6被输出到晶体管NM3的栅极。

“与”电路127输出逻辑积信号P3，该信号P3是信号P1和延迟信号P2’的逻辑积信号，延迟信号P2’是将信号P1由延迟电路123延迟了时间Td2所得的延迟信号，该信号P3的通过CMOS反相器C1的反转信号被形成为信号P4。信号P4成为在脉冲信号P0的上升之后，大致延迟时间Td1+Td2后下降的信号。即，信号P4成为比信号P10延迟时间Td2后上升的信号。由此，在晶体管Q1从非导通状态切换到导通状态，晶体管Q2相反地从导通状态切换到非导通状态时，静寂时间被确保。

信号P19通过“或”电路128，作为信号P2’和信号P18的逻辑和信号而生成。因此，信号P19成为比信号P4延迟时间Td2后上升，比信号P6延迟时间Td1+td2后下降的信号。由此，栅极电压P7成为在晶体管Q1从导通状态切换到非导通状态的时刻的前后，对晶体管Q2的栅极供给电压V2的波形。

下面，参照图18及图19来说明用于进行本发明第4实施方式(图12B)的动作的控制单元100的结构例子及动作。在该第4实施方式，栅极电压P7只在电压V2和基准电压之间变动，所以与上述图14和图16相比，可以将控制单元100形成为简单的结构。即，切换电路C2没有开关元件SW1，在晶体管NM2的漏极上被始终施加电压V2。此外，输入到CMOS反相器C1的信号P’3是由延迟电路102”将信号P0延迟了时间Td后的信号，而输入到切换电路C2的信号P10及P6形成以与信号P0相同的定时来切换的信号。因此，栅极电压P7成为在信号P10为“H”的情况下为电压V2、在信号P10为“L”的情况下为基准电压的与信号P0基本同步的信号。因此，可获得具有图19所示的波形的信号P4、P7。再有，就构成用于进行第3实施方式的动作(图12A)的控制单元100而言，例如在图18中，设置用于生成信号P0和P1的逻辑和信号的“或”电路，将该逻辑和信号及其反转信号作为信号P10、P6就可以。

以上，对发明的实施方式进行了说明，但本发明不限于这些实施方式，在不脱离本发明的主旨的范围内，可进行各种追加、变更、置换等。例如，在上述实施方式，在栅极电压P4的逻辑的切换时刻的前后的切换期间中，将栅极电P7切换为阶梯状的中间电压Vmean，使切换期间维持一定，但如图20所示，也可以控制栅极电压P7，以使其从基准电压缓慢地向中间电压Vmean维持规定的斜度来上升，或从中间电压Vmean缓慢地向基准电压以规定的斜度下降。

本申请基于并要求2004年10月25日申请的日本专利申请2004-309663，其内容全部包含于此。

Claims

1.一种半导体器件，其特征在于包括：

上侧半导体开关元件，包括被施加第1控制电压的第1控制端子，通过使所述第1控制电压从高电平变化到低电平、或从低电平变化到高电平，而在导通状态和非导通状态之间切换；

下侧半导体开关元件，在连接点与所述上侧半导体开关元件串联连接，而且包括被施加第2控制电压的第2控制端子，通过使所述第2控制电压变化而在导通状态和非导通状态之间切换；以及

控制单元，控制所述第1控制电压及所述第2控制电压的电平而使所述上侧半导体开关元件和所述下侧半导体开关元件交替地导通，

所述控制单元将所述第2控制电压的绝对值控制为比所述下侧半导体开关元件的阈值电压的绝对值小、比接地电压大的中间电压，并在切换期间持续将所述中间电压施加在所述第2控制端子上，所述阈值电压是导通所述下侧半导体开关元件所需的最小栅-源电压，所述切换期间是在所述第1控制电压在高电平和低电平之间的逻辑切换之前开始、并在所述第1控制电压在高电平和低电平之间的所述逻辑切换之后结束。

2.如权利要求1所述的半导体器件，其中，还包括以面向所述连接点的方向作为正方向与所述下侧半导体开关元件并联连接的第1二极管。

3.如权利要求2所述的半导体器件，其中，所述下侧半导体开关元件是n型MOS晶体管，所述第1二极管是该n型MOS晶体管的寄生二极管。

4.如权利要求3所述的半导体器件，其中，还包括以与面向所述连接点的方向相反的方向作为正方向与该上侧半导体开关元件并联连接的第2二极管，所述上侧半导体开关元件是n型MOS晶体管。

5.如权利要求4所述的半导体器件，其中，所述第2二极管是所述n型MOS晶体管的寄生二极管。

6.如权利要求1所述的半导体器件，其中，所述上侧半导体开关元件是p型MOS晶体管。

7.如权利要求1所述的半导体器件，其中，所述上侧半导体开关元件是双极晶体管。

8.如权利要求1所述的半导体器件，其中，所述中间电压是比所述阈值电压低与考虑了噪声变动的因素的余量对应的部分的电压。

9.如权利要求1所述的半导体器件，其中，在所述切换期间的前后，所述上侧半导体开关元件为非导通状态的情况下，所述第2控制电压的绝对值被设定为比所述下侧半导体开关元件的所述阈值电压的绝对值高的电压，在所述上侧半导体开关元件为导通状态的情况下，所述第2控制电压被设定为所述接地电压。

10.如权利要求1所述的半导体器件，其中，在所述切换期间的前后，所述上侧半导体开关元件为非导通状态的情况下，所述第2控制电压的绝对值被设定为比所述下侧半导体开关元件的阈值电压的绝对值高的电压，在所述上侧半导体开关元件为导通状态的情况下，所述第2控制电压的绝对值被设定为所述中间电压。

11.如权利要求1所述的半导体器件，其中，所述控制单元在所述上侧半导体开关元件从导通状态切换为非导通状态的时刻的前后的切换期间，将所述第2控制电压的绝对值控制为所述中间电压，而在所述上侧半导体开关元件从非导通状态切换为导通状态的时刻的前后的切换期间，将所述第2控制电压的绝对值控制为所述接地电压。

12.如权利要求1所述的半导体器件，其中，所述控制单元在所述切换期间、及其前后的期间，将所述第2控制电压的值维持在所述中间电压。

13.如权利要求1所述的半导体器件，其中，所述中间电压在所述切换期间的时候被维持在一定的值。

14.如权利要求1所述的半导体器件，其中，所述中间电压在所述切换期间的时候按照规定的斜度增加或减少。

15.如权利要求1所述的半导体器件，其中，还包括用于检测所述下侧半导体开关元件的温度的温度检测单元，

所述控制单元根据该温度检测单元的检测输出，控制所述中间电压的电平。

16.如权利要求15所述的半导体器件，其中，所述控制单元在通过所述温度检测单元检测出温度上升的情况下，进行使所述中间电压的电平降低的控制。

17.如权利要求1所述的半导体器件，其中，还包括一端连接到所述连接点的电感器，在该电感器的另一个端子上连接负载。

18.如权利要求17所述的半导体器件，其中，还包括被连接到所述电感器的另一个端子的平滑电容器。