JP2011100953A - 半導体装置およびｄｃ−ｄｃコンバータ - Google Patents

Abstract

【課題】電力変換効率をより向上させる半導体装置を提供する。
【解決手段】第１のゲート配線に接続する第１のゲート電極および第１の閾値電圧を有する第１のスイッチング素子と、前記第１の閾値電圧よりも絶対値が大きい第２の閾値電圧を有し、第１のゲート配線の単位長さあたりの抵抗よりも大きい抵抗を有する第２のゲート配線に接続する第２のゲート電極を有する第２のスイッチング素子と、を備えたことを特徴とする半導体装置が提供される。
【選択図】図１

Description

本発明は、半導体装置およびＤＣ−ＤＣコンバータに関する。

パソコン等で用いられる降圧型のＤＣ−ＤＣコンバータは、ＬＳＩ（Large Scale Integration）等が低電圧化、大電流化するのに伴い、電力変換の高い同期整流方式が用いられている。また、小型化やＤＣ−ＤＣコンバータ回路の寄生インダクタンスを低減するため、ワンチップ構成が主流になりつつある。
その構成は、１次側の電圧をあるデューティ比でスイッチング（チョッピング）して２次側に伝えるハイサイド用のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、このＭＯＳＦＥＴがオフのときの出力電流を還流させるためのローサイド用のＭＯＳＦＥＴと、これらのＭＯＳＦＥＴを駆動するためのＭＯＳＦＥＴで構成されるドライバ回路とを、含む構成である（例えば、特許文献１参照）。また、これらに制御回路を含む構成もある。

同期整流方式のＤＣ−ＤＣコンバータでは、ハイサイド用のＭＯＳＦＥＴとローサイド用のＭＯＳＦＥＴが同時にオンすると回路がショートしてしまうために、デッドタイムと呼ばれるハイサイド用のＭＯＳＦＥＴとローサイド用のＭＯＳＦＥＴの両方がオフになる時間が設けられる。

ハイサイド用のＭＯＳＦＥＴがオフしてからローサイド用のＭＯＳＦＥＴがオンするまでの間、主に、ローサイド用のＭＯＳＦＥＴの内蔵ダイオードを通じて還流電流が流れる。残りの電流は、ＭＯＳＦＥＴ中のＭＯＳダイオードを通じて流れる。このとき、内蔵ダイオードに流れる電子電流の一部が基板に注入される。注入された電子電流は、ハイサイド用のＭＯＳＦＥＴがオンする際にハイサイド側へ流れ損失となったり、基板を通じてドライバ回路や制御回路に流れ込みこれらの回路が誤動作する原因となる。

この基板に注入される電子電流を減らすには、ローサイド用のＭＯＳＦＥＴの閾値電圧（Ｖｔｈ）を下げることが有効である。なぜなら、ＭＯＳダイオードを通じて流れる電流は、閾値電流を下げることによって増加するからである。ただし、ローサイド用のＭＯＳＦＥＴの閾値電圧を下げるとハイサイド用のＭＯＳＦＥＴのターンオン時にローサイド用のＭＯＳＦＥＴが誤オンしてしまうセルフターンオンが発生し易くなる。

ローサイド用のＭＯＳＦＥＴがオフで、ハイサイド用のＭＯＳＦＥＴがオンするとき、ローサイド用のＭＯＳＦＥＴのドレーン・ソース間には急激な電圧変化が生じる。この電圧変化によって、ゲート・ドレーン間容量を通じて変位電流が流れる。この電流は、ローサイド用のＭＯＳＦＥＴのゲート電極からドライバ回路のＮチャネル型のＭＯＳＦＥＴに通じ、さらにＤＣ−ＤＣコンバータのグランド電位（ＧＮＤ）と流れていき、ローサイド用のＭＯＳＦＥＴのゲート電圧の上昇を招く。セルフターンオンとは、このゲート電圧の上昇が閾値電圧よりも高くなる場合にローサイド用のＭＯＳＦＥＴがオンしてしまう現象である。このセルフターンオンにより、ハイサイド用のＭＯＳＦＥＴとローサイド用のＭＯＳＦＥＴを貫通電流が流れ、大きな損失を発生させる。

特開２００９−０２２１０６号公報

本発明の目的は、電力変換効率を向上させることのできる半導体装置およびＤＣ−ＤＣコンバータを提供することである。

本発明の一態様によれば、第１のゲート配線に接続する第１のゲート電極および第１の閾値電圧を有する第１のスイッチング素子と、前記第１の閾値電圧よりも絶対値が大きい第２の閾値電圧を有し、第１のゲート配線の単位長さあたりの抵抗よりも大きい抵抗を有する第２のゲート配線に接続する第２のゲート電極を有する第２のスイッチング素子と、を備えたことを特徴とする半導体装置が提供される。
また、本発明の一態様によれば、ローサイド用の半導体装置と、前記半導体装置に対して直列に接続されたハイサイド用のスイッチング素子と、前記半導体装置と前記スイッチング素子との間に、一端側が接続されたインダクタと、前記インダクタの他端側に接続されたコンデンサと、を備えたことを特徴とするＤＣ−ＤＣコンバータが提供される。

本発明によれば、電力変換効率を向上させることのできる半導体装置およびＤＣ−ＤＣコンバータが実現する。

本実施の形態に係る半導体装置の要部回路図である。 本実施の形態に係るＤＣ−ＤＣコンバータであり、（ａ）は、ＤＣ−ＤＣコンバータの要部回路図、（ｂ）は、ＤＣ−ＤＣコンバータ中のローサイド用のスイッチング素子およびドライバ回路を構成する半導体装置の断面模式図、（ｃ）は、スイッチング素子およびドライバ回路の要部回路図である。 比較例に係るＤＣ−ＤＣコンバータであり、（ａ）は、ＤＣ−ＤＣコンバータの要部回路図、（ｂ）は、ＤＣ−ＤＣコンバータ中のローサイド用のスイッチング素子およびドライバ回路の断面模式図、（ｃ）は、スイッチング素子およびドライバ回路の要部回路図である。 本実施の形態に係わる半導体装置の平面図である。 図５（ａ）は、図４のＡ−Ａ’断面であり、図５（ｂ）は、図４のＢ−Ｂ’断面である。 図４の領域９０Ｌにおける半導体装置の要部拡大平面図である。 本実施の形態に係わる半導体装置の変形例の平面図である。 本実施の形態に係わる半導体装置の変形例の平面図である。 本実施の形態に係わる半導体装置の変形例の要部平面図である。 図４、図７、図８の領域９０Ｌにおける半導体装置の要部拡大平面図である。

以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同期整流方式の降圧型ＤＣ−ＤＣコンバータを一例に実施の形態を説明する。まず、最初に、本実施の形態に係る半導体装置と、この半導体装置を組み込んだＤＣ−ＤＣコンバータの概要について説明する。

図１は、本実施の形態に係る半導体装置の要部回路図である。
半導体装置１００は、複数のＭＯＳＦＥＴ（電界効果トランジスタ）からなるスイッチング素子１０Ａ、１０Ｂを含む。これら複数のスイッチング素子１０Ａ、１０Ｂのゲート電極１０ｇは、共通のゲート配線２０に接続されている。これらスイッチング素子１０Ａ、１０Ｂのそれぞれのソース領域１０ｓとドレイン領域１０ｄとは、並列に接続されている。それぞれのスイッチング素子１０Ａ、１０Ｂには、内蔵ダイオード１４が形成されている。また、ソース領域１０ｓとドレイン領域１０ｄとを、配線３０、４０によりそれぞれ並列に接続することにより、それぞれのスイッチング素子１０Ａ、１０Ｂに流れる電流が配線３０、４０に合流し、半導体装置１００には、大電流を通電させることができる。

複数のスイッチング素子１０Ａ、１０Ｂが配置された領域９０は、第１の閾値電圧を有する第１のスイッチング素子１０Ａが配置された第１の領域９０Ｌと、第２の閾値電圧を有する第２のスイッチング素子１０Ｂが配置された第２の領域９０Ｈと、を有する。ここで、第１の閾値電圧の絶対値は、第２の閾値電圧の絶対値よりも小さい。また、共通のゲート配線２０のうちで、第１の閾値電圧を有する第１のスイッチング素子１０Ａに接続された部分の単位長さあたりのゲート配線の抵抗Ｒｇ−１は、第２の閾値電圧を有する第２のスイッチング素子１０Ｂに接続された部分の単位長さあたりのゲート配線の抵抗Ｒｇ−２よりも小さくなっている。

このように、抵抗Ｒｇ−１を有するゲート配線を第１のゲート配線、抵抗Ｒｇ−２を有するゲート配線を第２のゲート配線とすると、半導体装置１００は、第１のゲート配線に接続するゲート電極１０ｇおよび第１の閾値電圧を有する第１のスイッチング素子１０Ａを備える。さらに、半導体装置１００は、第１の閾値電圧よりも絶対値が大きい第２の閾値電圧を有し、第１のゲート配線の単位長さあたりの抵抗よりも大きい抵抗を有する第２のゲート配線に接続するゲート電極を有する第２のスイッチング素子１０Ｂと、を備える。また、これらの第１および第２のスイッチング素子１０Ａ、１０Ｂは、後述するドライバ回路により制御される。このような半導体装置１００のさらなる詳細な構造と作用効果については、後述する。

次に、半導体装置１００を組み込んだＤＣ−ＤＣコンバータ２００について説明する。まず、ＤＣ−ＤＣコンバータの構造と動作の概要から説明する。
図２は、本実施の形態に係るＤＣ−ＤＣコンバータの要部図である。図２（ａ）には、本実施の形態に係るＤＣ−ＤＣコンバータ２００の要部回路図が示され、図２（ｂ）には、ＤＣ−ＤＣコンバータ２００中のスイッチング素子１０Ｂおよびドライバ回路４５の断面模式構造が示され、図２（ｃ）には、ＤＣ−ＤＣコンバータ２００中のスイッチング素子１０およびドライバ回路４５の要部回路図が示されている。

また、図３は、比較例に係るＤＣ−ＤＣコンバータの要部図である。図３（ａ）には、比較例のＤＣ−ＤＣコンバータ３００の要部回路図が示され、図３（ｂ）には、ＤＣ−ＤＣコンバータ３００中のスイッチング素子１０Ｂおよびドライバ回路４５の断面模式構造が示され、図３（ｃ）には、ＤＣ−ＤＣコンバータ３００中のスイッチング素子１０およびドライバ回路４５の要部回路図が示されている。

本実施の形態に係るＤＣ−ＤＣコンバータ２００では、ローサイド用のスイッチング素子として、半導体装置１００と、ドライバ回路４５が組み込まれている。比較例のＤＣ−ＤＣコンバータ３００には、この半導体装置１００が組み込まれていない。ＤＣ−ＤＣコンバータ３００のローサイド用のスイッチング素子は、全て、上述したスイッチング素子１０Ｂである。これ以外の構造は同じである。

図２（ａ）に示すように、本実施の形態に係るＤＣ−ＤＣコンバータ２００は、ドライバ回路４５と、ハイサイド用のスイッチング素子１１と、ローサイド用のスイッチング素子としての半導体装置１００と、例えば、コイル等のインダクタ５０と、コンデンサ５１と、を備える。

ドライバ回路４５には、ハイサイド用のスイッチング素子１１のゲート電極１１ｇと、ローサイド用のスイッチング素子である半導体装置１００のゲート電極１０ｇとがそれぞれ接続している。ドライバ回路４５は、半導体装置１００、スイッチング素子１１をオン、オフする働きをする。スイッチング素子１１は、例えば、Ｐチャネル型であり、半導体装置１００のスイッチング素子１０Ａ、１０Ｂは、例えば、Ｎチャネル型である。スイッチング素子１０Ａ、１０Ｂ、１１は、例えば、横型のパワーＭＯＳＦＥＴである。

ハイサイド用のスイッチング素子１１のドレイン領域１１ｄに接続されたドレイン電極と、ローサイド用のスイッチング素子である半導体装置１００のドレイン領域１０ｄに接続されたドレイン電極との接続点（ノード５２）には、例えば、インダクタ５０の一端側が接続している。このインダクタ５０の他端側は、出力端子５３に接続している。このほか、インダクタ５０の他端側には、コンデンサ５１が接続され、さらにコンデンサ５１を介して基準電位（例えば、接地電位ＧＮＤ）が供給される。スイッチング素子である半導体装置１００のソース領域１０ｓに接続されたソース電極３１は、基準電位（ＧＮＤ）に接続されている。そして、スイッチング素子１１のソース領域１１ｓと半導体装置１００のソース領域１０ｓとの間には、電源５７が設けられている。この電源５７によって、スイッチング素子１１のソース領域１１ｓには、入力電圧Ｖ_ｉｎが入力され、出力端子５３からは出力電圧Ｖ_ｏｕｔが出力される。なお、半導体装置１００のドレイン領域１０ｄとソース領域１０ｓとの間には、内蔵ダイオード１４が形成されている。
ドライバ回路４５と半導体装置１００、スイッチング素子１１は、高速動作を実現するために、破線にて囲まれた同一の基板（半導体基板）１５上に形成されている。

図２（ｂ）に基板１５上に形成されたスイッチング素子１０Ｂおよびドライバ回路４５の断面の一部を示す。スイッチング素子１０Ｂの形成領域には、Ｐ⁻型の基板１５内にＰ型のベース領域（Ｐ型ウェル領域）１６が形成されている。Ｐ型のベース領域１６の表面には、Ｎ^＋型のソース領域１０ｓ、Ｐ^＋型のコンタクト領域１０ｃ、Ｎ^＋型のドレイン領域１０ｄが形成されている。ソース領域１０ｓおよびコンタクト領域１０ｃには、ソース電極３１が接続している。ドレイン領域１０ｄには、ドレイン電極４１が接続している。また、スイッチング素子１０ＢにはＰ^＋型のコンタクト領域１０ｃ、Ｐ型のベース領域１６、Ｎ^＋型のソース領域１０ｓから構成される内蔵ダイオード１４が存在する。

また、同じ基板１５上には、ＣＭＯＳ構造のドライバ回路（インバータ回路）４５が形成されている。例えば、Ｐチャネル型のＭＯＳＦＥＴで構成されるスイッチング素子１２と、Ｎチャネル型のＭＯＳＦＥＴで構成されるスイッチング素子１３とが基板１５上に設けられている。

スイッチング素子１２の形成領域には、基板１５内にＮ型のベース領域（Ｎ型ウェル領域）１７が設けられている。Ｎ型のベース領域１７の表面には、Ｐ^＋型のソース領域１２ｓと、Ｐ^＋型のドレイン領域１２ｄが設けられている。ソース領域１２ｓとドレイン領域１２ｄとの間のベース領域１７上には、ゲート電極１２ｇが設けられている。また、スイッチング素子１３の形成領域には、ベース領域１６の表面にＮ^＋型のソース領域１３ｓと、Ｎ^＋型のドレイン領域１３ｄが設けられている。ソース領域１３ｓとドレイン領域１３ｄとの間のベース領域１６上には、ゲート電極１３ｇが設けられている。それぞれのゲート電極１２ｇ、１３ｇには、制御回路（図２では不図示）から信号が供給される。また、ドレイン領域１２ｄ、１３ｄは、半導体装置１００のゲート電極１０ｇに接続されている（図２（ｃ）参照）。

次に、図３（ａ）に示す比較例のＤＣ−ＤＣコンバータ３００を用いて、ＤＣ−ＤＣコンバータの動作について説明する。
ＤＣ−ＤＣコンバータ３００は、スイッチング素子１０Ｂとスイッチング素子１１とを交互にオン／オフすることで入力電圧Ｖ_ｉｎよりも低い出力電圧Ｖ_ｏｕｔを出力する降圧型のＤＣ−ＤＣコンバータである。

ドライバ回路４５は、スイッチング素子１０Ｂ、１１のゲート電極１０ｇ、１１ｇにゲート駆動信号（スイッチングパルス）を供給する。ドライバ回路４５は、上述したように、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造を有する。

ドライバ回路４５によってスイッチング素子１０Ｂ、１１を駆動すると、入力電圧Ｖ_ｉｎの入力源と基準電位（ＧＮＤ）との間に直列接続された２つのスイッチング素子１０Ｂ、１１の接続点（ノード５２）には、例えば、方形波が出力される。その方形波がインダクタ５０およびコンデンサ５１を有するフィルタで平滑化され、負荷５４において出力電圧Ｖ_ｏｕｔが得られる。
スイッチング素子１０Ｂ、１１のオン／オフ制御をするため、ドライバ回路４５から、ほぼ反転位相のスイッチングパルスがスイッチング素子１０Ｂ、１１の各々のゲート電極１０ｇ、１１ｇに供給される。

スイッチング素子１１がオンでスイッチング素子１０Ｂがオフのときは、スイッチング素子１１を経由してインダクタ５０に電流Ｉａが流れ、インダクタ電流が増加し、インダクタ５０にエネルギーが蓄積される。スイッチング素子１１がオフになってからスイッチング素子１０Ｂがオンにされるまでの間は、インダクタ５０の蓄積エネルギー（逆起電力）により、基準電位からスイッチング素子１０Ｂを流れる還流電流Ｉｂが発生する（主に、内蔵ダイオード１４を流れる）。ここで、コンデンサ５１は、ローパスフィルタとして機能し、インダクタ５０を流れる電流が変動する結果生じる出力リップルノイズを低減する。スイッチング素子１０Ｂ、１１のスイッチングデューティ比によって、入力電圧Ｖ_ｉｎに対応する出力電圧Ｖ_ｏｕｔの下降の程度が決まる。

なお、両方のスイッチング素子１０Ｂ、１１が同時にオン状態になると、大電流が入力端子５５からスイッチング素子１１、さらに、スイッチング素子１０Ｂを経由してグランド５６に流れてしまう。これを避けるために、スイッチング素子１１をオフにしてから短時間経過後にスイッチング素子１０Ｂをオンにする。この短時間を「デッドタイム」と称する。

但し、デッドタイム時には、内蔵ダイオード１４を流れる電流の一部がスイッチング素子１０Ｂの下地である基板１５側へ注入される場合がある。この基板１５に注入される電子電流は、出力電流が増大するほど増加する傾向にある。

注入された電子電流は、スイッチング素子１１がオン時に逆方向電流として作用する場合がある。これにより、スイッチング損失が発生し、ＤＣ−ＤＣコンバータの変換効率を下げてしまう。また、注入された電子電流は、ドライバ回路４５へ流れ込む場合もある。例えば、図３（ｂ）には、電子電流が基板１５に注入されて、ＣＭＯＳ、すなわちドライバ回路４５へ流れ込む様子が示されている（矢印Ａ参照）。このような現象が生じると、ドライバ回路４５の誤動作の要因になる。また、ドライバ回路４５を制御する制御回路にも同様の現象が生じ、誤動作の要因となる。

ところで、デッドタイム時にドレイン領域１０ｄを流れる電流の全てが内蔵ダイオード１４を通電するとは限らない。例えば、還流電流Ｉｂの一部は、スイッチング素子１０Ｂのチャネルが形成される部分（以下、単にチャネル部分）を流れることが知られている。

このチャネル部分を流れる電流量は、スイッチング素子１０Ｂの閾値電圧（Ｖｔｈ）の影響を受ける。例えば、スイッチング素子１０Ｂの閾値電圧（Ｖｔｈ）の絶対値をより低く設定することで、スイッチング素子１０Ｂのチャネル部分を流れる電流の割合を増加させることができる。すなわち、基板１５に注入されるキャリアを抑制するには、スイッチング素子１０Ｂの閾値電圧（Ｖｔｈ）の絶対値を低く設定することが有効である。

ただし、スイッチング素子１０Ｂの閾値電圧（Ｖｔｈ）の絶対値を低くすると、ハイサイド用のスイッチング素子１１のオン時に、セルフターンオンが発生し易くなる。このセルフターンオンによって、電流がスイッチング素子１０Ｂのドレイン領域１０ｄからゲート電極１０ｇ、ドライバ回路４５のＮチャネル型のスイッチング素子１３のチャネル部分を流れるため（図３（ｃ）の矢印Ｂで示す一点波線参照）、スイッチング素子１０Ｂのゲート配線の電圧が変動してしまう。このため、スイッチング素子１０Ｂのゲート電圧が閾値電圧以上になり、スイッチング素子１０Ｂをオン（誤動作）させる場合がある。

ただし、スイッチング素子１０Ｂのドレイン電圧変化量ｄｖ／ｄｔ、ゲート電極１０ｇ−ドレイン領域１０ｄ間の容量Ｃｇｄ、ゲート抵抗Ｒｇ、スイッチング素子１０Ｂのオン抵抗Ｒdriveにおいて、
（Ｒｇ＋Ｒdrive）×Ｃｇｄ×（ｄｖ／ｄｔ）＜Ｖｔｈ・・・（１）式
の関係式が成立する場合は、セルフターンオンは発生し難い。

そこで、図２（ａ）に示す本実施の形態に係るＤＣ−ＤＣコンバータ２００では、スイッチング素子として、半導体装置１００を組み込み、基板１５上に設けられた複数のスイッチング素子が設けられた領域において、閾値電圧（Ｖｔｈ）の絶対値およびゲート抵抗Ｒｇがより低い領域を選択的に設けている。これにより、基板１５へのキャリアの注入、並びにセルフターンオンが抑制される。

以下に、ＤＣ−ＤＣコンバータ２００に組み込まれる半導体装置１００の具体例な構造について説明する。なお、以下の説明では、図１、図２で例示した部材と同一の部材には同一の符号を付し、適宜その説明を省略する。

図４〜図６は、本実施の形態に係わる半導体装置の要部図である。
まず、図４には、半導体装置の平面が示され、複数のスイッチング素子１０Ａ、１０Ｂの配置の様子が示されている。
半導体装置１００Ａにおいては、閾値電圧（Ｖｔｈ）の絶対値が低いスイッチング素子１０Ａと、閾値電圧（Ｖｔｈ）の絶対値がスイッチング素子１０Ａよりも高いスイッチング素子１０Ｂと、を有する。例えば、図４に示すように、スイッチング素子が設けられた領域９０は、閾値電圧（Ｖｔｈ）の絶対値が低いスイッチング素子１０Ａを配置した領域９０Ｌと、閾値電圧（Ｖｔｈ）の絶対値が高いスイッチング素子１０Ｂを配置した領域９０Ｈと、からなる。特に、ドライバ回路４５の近傍には、閾値電圧（Ｖｔｈ）の絶対値が低いスイッチング素子１０Ａを配置している。ドライバ回路４５に入力する制御信号については、矢印Ｃで表している。

閾値電圧（Ｖｔｈ）の絶対値の高低は、例えば、チャネルの不純物濃度を調整することにより決定することができる。
例えば、図５（ａ）には、図４のＡ−Ａ’断面が示され、図５（ｂ）には、図４のＢ−Ｂ’断面が示されている。なお、図５には、図３（ｂ）で例示した部材のほか、層間絶縁膜３２、側壁保護膜３３、ゲート酸化膜３４が例示されている。すなわち、図５（ａ）には、スイッチング素子１０Ｂが示され、図５（ｂ）には、スイッチング素子１０Ａが示されている。図５では、チャネル部分３５の不純物濃度が高いほど、濃淡を濃くしている。図示するように、図５（ｂ）に示すチャネル部分３５の不純物濃度は、図５（ａ）に示すチャネル部分３５の不純物濃度よりも高くなっている。

再び、図４に戻り、半導体装置１００Ａを説明する。
閾値電圧（Ｖｔｈ）の絶対値が低い領域９０Ｌに引き回したゲート配線２０においては、閾値電圧（Ｖｔｈ）の絶対値が高い領域９０Ｈに引き回したゲート配線２０に比べて、ゲート配線の幅が広くなっている。さらに、領域９０Ｌのゲート配線２０の本数を領域９０Ｈよりも増加させている。これにより、領域９０Ｌに引き回したゲート配線２０の単位長さあたりの抵抗（ゲート抵抗Ｒｇ）は、領域９０Ｈに引き回したゲート配線２０の単位長さあたりの抵抗よりも小さくなる。
従って、半導体装置１００Ａでは、複数のスイッチング素子の少なくとも一部は、閾値電圧（Ｖｔｈ）の絶対値が低く、且つゲート抵抗Ｒｇが低くなる。ゲート配線２０の抵抗は、線幅のほか、厚みにより調整してもよい。

図６には、領域９０Ｌにおける半導体装置の要部平面の拡大図が示されている。
図６に示すように、半導体装置１００ＡのＸ方向と、Ｘ方向に略直交するＹ方向に、ゲート配線２０を周期的に引き回している。そして、これらをコンタクトホール６０を介して互いに電気的に接続している。すなわち、ゲート配線２０は、共通配線である。また、Ｙ方向に延在させたゲート配線２０は、コンタクトホール６１を介してゲート電極１０ｇに接続している。ゲート電極１０ｇは、Ｘ方向に延在し、Ｙ方向に沿って周期的に配置されている。そして、それぞれのゲート電極１０ｇの両側には、スイッチング素子１０Ａのソース領域１０ｓと、ドレイン領域１０ｄとが配置されている。ソース領域１０ｓには、コンタクトホール６２を介してソース電極３１が接続している。ドレイン領域１０ｄには、コンタクトホール６３を介してドレイン電極４１が接続している。交互に配列するソース電極３１とドレイン電極４１とは、半導体装置１００Ａの外部において、それぞれ共通の配線に接続されている（図示しない）。なお、図６では、コンタクト領域１０ｃの表示を略している。また、上述した領域９０Ｈのゲート配線２０の幅は、図６に示すゲート配線２０の幅よりも細い。

このような半導体装置１００Ａによれば、スイッチング素子の閾値電圧（Ｖｔｈ）の絶対値を低く設定した領域９０Ｌがあるので、上述したように、基板１５への電子電流の注入が抑制される。特に、本実施の形態では、ドライバ回路４５の近傍に配置したスイッチング素子１０Ａの閾値電圧（Ｖｔｈ）の絶対値を下げている。これにより、ドライバ回路４５への電子電流の注入が効率よく抑制される。さらに、領域９０Ｌにおいては、スイッチング素子１０Ａのゲート抵抗Ｒｇを領域９０Ｈより低くしているので、セルフターンオンが抑制される。ゲート配線の抵抗は、一般に、ドライバ回路４５から離れるほど大きくなるが、本実施の形態では、ドライバ回路１１近傍のゲート抵抗が下がるため、効率よくゲート抵抗を低減させることができる。従って、半導体装置１００Ａを用いれば、ＤＣ−ＤＣコンバータの電力変換効率は向上する。

なお、ゲート配線の抵抗を下げる手段として、領域９０内の全てのゲート配線２０の幅を広げる方法もあるが、領域９０内の全てのゲート配線２０の幅を広げると、スイッチング素子の無効領域が増えてしまう。従って、本実施の形態のように、スイッチング素子のゲート抵抗Ｒｇを低く設定した領域を選択的に設けることが望ましい。

図７は、本実施の形態に係わる半導体装置の変形例の平面図である。ここで、図７には、複数のスイッチング素子１０Ａ、１０Ｂの配置の様子が示されている。
例えば、基板１５上に、ドライバ回路４５を制御する制御回路７０が領域９０付近に配置される場合は、図７に示すように、閾値電圧（Ｖｔｈ）の絶対値が低いスイッチング素子１０Ａを配置した領域９０Ｌを制御回路７０側に配置してもよい。領域９０Ｌに引き回したゲート配線２０においては、閾値電圧（Ｖｔｈ）の絶対値が高い領域９０Ｈに引き回したゲート配線２０に比べて、ゲート配線の幅が広くなっている。さらに、領域９０Ｌのゲート配線２０の本数を領域９０Ｈよりも増加させている。これにより、領域９０Ｌに引き回したゲート配線２０は、領域９０Ｈに引き回したゲート配線２０よりも、ゲート配線の寄生抵抗（ゲート抵抗Ｒｇ）が小さくなる。

このような半導体装置１００Ｂによれば、スイッチング素子の閾値電圧（Ｖｔｈ）の絶対値を低く設定した領域９０Ｌが制御回路７０の近傍に配置される。従って、基板１５および制御回路７０への電子電流の注入が効率よく抑制される。さらに、領域９０Ｌにおいては、スイッチング素子のゲート抵抗Ｒｇを、領域９０Ｈよりも低く設定しているので、セルフターンオンが抑制される。従って、半導体装置１００Ｂを用いれば、ＤＣ−ＤＣコンバータの電力変換効率は向上する。

図８は、本実施の形態に係わる半導体装置の変形例の平面図である。ここで、図８には、複数のスイッチング素子１０Ａ、１０Ｂの配置の様子が示されている。
図８に示すように、半導体装置１００Ｃでは、閾値電圧（Ｖｔｈ）の絶対値が低いスイッチング素子１０Ａを配置した領域９０Ｌと、閾値電圧（Ｖｔｈ）の絶対値が高いスイッチング素子１０Ｂを配置した領域９０Ｈとを、例えば、Ｙ方向に交互に配置している。領域９０Ｌに引き回したゲート配線２０においては、領域９０Ｈに引き回したゲート配線２０に比べて、ゲート配線２０の幅が広くなっている。さらに、領域９０Ｌのゲート配線２０の本数を領域９０Ｈよりも増加させている。これにより、領域９０Ｌに引き回したゲート配線２０については、領域９０Ｈに引き回したゲート配線２０よりも、ゲート配線の寄生抵抗（ゲート抵抗Ｒｇ）が小さくなる。

このような半導体装置１００Ｃによれば、スイッチング素子の閾値電圧（Ｖｔｈ）の絶対値を低く設定した領域９０Ｌが領域９０内において略均等に配置される。従って、領域９０内において基板１５に注入される電子電流の総量は抑制され、さらに領域９０内に満遍なく電子電流が拡散する。従って、ドライバ回路４５への電子電流の注入を抑制することができる。さらに、スイッチング素子の閾値電圧（Ｖｔｈ）の絶対値を低く設定した領域９０Ｌのゲート抵抗Ｒｇは、領域９０Ｈよりも小さくなっているので、セルフターンオンが抑制される。このように、半導体装置１００Ｃを用いれば、ＤＣ−ＤＣコンバータの電力変換効率は向上する。

図９は、本実施の形態に係わる半導体装置の変形例の要部平面図である。図９には、例えば、図４、図７、図８における領域９０Ｌのスイッチング素子１０Ａ等の要部拡大平面が示されている。図９に示すように、半導体装置１００Ｄには、複数のスイッチング素子１０Ａを配置した領域９０の周辺に、ドライバ回路４５のＮチャネル型のスイッチング素子１３が組み込まれている。

例えば、半導体装置１００ＤのＸ方向と、Ｘ方向に略直交するＹ方向に、ゲート配線２０を周期的に引き回している。そして、これらをコンタクトホール６０を介して互いに電気的に接続している。また、Ｙ方向に延在させたゲート配線２０は、コンタクトホール６１を介して、スイッチング素子１０Ａのゲート電極１０ｇに接続している。ゲート電極１０ｇは、Ｘ方向に延在し、Ｙ方向に周期的に配置している。そして、それぞれのゲート電極１０ｇの両側には、スイッチング素子１０Ａのソース領域１０ｓと、ドレイン領域１０ｄとを設けている。ソース領域１０ｓには、コンタクトホール６２を介してソース電極３１が接続している。ドレイン領域１０ｄには、コンタクトホール６３を介してドレイン電極４１が接続している。なお、図９では、コンタクト領域１０ｃの表示を略している。

また、ゲート配線２０とは別に、半導体装置１００ＤのＸ方向と、Ｘ方向に略直交するＹ方向に、ゲート配線８０を引き回している。そして、Ｘ方向とＹ方向に引き回したゲート配線８０をコンタクトホール６４を介して互いに電気的に接続している。また、Ｙ方向に延在させたゲート配線８０は、コンタクトホール６５を介して、スイッチング素子１３のゲート電極１３ｇに接続している。ゲート電極１３ｇは、ゲート電極１０ｇと同様に、Ｘ方向に延在している。そして、ゲート電極１３ｇの両側には、スイッチング素子１３のソース領域１３ｓと、ドレイン領域１３ｄとを設けている。ドレイン領域１３ｄは、コンタクトホール６６を介して、ドレイン領域１３ｄ上に引き回されたゲート配線２０に接続されている。すなわち、スイッチング素子１３のドレイン領域１３ｄと半導体装置１００Ｄのゲート配線２０は、電気的に接続されている。なお、ソース領域１０ｓには、コンタクトホール６２を介してソース電極３１に接続している。

ドライバ回路４５のＮチャネル型のスイッチング素子１３をスイッチング素子１０Ａを配置した領域９０Ｌに組み込むことで、ドライバ回路４５の等価回路は、図１０のようになる。図示するように、スイッチング素子１２のドレイン領域１２ｄと、スイッチング素子である半導体装置１００のゲート電極１０ｇとの間の距離よりも、スイッチング素子１３のドレイン領域１３ｄと半導体装置１００のゲート電極１０ｇとの間の距離がより短くなる。これにより、スイッチング素子１３のドレイン領域１３ｄと半導体装置１００のゲート電極１０ｇとの間のゲート抵抗Ｒｇ’は、図２（ｃ）に示すゲート抵抗Ｒｇよりもさらに小さくなる。従って、半導体装置１００Ｄのセルフターンオンは、より抑制される。

以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。例えば、スイッチノードに接続されたインダクタとしてコイルを負荷とするモータドライブ回路にも、本実施の形態は転用可能である。ＭＯＳＦＥＴを構成する半導体の各部の導電型を反転した構造についても、同様の効果を得ることができる。

また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

１０Ａ、１０Ｂ、１１、１２、１３ スイッチング素子
１０ｄ、１１ｄ、１２ｄ、１３ｄ ドレイン領域
１０ｇ、１１ｇ、１２ｇ、１３ｇ ゲート電極
１０ｓ、１１ｓ、１２ｓ、１３ｓ ソース領域
１５ 基板
１６、１７ ベース領域
２０ ゲート配線
３０、４０ 配線
３１ ソース電極
４１ ドレイン電極
４５ ドライバ回路
５０ インダクタ
５１ コンデンサ
７０ 制御回路
８０ ゲート配線
９０、９０Ｈ、９０Ｌ 領域
１００、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ 半導体装置
２００、３００ ＤＣ−ＤＣコンバータ

Claims (6)

1. 第１のゲート配線に接続する第１のゲート電極および第１の閾値電圧を有する第１のスイッチング素子と、
   前記第１の閾値電圧よりも絶対値が大きい第２の閾値電圧を有し、第１のゲート配線の単位長さあたりの抵抗よりも大きい抵抗を有する第２のゲート配線に接続する第２のゲート電極を有する第２のスイッチング素子と、
   を備えたことを特徴とする半導体装置。
2. 前記第１のスイッチング素子および前記第２のスイッチング素子を駆動するドライバ回路をさらに備え、
   前記第１のスイッチング素子は、前記第２のスイッチング素子よりも、前記ドライバ回路側に近接して配置されたことを特徴とする請求項１記載の半導体装置。
3. 前記ドライバ回路を制御する制御回路をさらに備え、
   前記第１のスイッチング素子は、前記第２のスイッチング素子よりも、前記制御回路側に近接して配置されたことを特徴とする請求項２記載の半導体装置。
4. 前記第１のスイッチング素子が配置された領域と、前記第２のスイッチング素子が配置された領域と、は、交互に配置されていることを特徴とする請求項１記載の半導体装置。
5. 前記ドライバ回路は、第３のスイッチング素子と第４のスイッチング素子とが直列に接続された回路を有し、
   前記第３のスイッチング素子と前記第１のスイッチング素子のゲートとを接続する配線の単位長さあたりの抵抗よりも、前記第４のスイッチング素子と前記第１のスイッチング素子のゲートとを接続する配線の単位長さあたりの抵抗のほうが小さいことを特徴とする請求項２または３に記載の半導体装置。
6. ローサイド用の請求項１〜４のいずれか１つに記載の半導体装置と、
   前記半導体装置に対して直列に接続されたハイサイド用の第５のスイッチング素子と、
   前記半導体装置と前記第５のスイッチング素子との間に、一端側が接続されたインダクタと、
   前記インダクタの他端側に接続されたコンデンサと、
   を備えたことを特徴とするＤＣ−ＤＣコンバータ。

Images