JP4212551B2 - 半導体集積回路装置 - Google Patents

Description

この発明は、パワーＭＯＳ電界効果トランジスタ（以下、パワーＭＯＳＦＥＴと記す）とそれを駆動するドライバー回路を内蔵した半導体装置に関し、例えばパワーＭＯＳＦＥＴとそれを駆動するドライバー回路を含む、高速スイッチング向けの非絶縁型ＤＣ−ＤＣコンバータに関するものである。

コンピュータ等のＣＰＵ（central processing unit）に使用される電源が低電圧化するのに伴い、同期整流方式による電源が多用されている。また、ＣＰＵ用の電源に求められている電流変化率（di/dt）はますます大きくなり、かつ、電源の出力電圧のリップルを抑制するためにも電源の高速化が重要になっている。

直流電圧を変圧する従来のＤＣ−ＤＣコンバータの回路図を図２５に示す。従来、ＤＣ−ＤＣコンバータは、ディスクリート素子にて形成されたハイサイド用のＭＯＳ電界効果トランジスタ(High Side FET)１０１、同様にディスクリート素子にて形成されたローサイド用のＭＯＳ電界効果トランジスタ(Low Side FET)１０２、それらを駆動するドライバー回路１０３が別々のパッケージに入っており、各々がプリント基板上で接続されていた（例えば、ＭＡＸ１７１０評価キット、「製品カタログ Maxim Integrated Products」、マキシム・ジャパン株式会社、１９９８年、ｐ.１−７参照）。

しかしながら、電流変化率（di/dt）が大きくなるにつれて、プリント基板上の寄生インダクタンス１０４、及びパッケージ内のワイヤーによるボンディングの寄生インダクタンス１０４の影響による変換効率（出力電力／入力電力）の低下が無視できなくなっている。

また、ディスクリート素子に存在するゲート抵抗とドライバー抵抗の出力抵抗も、同様に高速化にともない、ＤＣ−ＤＣコンバータの変換効率を低下させる原因となっている。ローサイド用のＭＯＳ電界効果トランジスタは、ドレイン−ソース間電圧が“０”のときにオン、オフするため、スイッチング損失が発生しない。一方、ハイサイド用のＭＯＳ電界効果トランジスタは、ドレイン−ソース間電圧の変化を伴いながらオン、オフするため、スイッチング損失が発生する。そのため、特にハイサイド用のＭＯＳ電界効果トランジスタにおける前記寄生インダクタンス及び抵抗の増加によって生じる変換効率の低下が大きい。
ＭＡＸ１７１０評価キット、「製品カタログ Maxim Integrated Products」、マキシム・ジャパン株式会社、１９９８年、ｐ.１−７

本発明は、上記課題を解決するためになされたものであり、ＤＣ−ＤＣコンバータの寄生インダクタンス及び抵抗を低減し変換効率を向上できる半導体装置を提供することを目的とする。

この発明の一実施形態の半導体装置は、第１の半導体基板上に形成され、電流通路の一端に入力電圧が供給され、前記電流通路の他端がインダクタンスに接続された複数のハイサイドスイッチング素子と、前記複数のハイサイドスイッチング素子が形成された前記第１の半導体基板上に形成され、前記複数のハイサイドスイッチング素子を駆動する複数の第１のドライバー回路と、前記第１の半導体基板とは別の第２の半導体基板上に形成され、ドレインに前記インダクタンスが接続され、ソースに基準電位が供給されたローサイドスイッチング素子とを具備し、前記複数のハイサイドスイッチング素子の各々に対応して前記複数の第１のドライバー回路の各々が設けられていることを特徴とする。

また、この発明の他の実施形態の半導体装置は、半導体基板上に形成され、電流通路の一端に入力電圧が供給され、前記電流通路の他端がインダクタンスに接続された複数のハイサイドスイッチング素子と、前記複数のハイサイドスイッチング素子が形成された前記半導体基板上に形成され、前記複数のハイサイドスイッチング素子を駆動する複数のハイサイドドライバー回路と、前記複数のハイサイドスイッチング素子及び前記複数のハイサイドドライバー回路が形成された前記半導体基板上に形成され、ドレインが前記複数のハイサイドスイッチング素子の前記電流通路の他端と前記インダクタンスとの間に接続され、ソースに基準電位が供給されたローサイドスイッチング素子と、前記複数のハイサイドスイッチング素子、前記複数のハイサイドドライバー回路、及びローサイドスイッチング素子が形成された前記半導体基板上に形成され、前記ローサイドスイッチング素子を駆動するローサイドドライバー回路とを具備し、前記複数のハイサイドスイッチング素子の各々に対応して前記複数のハイサイドドライバー回路の各々が設けられていることを特徴とする。

さらに、この発明の他の実施形態の半導体装置は、半導体基板上の第１領域に形成された複数の第１のパワーＭＯＳ電界効果トランジスタと、前記半導体基板上の第２領域に形成された複数の第２のパワーＭＯＳ電界効果トランジスタと、前記第１領域と前記第２領域との間の前記半導体基板上に形成され、前記複数の第１、第２のパワーＭＯＳ電界効果トランジスタのいずれか一方を駆動する複数の第１のスイッチング回路と、前記複数の第１、第２のパワーＭＯＳ電界効果トランジスタのいずれか他方を駆動する複数の第２のスイッチング回路とを具備することを特徴とする。

この発明によれば、ＤＣ−ＤＣコンバータの寄生インダクタンス及び抵抗を低減し変換効率を向上できる半導体装置を提供することが可能である。

以下、図面を参照してこの発明の実施の形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［第１の実施形態］
まず、この発明の第１の実施の形態の半導体装置について説明する。

図１（ａ）は、第１の実施の形態のＤＣ−ＤＣコンバータの構成を示す回路図である。

図１（ａ）に示すように、ドライバー回路１１には、ハイサイド用のＭＯＳ電界効果トランジスタ（以下、ハイサイドスイッチング素子と記す）１２及びローサイド用のＭＯＳ電界効果トランジスタ（以下、ローサイドスイッチング素子と記す）１３のゲートがそれぞれ接続されている。ローサイドスイッチング素子１３のドレインとソースとの間には、ダイオード１４が接続されている。ドライバー回路１１はハイサイドスイッチング素子１２とローサイドスイッチング素子１３をオン、オフする働きをする。

前記ハイサイドスイッチング素子１２のソースとローサイドスイッチング素子１３のドレインとの間には、インダクタンス、例えばコイル１５の一端が接続される。このコイル１５の他端は、出力端子ＴＯに接続されている。コイル１５の他端には、またコンデンサ１６を介して基準電位（例えば、接地電位ＧＮＤ）が供給されている。ローサイドスイッチング素子１３のソースには、基準電位（接地電位ＧＮＤ）が供給されている。そして、ハイサイドスイッチング素子１２のドレインには入力電圧ＶＩＮが入力され、出力端子ＴＯからは出力電圧ＶＯＵＴが出力される。また、ドライバー回路１１には電圧Ｖ１とＶ２が供給されており、電圧Ｖ１はハイサイドスイッチング素子を駆動するのに使われ、電圧Ｖ２はローサイドスイッチング素子を駆動するのに使われる。電圧Ｖ１は、ハイサイドスイッチング素子１２のソースとローサイドスイッチング素子１３のドレインとの間の電圧をＶＸとしたとき、Ｖ１＞ＶＸが成り立ち、ブートストラップ回路や、チャージポンプ回路で作られる。

このような回路構成において、ドライバー回路１１とハイサイドスイッチング素子１２は、破線にて囲まれた同一半導体基板１上に形成されている。すなわち、ドライバー回路１１とハイサイドスイッチング素子１２はモノリシックに形成されている。図１（ａ）はハイサイドスイッチング素子がｎチャネルＭＯＳ電界効果トランジスタ（以下、ｎＭＯＳＦＥＴと記す）の場合を示しているが、図１（ｂ）はハイサイドスイッチング素子がｐチャネルＭＯＳ電界効果トランジスタ（以下、ｐＭＯＳＦＥＴと記す）の場合を示している。図１（ｂ）に示した構成の場合、ドライバー回路１１には電圧Ｖ１は必要がなく、代わりに入力電圧ＶＩＮが必要となる。

図２に、ｎＭＯＳＦＥＴを出力素子としたときの同一半導体基板上に形成されたハイサイドスイッチング素子１２と、それを駆動するドライバー回路１１の一部の断面図を示す。

図２に示すように、ｐ型半導体基板２１上には、ｎ+型埋め込み層２２が形成されている。ｎ+型埋め込み層２２上には、ｎ型層２３が形成されている。ｎ型層２３のドライバー回路が形成される領域には、ｐ型ウェル層２４とｎ型ウェル層２５が形成されている。

ｐ型ウェル層２４の表面領域には、ソース領域２６としてのｎ+型層とドレイン領域２７としてのｎ+型層とが離隔して形成されている。ソース領域２６とドレイン領域２７との間のｐ型ウェル層（チャネル領域）２４上には、ゲート絶縁膜を介してゲート電極２８が形成されている。

ｎ型ウェル層２５の表面領域には、ドレイン領域２９としてのｐ+型層とソース領域３０としてのｐ+型層とが離隔して形成されている。ドレイン領域２９とソース領域３０との間のｎ型ウェル層（チャネル領域）２５上には、ゲート絶縁膜を介してゲート電極３１が形成されている。

また、ｎ型層２３のハイサイドスイッチング素子が形成される領域には、ｎ+型ウェル層３２とｐ型ウェル層３３が形成されている。ｐ型ウェル層３３の表面領域には、ドレイン領域３４としてのｎ+型層とソース領域３５としてのｎ+型層とが離隔して形成されている。ドレイン領域３４の両側には、隣接してリサーフ層３６としてのｎ型層が形成されている。リサーフ層３６とソース領域３５との間のｐ型ウェル層（チャネル領域）３３上には、ゲート絶縁膜を介してゲート電極３７が形成されている。

さらに、前記構造上には層間絶縁膜３８が形成されており、この層間絶縁膜３８内には前記ソース領域、ドレイン領域、及びｎ+型層３２に接続された電極がそれぞれ形成されている。

また、図１に示すように、この実施の形態では、同一半導体基板上のハイサイドスイッチング素子１２及びドライバー回路１１と、ローサイドスイッチング素子１３とを、実線にて囲まれた同一パッケージ２に形成している。

また、ローサイドスイッチング素子１３は導通損失に大きな影響を与えるため、オン抵抗が低いものが望まれる。そこで、ローサイドスイッチング素子１３には、ディスクリート素子、例えばトレンチ型ＭＯＳ電界効果トランジスタ（以下、トレンチＭＯＳＦＥＴと記す）などの縦型ＭＯＳＦＥＴを用いる。何故ならば、トレンチＭＯＳＦＥＴは、耐圧３０Ｖ程度ならば、パワーＩＣで作られている横型ＭＯＳＦＥＴに比べてオン抵抗が低いからである。この場合、トレンチＭＯＳＦＥＴとハイサイドスイッチング素子を同一半導体基板上に形成するのは、工程を複雑にするため得策ではない。前記トレンチＭＯＳＦＥＴは、半導体層に形成されたトレンチにゲート電極が埋め込まれ、トレンチ側壁の半導体層をチャネルとして用いるトレンチゲート構造を持つＭＯＳＦＥＴである。縦型ＭＯＳＦＥＴは、半導体基板の表面から裏面に電流が通過するＭＯＳＦＥＴである。

図３に、ローサイドスイッチング素子１３を構成するトレンチＭＯＳＦＥＴの断面図を示す。ｎ+型層８１上にはｎ-型層８２が形成され、このｎ-型層８２上にはｐ型層８３が形成されている。ｐ型層８３にはトレンチが形成されており、このトレンチ内にはゲート絶縁膜８４を介してゲート電極８５が形成されている。ゲート電極８５上には、絶縁膜８６を介してソース電極８７が形成されている。ｐ型層８３の表面領域には、ソース電極８７及びゲート絶縁膜８４に接触するように、ソース領域８８としてのｎ+型層が形成され、ソース電極８７下にはｐ+型層８９が形成されている。さらに、図３に示すように、ｎ+型層８１上にはドレイン電極９０が形成されている。 この第１の実施の形態では、ハイサイドスイッチング素子１２とドライバー回路１１をモノリシックに形成することにより、引き回す配線が短くなり、プリント基板及びボンディングによる寄生インダクタンス及び抵抗による変換効率の低下を低減することができる。また、ローサイドスイッチング素子１３は低オン抵抗が望まれているので、ディスクリート素子にて構成する。

以上説明したようにこの第１の実施の形態によれば、ハイサイドスイッチング素子及びドライバー回路を第１のチップにて構成し、ローサイドスイッチング素子を第２のチップにて構成することにより、プリント基板及びボンディングによる寄生インダクタンス及び抵抗の影響を低減できる。さらに、個々のチップを同一パッケージの中に入れることにより、寄生インダクタンスの影響を極力減らすことができる。これらにより、ＤＣ−ＤＣコンバータにおける変換効率の低下を低減できる。

［第２の実施形態］
次に、この発明の第２の実施の形態の半導体装置について説明する。

図４は、第２の実施の形態のＤＣ−ＤＣコンバータの構成を示す回路図である。

この実施の形態では、ハイサイドスイッチング素子を２個以上に分割している。例えば、ここでは３個のハイサイドスイッチング素子１２Ａ、１２Ｂ、１２Ｃを設け、その各々に対してドライバー回路１１Ａ、１１Ｂ、１１Ｃをそれぞれ独自に設ける。このような構成において、出力端子ＴＯに接続された負荷に流れる電流に応じて、複数分割したハイサイドスイッチング素子のアクティブ領域を変化させる。

図４に示すように、制御回路１７には３つのドライバー回路１１Ａ、１１Ｂ、１１Ｃがそれぞれ接続されている。ドライバー回路１１Ａ、１１Ｂ、１１Ｃの各々には、ハイサイドスイッチング素子１２Ａ、１２Ｂ、１２Ｃのゲートがそれぞれ接続されている。ハイサイドスイッチング素子１２Ｃのソースとローサイドスイッチング素子１３のドレイン間と、コイル１５の一端との間には、センス用の抵抗１８が接続されている。さらに、センス用の抵抗１８の一端及び他端には、制御回路１７が接続されている。

このような回路構成においては、出力端子ＴＯに接続された負荷に流れる電流をセンス用の抵抗１８でモニタする。そして、所定電圧Ｖ２、Ｖ３がＶ２＞Ｖ３であるとき、センス用の抵抗１８に生じる電圧降下ΔＶが電圧Ｖ２以上である場合には分割した３つのハイサイドスイッチング素子１２Ａ、１２Ｂ、１２Ｃを全て駆動する。また、電圧降下ΔＶが電圧Ｖ３以上、電圧Ｖ２未満の場合、分割したハイサイドスイッチング素子のうち２つのハイサイドスイッチング素子１２Ａ、１２Ｂを駆動する。さらに、電圧降下ΔＶが電圧Ｖ３より小さいときは１つのハイサイドスイッチング素子１２Ａのみを駆動する。なお、
これにより、出力端子ＴＯに接続された負荷が小さいときには、ハイサイドスイッチング素子におけるゲートのドライブ損失（ハイサイドスイッチング素子のゲート容量を駆動するのに使われる電力）を減らすことができる。これは、電流をセンスし、制御回路１７にフィードバックしたものだが、出力電圧ＶＯＵＴの設定値からの変動幅でフィードバックしたものでも適用できる。この結果、低負荷時において、ＤＣ−ＤＣコンバータにおける変換効率の低下を低減することができる。

［第３の実施形態］
次に、この発明の第３の実施の形態の半導体装置について説明する。

図５は、第３の実施の形態のＤＣ−ＤＣコンバータの構成を示す回路図である。

図５に示すように、ハイサイドスイッチング素子１２Ａ、１２Ｂ、１２Ｃ、１２Ｄの近傍に、それらを駆動するドライバー回路１１Ａ、１１Ｂ、１１Ｃ、１１Ｄをそれぞれ配置する。ここで、ドライバー回路１１Ａ、１１Ｂ、１１Ｃ、１１Ｄは、少なくともハイサイドスイッチング素子をオンまたはオフする回路である。ドライバー回路１１Ａ、１１Ｂ、１１Ｃ、１１Ｄを制御する制御回路１７は、これらドライバー回路の近傍に配置しなくてもよい。

従来は、ハイサイドスイッチング素子を駆動するドライバー回路と、このドライバー回路を制御する制御回路は隣接して１カ所に配置されていた。このため、ハイサイドスイッチング素子のゲート電極に電荷を供給もしくは放電すると、ドライバー回路からハイサイドスイッチング素子のゲートへつながる配線で必ず電流集中を起こしていた。図５に示した実施の形態は、ハイサイドスイッチング素子のゲート電極を駆動する電流を分散することにより、配線抵抗の影響を減らすことができる。これにより、ＤＣ−ＤＣコンバータにおける変換効率の低下を低減することができる。

また、図６（ａ）は、ハイサイドスイッチング素子及びドライバー回路の具体的な構成例を示すレイアウト図である。

図６（ａ）に示すように、半導体基板１上には、すべてのハイサイドスイッチング素子を包含する四角形で、面積が最小となるハイサイドスイッチング領域３と、周辺回路４が設けられている。

図６（ａ）に示す図面上、前記領域３内の左側の領域には、ハイサイドスイッチング素子が形成されるハイサイド素子領域４１が縦に複数配列されている。一方、領域３内の右側の領域にも、ハイサイドスイッチング素子が形成されるハイサイド素子領域４１が縦に複数配列されている。左側のハイサイド素子領域４１と右側のハイサイド素子領域４１との間には、これらハイサイド素子領域４１に形成されたハイサイドスイッチング素子を駆動するドライバー回路４２が複数配列されている。ハイサイドスイッチング素子を駆動するドライバー回路４２の５０％以上がハイサイドスイッチング領域に存在している。

さらに、ハイサイドスイッチング素子のドレインに接続された配線ＶＩＮと、ハイサイドスイッチング素子のソースに接続された配線ＶＸが、ハイサイド素子領域４１上に形成されている。また、周辺回路４は、ドライバー回路４２を制御する制御回路を含む。なお、図６（ｂ）に示すように、半導体基板１上には、周辺回路４の他にローサイドスイッチング素子を駆動するドライバー回路９１が形成されていてもよい。

図７は、図６（ａ）中の領域Ａを拡大したレイアウト図である。図７に示すように、ハイサイド素子領域４１に隣接してドライバー回路４２が配置されている。さらに、ドライバー回路４２に接続された配線４３が、ハイサイド素子領域４１間に配置されており、この配線４３からはゲート電極４４が延伸している。このようにして、各々のドライバー回路からハイサイドスイッチング素子のゲート電極を制御している。

また、図８は、ハイサイドスイッチング素子及びドライバー回路の別の具体的な構成例を示すレイアウト図であり、図９は図８中の領域Ｂを拡大したレイアウト図である。

図８に示すように、図面上、左側にハイサイドスイッチング素子が形成されるハイサイド素子領域４１が複数縦に配列され、右側にもハイサイド素子領域４１が複数縦に配列されている。左側に配列されたハイサイド素子領域４１と右側に配列されたハイサイド素子領域４１との間には、ハイサイドスイッチング素子を駆動するドライバー回路４２の最終段（スイッチング回路）が配置されている。言い換えると、ハイサイド素子領域４１が行列状に複数配列されており、中央付近のハイサイド素子領域４１間には、電流を増幅しハイサイドスイッチング素子を駆動するドライバー回路４２が配置されている。

前記ドライバー回路４２の最終段は、ｐチャネルＭＯＳ電界効果トランジスタ（以下、ｐＭＯＳＦＥＴと記す）４２ＡとｎチャネルＭＯＳ電界効果トランジスタ（ｎＭＯＳＦＥＴと記す）４２Ｂから構成されたスイッチング回路である。ｐＭＯＳＦＥＴ４２Ａ及びｎＭＯＳＦＥＴ４２Ｂのドレインは、共通電極４５に接続されている。

この共通電極４５には、図８、図９に示すように、ハイサイド素子領域４１間に形成された配線４６が接続されている。さらに、配線４６には、ハイサイド素子領域４１内に形成されたハイサイドスイッチング素子のゲート電極を構成するゲート配線４７が接続されている。これにより、ハイサイドスイッチング素子のゲート電極までの配線が短くなり、ゲート抵抗を低減することができる。なお、ゲート配線４７は、例えばポリシリコンから成る。

また、ハイサイド素子領域４１上及び配線４６上には、ハイサイドスイッチング素子のソース４８が接続されたソース電極層（前記配線ＶＸ）４９と、ハイサイドスイッチング素子のドレイン５０が接続されたドレイン電極層（前記配線ＶＩＮ）５１が形成されている。さらに、ソース電極層４９は、ドライバー回路４２の最終段のｎＭＯＳＦＥＴ４２Ｂのソースに接続されている。

このように、ハイサイド素子領域４１の直上に、その両隣のハイサイドスイッチング素子のソースにつながるソース電極層４９を形成し、ドライバー回路４２の最終段のｎＭＯＳＦＥＴ４２Ｂのソースを直接、ソース電極層４９に接続することにより、インダクタンスの影響を低減することができる。すなわち、ゲートを駆動するパスを分散することにより、電流集中を防ぐことができ、また寄生インダクタンスを減らすることができるため、ＤＣ−ＤＣコンバータにおける変換効率の低下を低減できる。

［第４の実施形態］
次に、この発明の第４の実施の形態の半導体装置について説明する。

図１０（ａ）は、第４の実施の形態のＤＣ−ＤＣコンバータにおけるハイサイドスイッチング素子及びドライバー回路の具体的な構成例を示すレイアウト図であり、図１１は図１０（ａ）中の領域Ｃを拡大したレイアウト図である。

ここでも、ハイサイドスイッチング素子としてｎＭＯＳＦＥＴを使った例を示す。前記第３の実施の形態では、左側に複数配列されたハイサイド素子領域と右側に複数配列されたハイサイド素子領域との間にドライバー回路４２を配置していたのに対し、この第４の実施の形態では、左側に複数配列されたハイサイド素子領域間、及び右側に複数配列されたハイサイド素子領域間に、ドライバー回路をそれぞれ設けている。

図１０（ａ）に示すように、図面上、左側に縦に複数配列されたハイサイド素子領域４１の各々の間、及び右側に縦に複数配列されたハイサイド素子領域４１の各々の間に、ドライバー回路４２を配置する。また、周辺回路４は、ドライバー回路４２を制御する制御回路を含む。なお、図１０（ｂ）に示すように、半導体基板１上には、周辺回路４の他にローサイドスイッチング素子を駆動するドライバー回路９１が形成されていてもよい。

さらに、図１１に示すように、ドライバー回路４２には、ハイサイド素子領域４１内に形成されたハイサイドスイッチング素子のゲート電極を構成するゲート配線４４が接続されている。これにより、ハイサイドスイッチング素子のゲート電極までの配線が短くなり、ゲート抵抗を低減することができる。なお、ゲート配線４４は、例えばポリシリコンから成る。さらに、ハイサイドスイッチング素子のドレインに接続された配線ＶＩＮと、ハイサイドスイッチング素子のソースに接続された配線ＶＸが、ハイサイド素子領域４１上及びドライバー回路４２上に形成されている。

図１２は、前記ハイサイドスイッチング素子及びドライバー回路の別の具体的な構成例を示すレイアウト図であり、図１３は図１２中の領域Ｄを拡大したレイアウト図である。

図１２に示すように、図面上、左側に縦に複数配列されたハイサイド素子領域４１間、及び右側に縦に複数配列されたハイサイド素子領域４１間に、ｐＭＯＳＦＥＴ及びｎＭＯＳＦＥＴから構成されたドライバー回路４２の最終段（スイッチング回路）を配置する。言い換えると、ハイサイド素子領域を２個以上に分割して行列状に複数配列する。そして、例えば、図面上では左側に縦に配列されたハイサイド素子領域４１間、及び右側に縦に配列されたハイサイド素子領域４１間に、電流を増幅しハイサイドスイッチング素子を駆動するドライバー回路４２の最終段を細長く配置している。

図１３に示すように、ドライバー回路４２の最終段は、ｎＭＯＳＦＥＴ４２ＢとｐＭＯＳＦＥＴ４２Ａから構成され、スイッチング回路を形成している。ｎＭＯＳＦＥＴ４２Ｂ及びｐＭＯＳＦＥＴ４２Ａのドレインは、共通電極４５に接続されている。

前記共通電極４５には、ハイサイド素子領域４１内に形成されたハイサイドスイッチング素子のゲート電極を構成するゲート配線４７が接続されている。これにより、ハイサイドスイッチング素子のゲート電極までの配線が短くなり、ゲート抵抗を低減することができる。なお、ゲート配線４７は、例えばポリシリコンから成る。

さらに、ハイサイド素子領域４１上及びドライバー回路４２上には、ハイサイドスイッチング素子のソース４８が接続されたソース電極層（前記配線ＶＸ）４９と、ハイサイドスイッチング素子のドレイン５０が接続されたドレイン電極層（前記配線ＶＩＮ）５１が形成されている。ソース電極層４９は、ドライバー回路４２の最終段のｎＭＯＳＦＥＴ４２Ｂのソースに接続されている。

また、ドライバー回路４２上には、ｎＭＯＳＦＥＴ４２Ａのゲートに接続された配線５２、ｐＭＯＳＦＥＴ４２Ｂのゲートに接続された配線５３が形成されている。さらに、ｐＭＯＳＦＥＴ４２Ａのソースに電源電圧を供給する配線５５、ｎＭＯＳＦＥＴ４２Ｂのソースに基準電位（例えば、接地電位）を供給する配線５４が形成されている。

このように、ドライバー回路の最終段の直上に、その両隣のハイサイドスイッチング素子のソースにつながるソース電極層４９を形成し、ドライバー回路４２の最終段のｎＭＯＳＦＥＴ４２Ｂのソースを直接、ソース電極層４９に接続することにより、インダクタンスの影響を低減することができる。すなわち、寄生インダクタンスを減らすることができ、ＤＣ−ＤＣコンバータにおける変換効率の低下を低減できる。

図１４は、前述した実施の形態の半導体装置における電極の取り方を示すレイアウト図である。

図１４に示すように、ハイサイドスイッチング素子及びドライバー回路が形成された半導体装置（チップ）１上には、ソース電極層４９、ドレイン電極層５１が形成されている。これらソース電極層４９上及びドレイン電極層５１上には、それぞれ複数のバンプ５６が形成されている。そして、バンプ５６により半導体装置１をプリント基板などに電気的に接続する。これにより、ワイヤーで引き回す場合に比べて、寄生インダクタンスを減らすことができ、ＤＣ−ＤＣコンバータにおける変換効率の低下を低減できる。

［第５の実施形態］
次に、この発明の第５の実施の形態の半導体装置について説明する。

図１５は、この発明の第５の実施の形態のＤＣ−ＤＣコンバータの構成を示す回路図である。

この実施の形態では、ローサイドスイッチング素子１３と、ハイサイドスイッチング素子１２及びドライバー回路１１とが同一半導体基板１上に形成されている。

ＤＣ−ＤＣコンバータの供給電流が小さい場合には、ローサイドスイッチング素子１３のオン抵抗を小さくする必要がないため、ローサイドスイッチング素子１３もハイサイドスイッチング素子１２とドライバー回路１１とが形成された同一半導体基板（チップ）上に形成することができる。こうような構成により、図１に示した実施の形態に比べて、さらに寄生インダクタンスを減らすことができ、ＤＣ−ＤＣコンバータにおける変換効率の低下を低減できる。

また、以下に前述した第１〜第５の実施の形態の半導体装置におけるローサイドスイッチング素子１３の断面構造を説明する。ここでは、ローサイドスイッチング素子１３を、横型ＭＯＳ電界効果トランジスタにて構成した例を示す。図１６は、前記実施の形態のＤＣ−ＤＣコンバータにおけるローサイドスイッチング素子の第１例を示す断面図である。

図１６に示すように、ｐ型半導体基板６１上には、ｎ+型埋め込み層６２が形成されている。ｎ+型埋め込み層６２上には、ｐ型層６３が形成されている。ｐ型層６３には、ベース領域６４としてのｐ型ウェル層が形成されている。このベース領域６４の表面領域には、ソース領域６５としてのｎ+型層が形成されている。ｐ型層６３の表面領域には、ドレイン領域６６としてのｎ+型層がソース領域６５と離隔して形成されている。ソース領域６５とドレイン領域６６との間には、ドレイン領域６６と接触したリサーフ層（ｎ型層）６７が形成されている。

前記ドレイン領域６５とリサーフ層６７との間のベース領域６４及びｐ型層６３（チャネル領域）上には、ゲート絶縁膜を介してゲート電極６８が形成されている。

前記構造上には、層間絶縁膜６９が形成されており、層間絶縁膜６９内のソース領域６５上にはソース領域６５に電気的に接続されたソース電極７０が形成されている。さらに、層間絶縁膜６９内のドレイン領域６６上には、ドレイン領域６６に電気的に接続されたドレイン電極７１が形成されている。ここで、前記ソース電極７０は、ゲート電極６８を覆うように形成されている。言い換えると、ゲート電極６８とソース電極７０とは、半導体基板の表面に対して垂直方向に互いにオーバーラップするように配置されている。このような配置により、ゲート電極６８とソース電極７０との間の容量を大きくしている。

前記ローサイドスイッチング素子１３においては、セルフターンオンの観点から“容量Ｃrss／容量Ｃiss”の小さいものが求められている。セルフターンオンとは、ローサイドスイッチング素子１３がオフ状態のときにドレイン電圧の電圧変化率（ｄｖ／ｄｔ）でオン状態になることをいう。容量Ｃrssは、ローサイドスイッチング素子におけるゲートとドレインとの間の容量を示す。容量Ｃissは、ローサイドスイッチング素子におけるゲートとソースとの間の容量と、ゲートとドレインとの間の容量との和を示す。

単純にはゲート長を長くすることにより、ゲートとｐ型ウェル層のベース領域に面する面積が大きくなり容量Ｃissを大きくできる。この場合、チャネル長が長くなるため、オン抵抗も大きくなる。したがって、図１６に示すように、ゲート電極６８の上方に、前記ゲート電極の面積の５０％以上を覆うようにソース電極７０を覆い被さるように配置することにより、ゲートとソースとの間の容量を大きくし、容量Ｃissを大きくする。これにより、ローサイドスイッチング素子１３のオン抵抗を大きくすることなく、容量Ｃissを大きくすることができる。この結果、ローサイドスイッチング素子１３のおける“容量Ｃrss／容量Ｃiss”を小さくすることができる。

図１７は、前記実施の形態のＤＣ−ＤＣコンバータにおけるローサイドスイッチング素子の第２例を示す断面図である。

図１７に示すように、ゲート電極６８の下にｎ+型層のソース領域６５に接するようにｎ型層７２を設ける。これにより、ゲート長を長くすることで、チャネル長を長くすることなく、ゲートとソースとの間の容量を大きくすることができる。このような構造により、ローサイドスイッチング素子１３のオン抵抗を大きくすることなく、容量Ｃissを大きくすることができる。

また、図１６と図１７に示した例ではデバイス構造を変えることでゲートとソースとの間の容量を大きくしたが、レイアウトパターンを工夫することでゲートとソースとの間の容量を大きくすることができる。図１８（ａ）及び図１８（ｂ）は工夫を施した前記レイアウトパターンを示し、図１８（ａ）がローサイドスイッチング素子の形成領域であり、図１８（ｂ）がハイサイドスイッチング素子の形成領域である。図１９（ａ）及び図１９（ｂ）はそれぞれ図１８（ａ）中の１９Ａ−１９Ａ、及び図１８（ｂ）中の１９Ｂ−１９Ｂに沿った断面を示している。

ハイサイドスイッチング素子は、図１９（ｂ）に示すように、ゲート配線４７と配線４６とのコンタクト領域において、ゲート配線４７直下のフィールド酸化膜７３を厚くしている。一方、ローサイドスイッチング素子は、図１９（ａ）に示すように、ゲートとソースとの間の容量を大きくするために、ゲート配線４７と配線４６とのコンタクト領域において、ゲート配線４７直下の酸化膜７４を薄くしている。これにより、セルフターンオンを防ぐことができる。

次に、前記第５の実施形態のＤＣ−ＤＣコンバータのレイアウトについて説明する。

図２０は、前記第５の実施形態のＤＣ−ＤＣコンバータにおけるハイサイドスイッチング素子、ローサイドスイッチング素子、及びドライバー回路の具体的な構成例を示すレイアウト図である。

図２０に示すように、半導体装置（チップ）１上には、ハイサイド素子領域８１、ローサイド素子領域８２、ゲート配線領域８３、及び周辺回路８４が配置されている。ハイサイド素子領域８１には、ハイサイドスイッチング素子が形成されると共に、このハイサイドスイッチング素子を駆動するドライバ−回路が形成されたハイサイドドライバー領域８５が配置されている。ローサイド素子領域８２には、ローサイドスイッチング素子が形成されると共に、このローサイドスイッチング素子を駆動するドライバー回路が形成されたローサイドドライバー領域８６が配置されている。ゲート配線領域８３は、ハイサイド素子領域８１とローサイド素子領域８２との間に配置されている。ゲート配線領域８３には、ドライバー回路に接続されたゲート信号配線が形成されている。さらに、周辺回路８４は、ハイサイドスイッチング素子及びローサイドスイッチング素子をそれぞれ駆動するドライバー回路を制御する制御回路を含む。

また、半導体装置１上のハイサイド素子領域８１の上方に第１の電極層８７が形成され、半導体装置１上のハイサイド素子領域８１及びローサイド素子領域８２の上方に第２の電極層８８が形成されている。さらに、半導体装置１上のローサイド素子領域８２の上方に第３の電極層８９が形成されている。

第１の電極層８７は、ハイサイドスイッチング素子の電流通路の一端（ハイサイドスイッチング素子がｎＭＯＳＦＥＴの場合、ドレイン電極）に接続されている。この第１の電極層８７には、入力電圧ＶＩＮが供給されている。第２の電極層８８は、ハイサイドスイッチング素子の電流通路の他端（ハイサイドスイッチング素子がｎＭＯＳＦＥＴの場合、ソース電極）、及びローサイドスイッチング素子のドレインに接続されている。この第２の電極層８８は電圧ＶＸを有している。第３の電極層８９は、ローサイドスイッチング素子のソースに接続されている。この第３の電極層８９には、接地電位ＧＮＤが供給されている。

これら第１の電極層８７上、第２の電極層８８上、及び第３の電極層８９上には、それぞれ複数のバンプ９０が形成されている。そして、バンプ９０により半導体装置１をプリント基板などに電気的に接続する。これにより、ワイヤーで引き回す場合に比べて、寄生インダクタンスを減らすことができ、ＤＣ−ＤＣコンバータにおける変換効率の低下を低減できる。

また、ローサイドスイッチング素子のゲート抵抗が大きいと、第３の電極層８９を接地電位ＧＮＤに固定する効果が小さくなるため、電圧変化（dv/dt）の影響を受けやすくなり、セルフターンオンが起こりやすくなる。図２１に、従来のローサイドスイッチング素子のレイアウトを示す。従来のローサイドスイッチング素子は、図２１に示すように、ゲートパッドＧ１が配置されている。しかし、一箇所しかゲートパッドがないため、ローサイドスイッチング素子内部のゲートの引き回しが大きく、ゲート抵抗が大きくなる。また、ドライバー回路とローサイドスイッチング素子のゲートパッドを結ぶ配線が一本であるため、電流集中を起こし配線抵抗が増加する傾向にある。

そこで、ドライバー回路とローサイドスイッチング素子のゲートパッドを結ぶ配線の電流集中を緩和すると共に、ローサイドスイッチング素子内部のゲートの引き回しが小さくなるようにするため、図２２、図２３、図２４に示すように、ローサイドスイッチング素子１３−１、１３−２、…、１３−ｎに対してゲート電極Ｇ１、Ｇ２、…、Ｇｎを設ける。すなわち、ローサイドスイッチング素子のゲート電極を２個以上形成する。また、ドライバー回路９１とローサイドスイッチング素子のゲートパッドＧ１、Ｇ２、…、Ｇｎを結ぶ配線を複数形成する。さらに、ドライバー回路とローサイドスイッチング素子のゲートパッドを結ぶ配線の引き回しを小さくするために、周辺回路４を半導体基板１の中央部に配置する。

こうすることでローサイドスイッチング素子のゲート抵抗を小さくでき、セルフターンオンの影響を小さくすることができる。

この発明の実施形態によれば、ＤＣ−ＤＣコンバータの寄生インダクタンス及び抵抗を低減し変換効率を向上できる半導体装置を提供することが可能である。

また、この発明は以下の実施態様を取りうる。

（１）この発明の一実施態様の半導体装置は、第１の半導体基板上に形成され、電流通路の一端に入力電圧が供給され、前記電流通路の他端がインダクタンスに接続されたハイサイドスイッチング素子と、前記ハイサイドスイッチング素子が形成された前記第１の半導体基板上に形成され、前記ハイサイドスイッチング素子を駆動するドライバー回路と、
前記第１の半導体基板とは別の第２の半導体基板上に形成され、ドレインにインダクタンスが接続され、ソースに基準電位が供給されたローサイドスイッチング素子とを具備することを特徴とする。

（２）前記ローサイドスイッチング素子は、前記第２の半導体基板の表面から裏面に電流が通過する縦型ＭＯＳ電界効果トランジスタであって、前記ハイサイドスイッチング素子は前記縦型ＭＯＳ電界効果トランジスタ以外のＭＯＳ電界効果トランジスタであることを特徴とする。

（３）前記縦型ＭＯＳ電界効果トランジスタは、トレンチ型ＭＯＳ電界効果トランジスタを含むことを特徴とする。

（４）前記第１の半導体基板と前記ローサイドスイッチング素子は同一のパッケージに入っていることを特徴とする。

（５）この発明の他の実施態様の半導体装置は、半導体基板上に形成され、電流通路の一端に入力電圧が供給され、前記電流通路の他端がインダクタンスに接続されたハイサイドスイッチング素子と、前記ハイサイドスイッチング素子が形成された前記半導体基板上に形成され、前記ハイサイドスイッチング素子を駆動するハイサイドドライバー回路と、前記ハイサイドスイッチング素子及び前記ハイサイドドライバー回路が形成された前記半導体基板上に形成され、ドレインが前記ハイサイドスイッチング素子の前記電流通路の他端と前記インダクタンスとの間に接続され、ソースに基準電位が供給されたローサイドスイッチング素子と、前記ハイサイドスイッチング素子、前記ハイサイドドライバー回路、及びローサイドスイッチング素子が形成された前記半導体基板上に形成され、前記ローサイドスイッチング素子を駆動するローサイドドライバー回路とを具備することを特徴とする。

（６）前記ハイサイドスイッチング素子及び前記ドライバー回路は複数備えられており、前記ハイサイドスイッチング素子の各々にそれを駆動する前記ドライバー回路が設けられていることを特徴とする。

（７）前記インダクタンスに流れる電流もしくは出力電圧に応じて、前記複数のハイサイドスイッチング素子をオン状態及びオフ状態のいずれかの状態に制御する制御回路をさらに具備することを特徴とする。

（８）前記ドライバー回路の５０％以上の部分がハイサイドスイッチング領域に存在していることを特徴とする。

（９）前記ドライバー回路が複数のハイサイドスイッチング素子エリア間に介在していることを特徴とする。

（１０）前記ハイサイドスイッチング素子の電流通路の一端に接続され、前記ハイサイドスイッチング素子の上方に形成された第１の電極層と、前記ハイサイドスイッチング素子の前記電流通路の他端に接続され、前記ハイサイドスイッチング素子の上方に形成された第２の電極層と、前記第１の電極層上と前記第２の電極層上にそれぞれ形成されたバンプとをさらに具備することを特徴とする。

（１１）前記ハイサイドスイッチング素子及び前記ローサイドスイッチング素子は横型ＭＯＳ電界効果トランジスタであることを特徴とする。

（１２）前記ローサイドスイッチング素子はゲート電極、ソース電極を持ち、前記ソース電極が前記ゲート電極の面積の５０％以上を覆うように配置されていることを特徴とする。

（１３）この発明の他の実施態様の半導体装置は、半導体基板上の複数の領域に形成された複数のパワーＭＯＳ電界効果トランジスタと、前記半導体基板上の複数の領域間に形成され、前記複数のパワーＭＯＳ電界効果トランジスタを駆動する複数のスイッチング回路とを具備することを特徴とする。

（１４）この発明の他の実施態様の半導体装置は、半導体基板上の第１領域に形成された第１のパワーＭＯＳ電界効果トランジスタと、前記半導体基板上の第２領域に形成された第２のパワーＭＯＳ電界効果トランジスタと、前記第１領域と前記第２領域との間の前記半導体基板上に形成され、前記第１、第２のパワーＭＯＳ電界効果トランジスタをそれぞれ駆動する第１、第２のスイッチング回路とを具備することを特徴とする。

（１５）前記複数のスイッチング回路の上方には、前記複数のパワーＭＯＳ電界効果トランジスタのソース電極が形成されていることを特徴とする。

（１６）前記第１、第２のスイッチング回路の上方には、前記第１、第２のパワーＭＯＳ電界効果トランジスタのソース電極が形成されていることを特徴とする。

（１７）前記複数のスイッチング回路は前記複数のパワーＭＯＳ電界効果トランジスタに隣接して配置され、前記複数のスイッチング回路の出力を供給する配線が、前記複数のパワーＭＯＳ電界効果トランジスタが形成された複数の領域間に形成されていることを特徴とする。

（１８）前記第１、第２のスイッチング回路は前記第１、第２のパワーＭＯＳ電界効果トランジスタに隣接して配置され、前記第１、第２のスイッチング回路の出力を供給する配線が、前記第１のパワーＭＯＳ電界効果トランジスタが形成された前記第１領域と、前記第２のパワーＭＯＳ電界効果トランジスタが形成された第２領域との間に形成されていることを特徴とする。

（１９）前記半導体装置は、直流電圧を変圧するＤＣ−ＤＣコンバータであることを特徴とする。

また、前述した各実施の形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施の形態には種々の段階の発明が含まれており、各実施の形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。

この発明の第１の実施の形態のＤＣ−ＤＣコンバータの構成を示す回路図である。 前記第１の実施の形態のＤＣ−ＤＣコンバータにおける同一半導体基板上に形成されたドライバー回路とハイサイドスイッチング素子の断面図である。 前記第１の実施の形態のＤＣ−ＤＣコンバータにおけるローサイドスイッチング素子の断面図である。 この発明の第２の実施の形態のＤＣ−ＤＣコンバータの構成を示す回路図である。 この発明の第３の実施の形態のＤＣ−ＤＣコンバータの構成を示す回路図である。 前記第３の実施の形態のＤＣ−ＤＣコンバータにおけるハイサイドスイッチング素子及びドライバー回路の具体的な構成例を示すレイアウト図である。 図６（ａ）中の領域Ａを拡大したレイアウト図である。 前記第３の実施の形態のＤＣ−ＤＣコンバータにおけるハイサイドスイッチング素子及びドライバー回路の別の具体的な構成例を示すレイアウト図である。 図８中の領域Ｂを拡大したレイアウト図である。 この発明の第４の実施の形態のＤＣ−ＤＣコンバータにおけるハイサイドスイッチング素子及びドライバー回路の具体的な構成例を示すレイアウト図である。 図１０（ａ）中の領域Ｃを拡大したレイアウト図である。 前記第４の実施の形態のＤＣ−ＤＣコンバータにおけるハイサイドスイッチング素子及びドライバー回路の別の具体的な構成例を示すレイアウト図である。 図１２中の領域Ｄを拡大したレイアウト図である。 前記実施の形態のＤＣ−ＤＣコンバータにおける電極の取り方を示すレイアウト図である。 この発明の第５の実施の形態のＤＣ−ＤＣコンバータの構成を示す回路図である。 前記実施の形態のＤＣ−ＤＣコンバータにおけるローサイドスイッチング素子の第１例を示す断面図である。 前記実施の形態のＤＣ−ＤＣコンバータにおけるローサイドスイッチング素子の第２例を示す断面図である。 前記実施の形態のレイアウトパターンの他の例を示す図である。 図１８に示したレイアウトパターン中の１９Ａ−１９Ａ及び１９Ｂ−１９Ｂに沿った断面図である。 前記第５の実施の形態のＤＣ−ＤＣコンバータの構成を示すレイアウト図である。 従来のローサイドスイッチング素子におけるパッドのレイアウト図である。 前記第５の実施の形態のＤＣ−ＤＣコンバータの第１変形例の構成を示すレイアウト図である。 前記第５の実施の形態のローサイドスイッチング素子におけるパッドのレイアウト図である。 前記第５の実施の形態のＤＣ−ＤＣコンバータの第２変形例の構成を示すレイアウト図である。 従来の直流電圧を変圧するＤＣ−ＤＣコンバータの回路図である。

符号の説明

１…半導体基板、２…パッケージ、３…領域、１１、１１Ａ、１１Ｂ、１１Ｃ、１１Ｄ…ドライバー回路、１２、１２Ａ、１２Ｂ、１２Ｃ、１２Ｄ…ハイサイド用のＭＯＳ電界効果トランジスタ（ハイサイドスイッチング素子）、１３…ローサイド用のＭＯＳ電界効果トランジスタ（ローサイドスイッチング素子）、１４…ダイオード、１５…インダクタンス（コイル）、１６…コンデンサ、１７…制御回路、１８…センス用の抵抗、２１…ｐ型半導体基板、２２…ｎ+型埋め込み層、２３…ｎ型層、２４…ｐ型ウェル層、２５…ｎ型ウェル層、２６…ソース領域、２７…ドレイン領域、２８…ゲート電極、２９…ドレイン領域、３０…ソース領域、３１…ゲート電極、３２…ｎ+型ウェル層、３３…ｐ型ウェル層、３４…ドレイン領域、３５…ソース領域、３６…リサーフ層、３７…ゲート電極、４１…ハイサイド素子領域、４２…ドライバー回路、４２Ａ…ｐチャネルＭＯＳ電界効果トランジスタ（ｐＭＯＳＦＥＴ）、４２Ｂ…ｎチャネルＭＯＳ電界効果トランジスタ（ｎＭＯＳＦＥＴ）、４３…配線、４４…ゲート電極、４５…共通電極、４６…配線、４７…ゲート配線、４８…ソース、４９…ソース電極層（配線ＶＸ）、５０…ドレイン、５１…ドレイン電極層（配線ＶＩＮ）、５２、５３、５４、５５…配線、５６…バンプ、６１…ｐ型半導体基板、６２…ｐ+型埋め込み層、６３…ｐ型層、６４…ベース領域、６５…ソース領域、６６…ドレイン領域、６７…リサーフ層（ｎ型層）、６８…ゲート電極、６９…層間絶縁膜、７０…ソース電極、７１…ドレイン電極、ｎ型層７２、７３…フィールド酸化膜、７４…酸化膜、８１…ｎ+型層、８２…ｎ-型層、８３…ｐ型層、８４…ゲート絶縁膜、８５…ゲート電極、８６…絶縁膜、８７…ソース電極、８８…ソース領域、８９…ｐ+型層、９０…ドレイン電極、ＧＮＤ…接地電位、ＴＯ…出力端子、Ｖ１…電圧、ＶＩＮ…入力電圧、ＶＯＵＴ…出力電圧、ＶＸ…電圧。

Claims (7)

1. 第１の半導体基板上に形成され、電流通路の一端に入力電圧が供給され、前記電流通路の他端がインダクタンスに接続された複数のハイサイドスイッチング素子と、
   前記複数のハイサイドスイッチング素子が形成された前記第１の半導体基板上に形成され、前記複数のハイサイドスイッチング素子を駆動する複数の第１のドライバー回路と、
   前記第１の半導体基板とは別の第２の半導体基板上に形成され、ドレインに前記インダクタンスが接続され、ソースに基準電位が供給されたローサイドスイッチング素子とを具備し、
   前記複数のハイサイドスイッチング素子の各々に対応して前記複数の第１のドライバー回路の各々が設けられていることを特徴とする半導体装置。
2. 前記ローサイドスイッチング素子は、前記第２の半導体基板の表面から裏面に電流が通過する縦型ＭＯＳ電界効果トランジスタであって、
   前記ハイサイドスイッチング素子は、前記第１の半導体基板の表面領域にソース領域とドレイン領域が形成されたＭＯＳ電界効果トランジスタであることを特徴とする請求項１に記載の半導体装置。
3. 前記第１の半導体基板上に形成され、前記ローサイドスイッチング素子を駆動する第２のドライバー回路をさらに具備することを特徴とする請求項１または２に記載の半導体装置。
4. 前記ローサイドスイッチング素子は複数のゲートパッドを有し、前記複数のゲートパッドは前記第２のドライバー回路に接続されていることを特徴とする請求項３に記載の半導体装置。
5. 半導体基板上に形成され、電流通路の一端に入力電圧が供給され、前記電流通路の他端がインダクタンスに接続された複数のハイサイドスイッチング素子と、
   前記複数のハイサイドスイッチング素子が形成された前記半導体基板上に形成され、前記複数のハイサイドスイッチング素子を駆動する複数のハイサイドドライバー回路と、
   前記複数のハイサイドスイッチング素子及び前記複数のハイサイドドライバー回路が形成された前記半導体基板上に形成され、ドレインが前記複数のハイサイドスイッチング素子の前記電流通路の他端と前記インダクタンスとの間に接続され、ソースに基準電位が供給されたローサイドスイッチング素子と、
   前記複数のハイサイドスイッチング素子、前記複数のハイサイドドライバー回路、及びローサイドスイッチング素子が形成された前記半導体基板上に形成され、前記ローサイドスイッチング素子を駆動するローサイドドライバー回路とを具備し、
   前記複数のハイサイドスイッチング素子の各々に対応して前記複数のハイサイドドライバー回路の各々が設けられていることを特徴とする半導体装置。
6. 前記ハイサイドスイッチング素子の前記電流通路の一端の電極上に形成された第１のバンプと、
   前記ハイサイドスイッチング素子の前記電流通路の他端の電極上に形成された第２のバンプと、
   前記ローサイドスイッチング素子のソースの電極上に形成された第３のバンプとをさらに具備し、
   前記第１のバンプと前記第２のバンプとが交互に配置され、前記第２のバンプと前記第３のバンプとが交互に配置されていることを特徴とする請求項１または５に記載の半導体装置。
7. 半導体基板上の第１領域に形成された複数の第１のパワーＭＯＳ電界効果トランジスタと、
   前記半導体基板上の第２領域に形成された複数の第２のパワーＭＯＳ電界効果トランジスタと、
   前記第１領域と前記第２領域との間の前記半導体基板上に形成され、前記複数の第１、第２のパワーＭＯＳ電界効果トランジスタのいずれか一方を駆動する複数の第１のスイッチング回路と、
   前記複数の第１、第２のパワーＭＯＳ電界効果トランジスタのいずれか他方を駆動する複数の第２のスイッチング回路と、
   を具備することを特徴とする半導体装置。

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