JP4405529B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、例えばＤＣ−ＤＣコンバータに用いられる半導体装置に関する。
近年、例えばコンピュータ等のＣＰＵ（Central Processing Unit）に使用される電源が低電圧化するのに伴い、同期整流方式による電源（例えば降圧型のＤＣ−ＤＣコンバータ）が多用されている。また、ＣＰＵ用の電源に求められている電流変化率（ｄｉ／ｄｔ）はますます大きくなり、かつ、電源の出力電圧のリップルを抑制するためにも電源の高速化が重要になっている。それに加え、ＣＰＵの駆動電圧が低下し、低電圧、大電流化がＣＰＵ電源に要求され、電力を供給する側の電源システム（ＤＣ−ＤＣコンバータ）自体の高速化、高効率化が望まれている。
降圧型のＤＣ−ＤＣコンバータでは、スイッチング（チョッピング）素子としてＭＯＳＦＥＴが用いられている（例えば特許文献１参照）。スイッチング素子が内蔵されたオンチップＤＣ−ＤＣコンバータにおいて、大電流化されると配線抵抗の影響により複数のスイッチング素子全体を均一にオン／オフすることが難しくなる。オンチップの出力素子のゲート−ソース間耐圧はドレイン−ソース間耐圧より低く設定されることが多く、出力素子のゲートをオンさせるドライバ電源ラインは入力電圧ラインやグランドラインとは別に必要となる。このスイッチング素子を駆動するためのドライバ回路の電源ラインは、コンバータの入力電圧ラインやグランドラインに比べて細く長く形成されることが多く、寄生の配線抵抗の影響を特に受けやすい。スイッチング素子を駆動させる際、ドライバ回路の電源から離れた位置にあるスイッチング素子は電源ラインに電荷を高速に充放電することができず、この箇所のスイッチング時間が長くなり損失が大きくなる。また、ドライバ回路の電源に近いスイッチング素子は早くスイッチングし、離れたものは遅くスイッチングすることで、半導体基板面内の電流バラツキが生じてしまう。一箇所に電流集中することは素子の破壊につながるおそれがある。
一方、ＤＣ−ＤＣコンバータのデッドタイム期間中にローサイドの内蔵ダイオードがオンする際に、半導体基板に電子が注入される。注入された電子はＧＮＤ（グランド）より高電位の電極に流れ、誤動作やラッチアップ等を起こす原因となり、素子の破壊につながるおそれがある。
特表２００４−５１１９１０号公報
本発明は、スイッチング損失を低減させ、スイッチング時に電流の集中やラッチアップを抑制することができる半導体装置を提供する。
本発明の一態様によれば、入力電圧の端子とインダクタとの間に接続された複数のハイサイドのスイッチング素子と、前記ハイサイドのスイッチング素子のゲート電極に接続され、前記ハイサイドのスイッチング素子を駆動するハイサイドのドライバ回路と、前記ハイサイドのスイッチング素子のソース電極に接続された基準電圧ラインと、前記ハイサイドのドライバ回路の電源ラインと、前記電源ラインと前記基準電圧ラインとの間に接続されたコンデンサと、前記インダクタとグランドラインとの間に接続された複数のローサイドのスイッチング素子と、を同じ半導体基板に備え、前記ローサイドのスイッチング素子は、前記半導体基板の表層部に形成されたＰ型半導体層と、前記Ｐ型半導体層の表面に形成されたＮ型ドレイン領域と、前記Ｎ型ドレイン領域に対して離間して、前記Ｐ型半導体層の表面に形成されたＮ型ソース領域と、前記Ｎ型ドレイン領域と前記Ｎ型ソース領域との間の前記Ｐ型半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を有し、前記コンデンサは、前記Ｐ型半導体層に対して離間して、前記半導体基板の表層部に形成されたＮ型半導体層と、前記Ｎ型半導体層の表面上に設けられた絶縁膜と、前記絶縁膜上に設けられ、前記Ｎ型半導体層に対向する電極と、を有することを特徴とする半導体装置が提供される。
また、本発明の他の一態様によれば、インダクタとグランドラインとの間に接続された複数のスイッチング素子と、前記スイッチング素子のゲート電極に接続され、前記スイッチング素子を駆動するドライバ回路と、前記ドライバ回路の電源ラインと、前記電源ラインと前記グランドラインとの間に接続されたコンデンサと、を同じ半導体基板に備え、前記スイッチング素子は、前記半導体基板の表層部に形成されたＰ型半導体層と、前記Ｐ型半導体層の表面に形成されたＮ型ドレイン領域と、前記Ｎ型ドレイン領域に対して離間して、前記Ｐ型半導体層の表面に形成されたＮ型ソース領域と、前記Ｎ型ドレイン領域と前記Ｎ型ソース領域との間の前記Ｐ型半導体層上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、を有し、前記コンデンサは、前記Ｐ型半導体層に対して離間して、前記半導体基板の表層部に形成されたＮ型半導体層と、前記Ｎ型半導体層の表面上に設けられた絶縁膜と、前記絶縁膜上に設けられ、前記Ｎ型半導体層に対向する電極と、を有することを特徴とする半導体装置が提供される。
本発明によれば、スイッチング損失を低減させ、スイッチング時に電流の集中やラッチアップを抑制することができる半導体装置が提供される。
以下、図面を参照し、本発明の実施形態について説明する。
図２は、本発明の実施形態に係る半導体装置を用いたＤＣ−ＤＣコンバータの全体構成を例示する回路図である。
このＤＣ−ＤＣコンバータは、入力端子１１から入力電圧Ｖｉｎを加えて、出力端子１２に入力電圧Ｖｉｎよりも低電圧の出力電圧Ｖｏｕｔを得る非絶縁降圧型ＤＣ−ＤＣコンバータである。入力電圧Ｖｉｎから降圧した出力電圧Ｖｏｕｔを、ハイサイド側のスイッチング素子Ｑ１とローサイド側のスイッチング素子Ｑ２とを交互にオン／オフすることで得る。両スイッチング素子Ｑ１、Ｑ２の接続点ＳＷには方形波が出力され、その方形波がインダクタＬとコンデンサＣａとで構成されるフィルタで平滑化される。
本実施形態では、ハイサイド側のスイッチング素子Ｑ１は、ｐチャネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、ローサイド側のスイッチング素子Ｑ２は、ｎチャネル型のＭＯＳＦＥＴである。ハイサイド側のスイッチング素子Ｑ１のソース電極は、入力端子１１から入力電圧Ｖｉｎが加えられる入力電圧ライン５１に接続され、スイッチング素子Ｑ１のゲート電極はドライバ回路１５に接続されている。スイッチング素子Ｑ１のドレイン電極は、ローサイド側のスイッチング素子Ｑ２のドレイン電極と接続されている。
ローサイド側のスイッチング素子Ｑ２のソース電極は、グランド端子ＧＮＤに接続されたグランドライン５２に接続されている。スイッチング素子Ｑ２のゲート電極はドライバ回路２５に接続されている。
ローサイド側のスイッチング素子Ｑ２には、ショットキーバリアダイオード１６が並列に接続される。ショットキーバリアダイオード１６のカソードはスイッチング素子Ｑ２のドレイン電極に接続され、アノードはスイッチング素子Ｑ２のソース電極に接続されている。
スイッチング素子Ｑ１のドレイン電極とスイッチング素子Ｑ２のドレイン電極との接続点ＳＷは、インダクタＬを介して出力端子１２に接続されている。出力端子１２とグランドとの間にはコンデンサＣａが接続されている。インダクタＬおよびコンデンサＣａは、ローパスフィルタを構成する。
スイッチング素子Ｑ１、Ｑ２のオン／オフを制御するため、ドライバ回路１５、２５から、ほぼ反転位相のゲート駆動信号がスイッチング素子Ｑ１、Ｑ２の各ゲート電極に供給される。両スイッチング素子Ｑ１、Ｑ２が同時にオン状態にされると、非常に大きな電流が入力端子１１から両スイッチング素子Ｑ１、Ｑ２を介してグランドに流れることになる。これを避けるために、スイッチング素子Ｑ１をオフにしてから短時間経過後にスイッチング素子Ｑ２をオンにする。
スイッチング素子Ｑ１におけるスイッチング（チョッピング）のデューティ比によって、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔとの電圧比を設定することができる。スイッチング素子Ｑ１がオンの間は、スイッチング素子Ｑ１を経由してインダクタＬに電流が流れ、インダクタＬにエネルギーが蓄積される。スイッチング素子Ｑ１がオフになってからスイッチング素子Ｑ２がオンにされるまでの間は、インダクタＬの蓄積エネルギー（逆起電力）により、グランドからショットキーバリアダイオード１６を流れる還流電流が流れる。
スイッチング素子Ｑ１、Ｑ２をオン／オフする位相の設定は、厳密には両方ともオフとなる短い期間を設けるように行う。これは、スイッチング素子Ｑ１、Ｑ２が短絡する期間が生じるのを防止するためである。しかし、スイッチング素子Ｑ１、Ｑ２が両方ともオフとなる期間（デッドタイム）の発生により、通常、スイッチング素子Ｑ２ではその構造的に寄生素子としてのビルトインボディダイオードがオンする。このビルトインボディダイオードの順方向電圧降下はスイッチング素子Ｑ２のオン電圧に比べると大きい。
そこで、スイッチング素子Ｑ２は、ソース・ドレイン間に、並列にショットキーバリアダイオード１６を接続している。これにより、デッドタイムにおけるスイッチング素子Ｑ２のソース・ドレイン間電圧を効果的に低下させることができる。すなわち、デッドタイムにはスイッチング素子Ｑ２のビルトインボディダイオードがオンすることを抑制し、順方向電圧降下のより小さなショットキーバリアダイオード１６に電流を流すことが可能となる。但し、このショットキーバリアダイオード１６は構成上、必須ではなく、部品数削減の観点から省略する要求が多い。
高速動作を実現するためには、寄生のインダクタンスを極力減らすことが重要である。そこで、寄生インダクタンスを低減させるために、ハイサイド側のスイッチング素子Ｑ１、そのドライバ回路１５、ローサイド側のスイッチング素子Ｑ２、そのドライバ回路２５をディスクリート構成ではなく、それらを同じ半導体基板（半導体チップ）上に形成している。すなわち、図２において実線Ａで囲われた部分を同じ半導体基板上に形成している。
スイッチング素子Ｑ１、Ｑ２及びドライバ回路（本実施形態では例えばＣＭＯＳ）１５、２５は同じ半導体基板上に形成され、ゲート酸化膜を２種類作らずにプロセスの簡略化を図る観点から、スイッチング素子Ｑ１、Ｑ２に用いられるゲート酸化膜は、ドライバ回路（ＣＭＯＳ）１５、２５と同一のものを使用している。したがって、スイッチング素子Ｑ１、Ｑ２において（ドレイン−ソース間電圧）＞（ゲート−ソース間電圧）の関係が成り立っている。入力電圧Ｖｉｎ＞｜ゲート−ソース間電圧｜の場合、スイッチング素子Ｑ１、Ｑ２のゲートには、入力電圧Ｖｉｎもしくはグランド電位を印加することはできない。したがって、出力素子であるスイッチング素子Ｑ１、Ｑ２のゲートをオンさせるドライバ回路１５、２５の電源ライン５３、５４は、入力電圧Ｖｉｎの電源ライン（入力電圧ライン）５１やグランドライン５２とは別に必要となる。
図１に、ハイサイド側のスイッチング素子Ｑ１と、そのスイッチング素子Ｑ１を駆動するためのドライバ回路１５の回路構成を表す。
スイッチング素子Ｑ１は一チップ内に複数形成され、各々のソース電極は入力電圧Ｖｉｎの電源ライン（入力電圧ライン）５１に接続され、各々のドレイン電極は端子ＳＷを介して図２に示すインダクタＬに接続されている。
ドライバ回路１５は、ドライバ駆動信号線１７を介して供給されるドライバ駆動信号によって駆動（オン／オフ）される例えばＣＭＯＳである。ドライバ回路１５は、スイッチング素子Ｑ１のソース電極に接続された基準電圧ライン５６と、ドライバ回路１５の電源ライン５３に接続されている。さらに、ドライバ回路１５は、ゲート駆動信号線５５を介してスイッチング素子Ｑ１のゲート電極に接続されている。複数のスイッチング素子Ｑ１、複数のドライバ回路１５、基準電圧ライン５６、および電源ライン５３は同じ半導体基板（一チップ）に形成されている。
本実施形態におけるＤＣ−ＤＣコンバータの入力電圧Ｖｉｎは例えば十数ボルトであり、これは一般的なＣＭＯＳに使われるゲート酸化膜の耐圧より大きいため、スイッチング素子Ｑ１がｐチャネル型の場合、ゲートのオン／オフには、０ボルト〜Ｖｉｎではなく、０ボルト〜（ゲート酸化膜の耐圧に応じた電圧Ｖｄｄ）が使用される。ドライバ回路１５の電源ライン５３は、図示しない基準電圧源（レギュレータ）に接続され、（Ｖｉｎ−Ｖｄｄ）の電圧が供給される。
ハイサイド側のスイッチング素子Ｑ１のオフ時には、ドライバ回路１５、ゲート駆動信号線５５を介して、ゲート電極が入力電圧ライン５１と短絡されて電荷（正電荷）が注入され、オン時には、ゲート駆動信号線５５、ドライバ回路１５を介して、ゲート電極から電荷（正電荷）がドライバ回路１５の電源ライン５３に引き抜かれる。
このような構成において特に大電流化されると配線抵抗の影響により複数のスイッチング素子Ｑ１全体を均一にオン／オフすることが難しくなる。そこで、半導体基板上において、スイッチング素子Ｑ１の形成領域ａ１の直近にドライバ回路１５の形成領域ｂ１をレイアウトする。入力電圧ライン５１は、入力端子１１からインダクタＬへ大電流が流れる電流経路であり、配線抵抗を低減するため比較的広い面積で形成されている。この入力電圧ライン５１をスイッチング素子Ｑ１とドライバ回路１５とで共有化して、電荷を注入する配線経路の寄生抵抗を抑えて、各スイッチング素子Ｑ１のゲート電極への電荷注入を容易にすることができる。
しかし、ドライバ回路１５の電源ライン５３は、スイッチング素子Ｑ１と共有化されず、ドライバ回路１５のためだけのラインであり、スイッチング素子Ｑ１から比較的離れた位置（基準電圧源）から長い距離を引き回され、またチップ内における無効エリアの増大を抑える観点から入力電圧ライン５１に比べて細く形成される。ドライバ回路１５の電源ライン５３は、スイッチング素子Ｑ１のゲート電極から正電荷を引き抜く経路であり、したがって、スイッチング素子Ｑ１のオン時、寄生の配線抵抗（図１においてｒで表す）の影響を受け、電源ライン５３において、基準電圧源（レギュレータ）に近い位置では所望の電圧（Ｖｉｎ−Ｖｄｄ）が保持されるのに対して、基準電圧源（レギュレータ）から遠い位置ではＶｉｎに近い電圧となり、基準電圧源（レギュレータ）から遠いスイッチング素子Ｑ１では高速に電荷を引き抜くことができず、スイッチング時間が長くなり損失が大きくなる。すなわち、基準電圧源（レギュレータ）に対する距離に応じて、複数のスイッチング素子Ｑ１のターンオン特性にばらつきがでる。
そこで、本実施形態では、スイッチング素子Ｑ１のソース電極に接続された基準電圧ライン５６と、電源ライン５３との間にコンデンサＣ１を接続させている。コンデンサＣ１も、スイッチング素子Ｑ１、ドライバ回路１５、基準電圧ライン５６、および電源ライン５３と共に同じ半導体基板（半導体チップ）に形成されている。
ハイサイド側スイッチング素子形成領域ａ１の隣に、ハイサイド側ドライバ回路形成領域ｂ１が設けられている。スイッチング素子形成領域ａ１の長手方向に沿って複数のドライバ回路１５が配列されている。ドライバ回路形成領域ｂ１の長手方向に、基準電圧ライン５６、ドライバ回路の電源ライン５３が延びている。ドライバ回路形成領域ｂ１の隣にコンデンサＣ１の形成領域ｃ１が設けられ、スイッチング形成領域ａ１とコンデンサ形成領域ｃ１との間に、ドライバ回路形成領域ｂ１が位置している。スイッチング素子形成領域ａ１の長手方向とドライバ回路形成領域ｂ１の長手方向とは略一致し、その方向に沿って複数のコンデンサＣ１が分散して設けられている。
スイッチング素子Ｑ１のオン時、基準電圧ライン５６と電源ライン５３との間に介在されたコンデンサＣ１の電荷が瞬間的に電源ライン５３の基準電圧源（レギュレータ）と同様な機能を担い、電源ライン５３に流れる電流変化を緩和することができる。電源ライン５３における電流変化が小さくなると、発生する電圧降下も小さくなるため、基準電圧（Ｖｉｎ−Ｖｄｄ）をつくる基準電圧源（レギュレータ）から遠く離れた位置でも（Ｖｉｎ−Ｖｄｄ）の電圧を保持することができる。この結果、基準電圧源（レギュレータ）から遠いスイッチング素子Ｑ１のゲート電極からも高速に電荷（正電荷）を引き抜くことができ、ＤＣ−ＤＣコンバータのスイッチング損失を低減し、変換効率を向上させ、高速動作を実現できる。
スイッチング素子Ｑ１がｐチャネル型の場合、ドライバ回路１５の電源ライン５３が、その延在方向（スイッチング素子形成領域ａ１の長手方向及びドライバ回路形成領域ｂ１の長手方向）にわたって均一に（Ｖｉｎ−Ｖｄｄ）の電圧を保持するためには、複数のコンデンサＣ１を偏在させずに、図１に示すように電源ライン５３の延在方向に分散させて設けることが望ましい。これはコンデンサには必ず寄生抵抗が存在しており、複数のコンデンサを分散することで寄生抵抗を減らすことができるためである。
次に、前述した実施形態の構成と、その実施形態の構成においてコンデンサＣ１を設けなかった構成（比較例）とで、スイッチング素子Ｑ１に流れる電流をシミュレーションした結果について説明する。
図３は比較例の構成のシミュレーション結果を表すグラフ図であり、図４は実施形態の構成のシミュレーション結果を表すグラフ図である。１３個に分割されたスイッチング素子（ＭＯＳＦＥＴ）と、それに接続されるドライバ回路の電源ライン間に、容量１３０（ｐＦ）のコンデンサをそれぞれ接続した。図３、４に示す波形は、入力電圧Ｖｉｎが１２Ｖ、出力電流が１０ＡのときにおけるＤＣ−ＤＣコンバータのハイサイド側のスイッチング素子Ｑ１のドレイン電流のターンオン波形である。
１３個のスイッチング素子Ｑ１のうち、基準電圧源（レギュレータ）に対して、最も近い位置にあるスイッチング素子Ｑ１に流れるドレイン電流のピーク値をＩ１、７番目に近いスイッチング素子Ｑ１に流れるドレイン電流のピーク値をＩ７、最も遠いスイッチング素子Ｑ１に流れるドレイン電流のピーク値をＩ１３としている。
比較例の場合、図３に示すように、スイッチングオン時、基準電圧源（レギュレータ）に最も近いスイッチング素子Ｑ１に流れるドレイン電流ピーク値Ｉ１は４．３Ａであるのに対し、最も遠いスイッチング素子Ｑ１に流れるドレイン電流ピーク値Ｉ１３は０．７９Ａとなっており、基準電圧源（レギュレータ）に対する距離によってドレイン電流が大きくばらついている。
本実施形態の場合、図４に示すように、基準電圧源（レギュレータ）に最も近いスイッチング素子Ｑ１に流れるドレイン電流ピーク値Ｉ１は２．４アンペアであり、最も遠いスイッチング素子Ｑ１に流れるドレイン電流ピーク値Ｉ１３は１．９アンペアであり、比較例に比べてばらつきが抑制できていることがわかる。すなわち、本実施形態では、複数のスイッチング素子Ｑ１を均一にスイッチング動作させることができる。
図５は、本発明の実施形態に係る半導体装置の要部断面構造を表す模式図である。前述したスイッチング素子Ｑ１、Ｑ２、およびドライバ回路１５、２５は、同じＰ−型半導体基板６０に形成されている。なお、図５には、ローサイド側のスイッチング素子Ｑ２と、ハイサイド側のドライバ回路１５を図示している。
ローサイド側のスイッチング素子Ｑ２はＮチャネル型のＭＯＳＦＥＴであり、半導体基板６０においてローサイド側スイッチング素子Ｑ２の形成領域にはＰ型のベース領域（Ｐ型ウェル）６４が形成され、そのベース領域６４の表面に、Ｎ＋型のソース領域６６、Ｐ＋型のベースコンタクト領域６５、Ｎ＋型のドレイン領域７０、Ｎ−型のドリフト領域６９が選択的に形成されている。ソース領域６６とベースコンタクト領域６５は、図１、２におけるグランドライン５２に接続され、ドレイン領域７０は端子ＳＷに接続されている。ソース領域６６とドリフト領域６９との間のベース領域６４上にはゲート絶縁膜６８を介してゲート電極６７が設けられている。
なお、図示しないが、半導体基板６０においてハイサイド側スイッチング素子Ｑ１の形成領域には、Ｎ型ベース領域（Ｎ型ウェル）の表面にＰ＋型のソース／ドレイン領域が選択的に形成されたＰチャネル型のハイサイド側スイッチング素子Ｑ１が形成されている。
半導体基板６０においてドライバ回路の形成領域には、Ｎ＋型埋め込み層６１が形成され、その上にＣＭＯＳ構造のドライバ回路１５が形成されている。すなわち、Ｎ＋型埋め込み層６１の上には、Ｎ型ベース領域（Ｎ型ウェル）６２の表面にＰ＋型拡散領域７２、７５とＮ＋型ベースコンタクト領域７１が形成されたＰチャネル型ＭＯＳＦＥＴと、Ｐ型ベース領域（Ｐ型ウェル）６３の表面にＮ＋型拡散領域７６、７９とＰ＋型ベースコンタクト領域８０が形成されたＮチャネル型ＭＯＳＦＥＴが形成されている。
Ｐ＋型拡散領域７２及びベースコンタクト領域７１は、入力電圧Ｖｉｎの電源ライン５１と接続された基準電圧ライン５６に接続され、Ｐ＋型拡散領域７５はハイサイド側スイッチング素子Ｑ１のゲート電極に接続されている。Ｐ＋型拡散領域７２、７５間のベース領域６２上にはゲート絶縁膜７４を介してゲート電極７３が設けられている。
Ｎ＋型拡散領域７９及びベースコンタクト領域８０は、ドライバ回路１５の電源ライン５３に接続され、Ｎ＋型拡散領域７６はハイサイド側スイッチング素子Ｑ１のゲート電極に接続されている。Ｎ＋型拡散領域７６、７９間のベース領域６３上にはゲート絶縁膜７８を介してゲート電極７７が設けられている。
また、Ｎ＋型埋め込み層６１の上には、そのＮ＋型埋め込み層６１に接する深いＮ＋型拡散層８１が形成され、そのＮ＋型拡散層８１には入力電圧Ｖｉｎの電源ライン５１と接続された基準電圧ライン５６が接続されている。これにより、Ｎ＋埋め込み層６１の電位がＶｉｎに固定され、Ｎ＋型埋め込み層６１とＰ−型半導体基板６０とのＰＮ接合部から空乏層を広げることでドライバ回路１５を半導体基板６０に対して絶縁分離している。
また、Ｎ＋拡散層８１の表面上には絶縁膜（例えばシリコン酸化膜）８３を介して例えば多結晶シリコンからなる電極８２が設けられている。Ｎ＋拡散層８１の電位はＶｉｎに固定され、電極８２は電源ライン５３に接続されて電位（Ｖｉｎ−Ｖｄｄ）に固定される。すなわち、基準電圧ライン５６と電源ライン５３との間に、Ｎ＋拡散層８１と電極８２とを対向電極とするコンデンサＣ１が形成されている。
図１１は、コンデンサＣ１を設けない比較例の半導体装置における図５に対応する模式断面図である。図５と同じ構成部分には同一の符号を付している。
ローサイドにショットキーバリアダイオード１６が接続されていないＤＣ−ＤＣコンバータにおいて、ハイサイド側及びローサイド側の両スイッチング素子Ｑ１、Ｑ２が共にオフになるデッドタイム期間中、ローサイド側スイッチング素子Ｑ２のビルトインボディダイオードが活性化され、ローサイド側スイッチング素子Ｑ２のＮ＋型ドレイン領域７０から電子が半導体基板６０に注入される。この注入された電子は、高電位側すなわちＶｉｎにつながった領域に向けて引き寄せられる。したがって、半導体基板６０に注入された電子は、Ｎ＋型埋め込み層６１の電位をＶｉｎに固定するためのＮ＋型拡散層９１に流れるが、そのＮ＋型拡散層９１の幅（断面積）が狭いと、一部の電子がドライバ回路１５におけるＰＭＯＳのＮ型ウェル６２の電位を固定する電極にも流れる。この電流はラッチアップの原因になり得、一度ラッチアップが起きるとゲートの駆動では制御できず素子が破壊してしまう。
本実施形態では、図５を参照して前述したように、Ｎ＋型拡散層８１の上に電極８２を形成してコンデンサＣ１を設けるため、その分、Ｎ＋型拡散層８１の幅（断面積）の増大を図れる。Ｎ＋型拡散層８１の幅（断面積）が広くなることでＮ＋型拡散層８１の抵抗が下がるため、前述したデッドタイム期間中にローサイド側スイッチング素子Ｑ２から半導体基板６０中に注入される電子がＮ＋型拡散層８１に注入されやすく、ドライバ回路１５に流れ込むのを抑制することができ、ドライバ回路１５の誤動作や破壊を防ぐことができる。
図６は、コンデンサＣ１を分散して設けた具体例における電極８２の平面レイアウトを示す模式図である。
電極８２は複数に分割して設けられ、各々の電極８２はコンタクト層９２を介してドライバ回路１５の電源ライン５３に接続されている。Ｎ＋型拡散層８１は、コンタクト層９０を介して基準電圧ライン５６に接続されている。Ｎ＋型拡散層８１と基準電圧ライン５６とを接続するコンタクト層９０は複数設けることが望ましい。これは、基板６０に注入された電子が、拡散層８１及びコンタクト層９０を介して基準電圧ライン５６に飛び込む経路における抵抗をより低抵抗化でき、その電子がドライバ回路１５に飛び込みにくくできるからである。
なお、コンデンサＣ１としては、絶縁膜を挟んで半導体層（Ｎ＋型拡散層８１）と多結晶シリコン電極８２とが対向する構造に限らず、絶縁膜を挟んで半導体層と金属膜とが対向する構造、絶縁膜を挟んで多結晶シリコンどうしが対向する構造、絶縁膜を挟んで金属膜どうしが対向する構造などでもよい。
前述した実施形態では、ハイサイド側のスイッチング素子Ｑ１がｐチャネル型ＭＯＳＦＥＴとして説明したが、ｎチャネル型ＭＯＳＦＥＴであってもよい。
図７は、ｎチャネル型のスイッチング素子Ｑ１を用いたＤＣ−ＤＣコンバータの全体構成を例示する回路図である。
図８は、そのｎチャネル型のスイッチング素子Ｑ１と、これを駆動するためのドライバ回路１５の回路構成を示す。
ｐチャネル型ＭＯＳＦＥＴの場合と異なり、ｎチャネル型ＭＯＳＦＥＴのスイッチング素子Ｑ１の場合には、そのドレイン電極が入力電圧ライン５１を介して入力端子１１に接続され、ソース電極が端子ＳＷを介してインダクタＬに接続されている。
スイッチング素子Ｑ１を駆動するドライバ回路１５は、ドライバ回路１５の電源ライン５７と、スイッチング素子Ｑ１のソース電極に接続された基準電圧ライン５８に接続されている。電源ライン５７は、図示しない基準電圧源（レギュレータ）に接続され、（Ｖｉｎ＋Ｖｄｄ）の電圧が供給される。
スイッチング素子Ｑ１、Ｑ２、ドライバ回路１５、２５が形成された半導体基板（半導体チップ）Ａに対して外付けで、ブートストラップダイオード９７とコンデンサＣｂが設けられている。ブートストラップダイオード９７のアノードは、端子９６を介してローサイド側のドライバ回路２５の電源ライン５４に接続され、カソードは端子９５を介してハイサイド側のドライバ回路１５の電源ライン５７に接続されている。コンデンサＣｂの一端は、ブートストラップダイオード９７のカソードと端子９５との間に接続され、他端は、スイッチング素子Ｑ１のソース電極に接続された基準電圧ライン５８に接続されている。
スイッチング素子Ｑ２がオンすると、ブートストラップダイオード９７を介してコンデンサＣｂに電圧Ｖｄｄを充電する。スイッチング素子Ｑ２がオフし、スイッチング素子Ｑ１がオンすると端子ＳＷの電位を基準にコンデンサＣｂの電位差がＶｄｄに保持され、ハイサイド側ドライバ回路１５の電源ライン５７の電位が（Ｖｉｎ＋Ｖｄｄ）に保持される。その際、ブートストラップダイオード９７が逆バイアスとなり、ハイサイド側ドライバ回路１５の電源ライン５７と、ローサイド側ドライバ回路２５の電源ライン５４とを分離する。この駆動方式はブートストラップ方式と呼ばれており、ＤＣ−ＤＣコンバータにおいてハイサイド側スイッチング素子Ｑ１がｎチャネル型の場合によく用いられる。
ｐチャネル型のスイッチング素子と同様、ｎチャネル型のスイッチング素子Ｑ１も、図８に示すように、一チップ内に複数形成されている。ドライバ回路１５は、ゲート駆動信号線５５を介してスイッチング素子Ｑ１のゲート電極に接続されている。
スイッチング素子Ｑ１のオフ時には、ゲート駆動信号線５５、ドライバ回路１５を介して、スイッチング素子Ｑ１のゲート電極が、スイッチング素子Ｑ１のソース電極及び端子ＳＷに接続されたスイッチングライン５９と短絡されて電荷（正電荷）が放電される。スイッチング素子Ｑ１のオン時には、ドライバ回路１５、ゲート駆動信号線５５を介して、ドライバ回路の電源ライン５７からゲート電極へ電荷（正電荷）が充電される。
半導体基板上において、スイッチング素子Ｑ１の形成領域ａ１の直近にドライバ回路１５の形成領域ｂ１をレイアウトすることで、比較的広い面積で形成されるスイッチングライン５９をスイッチング素子Ｑ１とドライバ回路１５とで共有化して、電荷を放電する配線経路の寄生抵抗を抑えて、各スイッチング素子Ｑ１のゲート電極からの電荷の放電を容易にすることができる。
しかし、ドライバ回路１５の電源ライン５７は、スイッチング素子Ｑ１と共有化されず、ドライバ回路１５のためだけのラインであり、スイッチング素子Ｑ１から比較的離れた位置（基準電圧源）から長い距離を引き回され、またチップ内における無効エリアの増大を抑える観点からスイッチングライン５９に比べて細く形成される。
そこで、本実施形態では、スイッチングライン５９に接続された基準電圧ライン５８と、ドライバ回路の電源ライン５７との間にコンデンサＣ１を接続させている。コンデンサＣ１も、スイッチング素子Ｑ１、ドライバ回路１５、基準電圧ライン５８、および電源ライン５７と共に同じ半導体基板（半導体チップ）に形成されている。
スイッチング素子Ｑ１のオン時、基準電圧ライン５８と電源ライン５７との間に介在されたコンデンサＣ１の電荷が瞬間的に電源ライン５７の基準電圧源（レギュレータ）と同様な機能を担い、電源ライン５７に流れる電流変化を緩和することができる。電源ライン５７における電流変化が小さくなると、発生する電圧降下も小さくなるため、基準電圧（Ｖｉｎ＋Ｖｄｄ）をつくる基準電圧源（レギュレータ）から遠く離れた位置でも（Ｖｉｎ＋Ｖｄｄ）の電圧を保持することができる。この結果、基準電圧源（レギュレータ）から遠いスイッチング素子Ｑ１のゲート電極にも高速に電荷（正電荷）を充電でき、ＤＣ−ＤＣコンバータのスイッチング損失を低減し、変換効率を向上させ、高速動作を実現できる。
図９は、ハイサイド側スイッチング素子Ｑ１にｎチャネル型ＭＯＳＦＥＴを用いた場合における図５に対応する模式断面図である。図９において図５と同じ構成要素には同一の符号を付している。
Ｎ＋拡散層８１の表面上には絶縁膜（例えばシリコン酸化膜）８３を介して例えば多結晶シリコンからなる電極８２が設けられ、Ｎ＋拡散層８１と電極８２とを対向電極とするコンデンサＣ１が形成されている。Ｎ＋拡散層８１はドライバ回路１５の電源ライン５７に接続され、その電位は（Ｖｉｎ＋Ｖｄｄ）にされる。電極８２は、端子ＳＷに接続された基準電圧ライン５８接続され、その電位は端子ＳＷの電位にされる。
この具体例においても、Ｎ＋型拡散層８１の上に電極８２を形成してコンデンサＣ１を設けるため、その分、Ｎ＋型拡散層８１の幅（断面積）の増大を図れる。Ｎ＋型拡散層８１の幅（断面積）が広くなることでＮ＋型拡散層８１の抵抗が下がるため、前述したデッドタイム期間中にローサイド側スイッチング素子Ｑ２から半導体基板６０中に注入される電子がＮ＋型拡散層８１に注入されやすく、ドライバ回路１５に流れ込むのを抑制することができ、ドライバ回路１５の誤動作や破壊を防ぐことができる。
前述した実施形態ではハイサイド側について説明したが、ローサイド側のドライバ回路にもコンデンサを設けてもよい。
図１０に、ローサイド側のスイッチング素子Ｑ２と、そのスイッチング素子Ｑ２を駆動するためのドライバ回路２５の回路構成を表す。
スイッチング素子Ｑ２は一チップ内に複数形成され、各々のソースはグランドライン５２に接続され、各々のドレインは端子ＳＷを介して図２に示すインダクタＬに接続されている。
ドライバ回路（ＣＭＯＳ）２５は、ドライバ駆動信号線２７を介して供給されるドライバ駆動信号によって駆動（オン／オフ）される。各ドライバ回路２５は、グランドライン５２と、ドライバ回路２５の電源ライン５４に接続されている。さらに、各ドライバ回路２５は、ゲート駆動信号線２６を介してスイッチング素子Ｑ２のゲート電極に接続されている。ドライバ回路２５の電源ライン５４は、図示しない基準電圧源（レギュレータ）に接続され、電圧Ｖｄｄが供給される。
ローサイド側では、グランドライン５２と、ドライバ回路２５の電源ライン５４との間にコンデンサＣ２を接続させて設けている。コンデンサＣ２は、スイッチング素子Ｑ２及びドライバ回路２５と共に同じ半導体基板（半導体チップ）に形成されている。
ローサイド側スイッチング素子形成領域ａ２の隣にローサイド側ドライバ回路形成領域ｂ２が設けられている。スイッチング素子形成領域ａ２の長手方向に沿って複数のドライバ回路２５が配列されている。ドライバ回路形成領域ｂ２の長手方向に、ドライバ回路２５の電源ライン５４が延びている。ドライバ回路形成領域ｂ２の隣にコンデンサＣ２の形成領域ｃ２が設けられ、スイッチング素子形成領域ａ２とコンデンサ形成領域ｃ２との間に、ドライバ回路形成領域ｂ２が位置している。スイッチング素子形成領域ａ２の長手方向とドライバ回路形成領域ｂ２の長手方向とは略一致し、その方向に沿って複数のコンデンサＣ２が分散して設けられている。
スイッチング素子Ｑ２のオン時、グランドライン５２と電源ライン５４との間に介在されたコンデンサＣ２の電荷が瞬間的に電源ライン５４の基準電圧源（レギュレータ）と同様な機能を担い、電源ライン５４に流れる電流変化を緩和することができる。電源ライン５４における電流変化が小さくなると、発生する電圧降下も小さくなるため、基準電圧Ｖｄｄをつくる基準電圧源（レギュレータ）から遠く離れた位置でもＶｄｄの電圧を保持することができる。この結果、基準電圧源（レギュレータ）から遠いスイッチング素子Ｑ２のゲート電極からも高速に電荷を引き抜くことができ、ＤＣ−ＤＣコンバータのスイッチング損失を低減し、変換効率を向上させ、高速動作を実現できる。
図１２は、本発明のさらに他の実施形態に係る半導体装置の要部断面構造を表す模式図である。図５に示される前述した半導体装置と同様の構成要素には同じ符号を付している。半導体基板６０におけるドライバ回路の形成領域は前述した実施形態と同様に構成される。異なるのはコンデンサＣ１を構成する部分である。
Ｎ＋型埋め込み層６１の上には、Ｎ型ベース領域（Ｎ型ウェル）１０７の表面にＰ＋型拡散領域１０１、１０２と、Ｎ＋型ベースコンタクト領域１０３、１０４とが形成されたＰチャネル型ＭＯＳＦＥＴと同一の構造が作られている。絶縁膜８３を介してＮ型ベース領域１０７の上に設けられた例えば多結晶シリコンからなる電極１０５はゲート電極として機能する。
Ｐ＋型拡散領域１０１、１０２およびＮ＋型ベースコンタクト領域１０３、１０４はすべて基準電圧ライン５６に接続されている。電極１０５は、ドライバ回路の電源ライン５３に接続されて電位（Ｖｉｎ−Ｖｄｄ）に固定される。このとき電極１０５直下のＮ型ベース領域１０７の表面には反転層１０６が形成される。すなわち、本実施形態では、基準電圧ライン５６と電源ライン５３との間に、反転層１０６と電極１０５とを対向電極とするコンデンサＣ１が形成されている。
Ｎ型ベース領域１０７は、ドライバ回路のＮ型ベース領域６２と同じ工程で形成することができる。Ｎ＋型ベースコンタクト領域１０３、１０４は、ドライバ回路のＮ＋型拡散領域７１、７６、７９と同じ工程で形成することができる。Ｐ＋型拡散領域１０１、１０２は、ドライバ回路のＰ＋型拡散領域７２、７５、８０と同じ工程で形成することができる。電極１０５は、ドライバ回路の電極７３、７７と同じ工程で形成することができる。基準電圧ライン５６も、ドライバ回路のものと同じ工程で形成することができる。すなわち、本実施形態では、ドライバ回路とコンデンサＣ１とを共通の工程で形成することができ、図５においてドライバ回路の形成工程とは別に行われるＮ＋拡散層８１の形成工程を省略できる。
本発明の実施形態に係る半導体装置において、ハイサイド側のスイッチング素子とそのスイッチング素子を駆動するためのドライバ回路の回路図。 本発明の実施形態に係る半導体装置を用いたＤＣ−ＤＣコンバータの全体構成を例示する回路図。 ドライバ回路にコンデンサを設けなかった比較例におけるスイッチング素子に流れる電流をシミュレーションした結果を表すグラフ図。 本発明の実施形態に係る半導体装置におけるスイッチング素子に流れる電流をシミュレーションした結果を表すグラフ図。 本発明の実施形態に係る半導体装置の要部断面構造を表す模式図。 本発明の実施形態に係る半導体装置の要部平面構造を表す模式図。 本発明の他の実施形態に係る半導体装置を用いたＤＣ−ＤＣコンバータの全体構成を例示する回路図。 本発明の他の実施形態に係る半導体装置において、ハイサイド側のスイッチング素子とそのスイッチング素子を駆動するためのドライバ回路の回路図。 本発明の他の実施形態に係る半導体装置の要部断面構造を表す模式図。 本発明の実施形態に係る半導体装置において、ローサイド側のスイッチング素子とそのスイッチング素子を駆動するためのドライバ回路の回路図。 コンデンサを設けない比較例の構造の半導体装置の要部断面構造を表す模式図。 本発明のさらに他の実施形態に係る半導体装置の要部断面構造を表す模式図。
符号の説明
１５…ハイサイド側ドライバ回路、２５…ローサイド側ドライバ回路、５１…入力電圧ライン、５２…グランドライン、５３，５７…ドライバ回路の電源ライン、５６，５８…基準電圧ライン、６０…半導体基板、８１…半導体層、８２…電極、８３…絶縁膜、Ｑ１…ハイサイド側スイッチング素子、Ｑ２…ローサイド側スイッチング素子

Claims (5)

  1. 入力電圧の端子とインダクタとの間に接続された複数のハイサイドのスイッチング素子と、
    前記ハイサイドのスイッチング素子のゲート電極に接続され、前記ハイサイドのスイッチング素子を駆動するハイサイドのドライバ回路と、
    前記ハイサイドのスイッチング素子のソース電極に接続された基準電圧ラインと、
    前記ハイサイドのドライバ回路の電源ラインと、
    前記電源ラインと前記基準電圧ラインとの間に接続されたコンデンサと、
    前記インダクタとグランドラインとの間に接続された複数のローサイドのスイッチング素子と、
    を同じ半導体基板に備え、
    前記ローサイドのスイッチング素子は、
    前記半導体基板の表層部に形成されたＰ型半導体層と、
    前記Ｐ型半導体層の表面に形成されたＮ型ドレイン領域と、
    前記Ｎ型ドレイン領域に対して離間して、前記Ｐ型半導体層の表面に形成されたＮ型ソース領域と、
    前記Ｎ型ドレイン領域と前記Ｎ型ソース領域との間の前記Ｐ型半導体層上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    を有し、
    前記コンデンサは、
    前記Ｐ型半導体層に対して離間して、前記半導体基板の表層部に形成されたＮ型半導体層と、
    前記Ｎ型半導体層の表面上に設けられた絶縁膜と、
    前記絶縁膜上に設けられ、前記Ｎ型半導体層に対向する電極と、
    を有することを特徴とする半導体装置。
  2. インダクタとグランドラインとの間に接続された複数のスイッチング素子と、
    前記スイッチング素子のゲート電極に接続され、前記スイッチング素子を駆動するドライバ回路と、
    前記ドライバ回路の電源ラインと、
    前記電源ラインと前記グランドラインとの間に接続されたコンデンサと、
    を同じ半導体基板に備え、
    前記スイッチング素子は、
    前記半導体基板の表層部に形成されたＰ型半導体層と、
    前記Ｐ型半導体層の表面に形成されたＮ型ドレイン領域と、
    前記Ｎ型ドレイン領域に対して離間して、前記Ｐ型半導体層の表面に形成されたＮ型ソース領域と、
    前記Ｎ型ドレイン領域と前記Ｎ型ソース領域との間の前記Ｐ型半導体層上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    を有し、
    前記コンデンサは、
    前記Ｐ型半導体層に対して離間して、前記半導体基板の表層部に形成されたＮ型半導体層と、
    前記Ｎ型半導体層の表面上に設けられた絶縁膜と、
    前記絶縁膜上に設けられ、前記Ｎ型半導体層に対向する電極と、
    を有することを特徴とする半導体装置。
  3. 前記Ｎ型半導体層の電位は、前記グランドラインの電位よりも高いことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記半導体基板中における前記Ｎ型半導体層の下に、前記Ｎ型半導体層と接するＮ型埋め込み層が設けられ、
    前記Ｎ型半導体層と前記Ｎ型埋め込み層とに囲まれた領域に前記ドライバ回路が形成されていることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
  5. 前記スイッチング素子の形成領域と前記コンデンサの形成領域との間に、前記ドライバ回路の形成領域が設けられていることを特徴とする請求項１〜４のいずれか１つに記載の半導体装置。
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