JP5585344B2 - 半導体装置 - Google Patents

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本発明は、半導体装置に関するものである。
図1として回路図を例示する同期整流方式のDCDC変換回路において、短絡防止期間(デッドタイム)中に端子LXの電位が接地(GND)電圧に比して負電圧となる。
ここで、短絡防止期間(デッドタイム)とは、メイン側FET(HF)と同期整流用FET(LF)が同時にオンとなり、入力電圧Vinと接地電圧GNDが短絡されるのを防止するために存在する期間である。制御回路CCは、メイン側FET(HF)をオンからオフへと切り替えた場合、短絡防止期間の経過の後、同期整流用FET(LF)をオンとする。また、同期整流用FET(LF)をオンからオフへと切り替えた場合、短絡防止期間の経過の後、メイン側FET(HF)をオンとする。
短絡防止期間中に端子LXの電位がGND電圧に比して負電圧となるのは、同期整流用FET(LF)のソースとドレイン間に存在する第1寄生ダイオードBD1を経由してコイルLに回生電流が流れるためである。また、同期整流用FET内蔵タイプの場合、第1寄生ダイオードBD1のアノードは基板(P−sub)とも繋がっているため、回生電流により基板(P−sub)が揺すられ、基板(P−sub)を共有する制御回路CCに影響を与える可能性がある。
第1寄生ダイオードBD1より順方向降下電圧VFの小さなショットキーバリアダイオードを外部に追加すると、コストアップの要因となる。
バックゲートをソースから分離し、基板(P−sub)側にバックゲートを設けることで、負バイアスを可能とした横型MOSFETが知られている。(特許文献1)
特開平7−194105号公報
しかしながら、同期整流用FETのバックゲート電圧を負電位にするため、寄生ダイオードの導通が阻止される。
また、短絡防止期間にコイルLに流れる電流が内蔵された同期整流用FET(LF)の第1寄生ダイオードBD1を経由して流れることによりLX端子の電位が負電圧となる。LX端子の電位が負電圧となる場合において、同期整流用FET内蔵タイプでは、基板(P−sub)とドレイン間に存在する第2寄生ダイオードBD2(図2を参照)を経由した漏れ電流により、基板(P−sub)の電位が揺すられる。これにより、制御回路CCが誤動作する可能性がある。
本願は、同期整流方式のDCDC変換装置において、基板(P−sub)とドレイン間の漏れ電流を抑止する手段を提供する。
本願に開示されている半導体装置は、P型基板上に構成され同期整流用のN型トランジスタを内蔵する半導体装置であって、前記P型基板とはNウェルによって分離され該Nウェル内に配置される第1Pウェルおよび第2Pウェルと、前記第1Pウェル内に配置される第1P型領域および第1N型領域と、前記第2Pウェル内に配置される第2P型領域および第2N型領域と、メイントランジスタおよび前記N型トランジスタを導通または非導通制御する制御回路と、を備え、前記N型トランジスタは、前記第1P型領域を第1バックゲートとし、前記第1N型領域をソースとする第1トランジスタと、前記第2P型領域を第2バックゲートとし、前記第2N型領域をドレインとする第2トランジスタとを含み、前記Nウェルを前記第1トランジスタのドレインと前記第2トランジスタのソースとで共有する複合素子であり、前記制御回路は、前記メイントランジスタと前記第1トランジスタとが共に非導通である期間に前記第2トランジスタを非導通状態に制御する。
開示の半導体装置によれば、P型基板を使用した同期整流用FET内蔵のDCDC変換装置において、短絡防止期間中に同期整流用のN型トランジスタに含まれる第2トランジスタを非道通状態とする。この場合、同期整流動作により流れる回生電流は、第2バックゲートと第2トランジスタのドレインとの間に存在する寄生ダイオードを経由して流れる。第2トランジスタは非道通状態であるため、第2トランジスタのドレインが負電圧となった場合においても、P型基板から第2トランジスタのドレインへの漏れ電流を抑止することができる。
従来の同期整流方式のDCDC変換回路 NチャネルMOSFETの構造図 本実施例に係るNチャネルMOSFETの構造図 第1実施例に係る回路図 第1実施例に係るタイミングチャート 第2実施例に係る回路図 第2実施例に係るタイミングチャート
以下に第1、第2実施例として例示されている回路は、同期整流方式の降圧型DCDCコンバータを半導体集積回路として構成するものである。
図3に本実施例において内蔵される同期整流用FETであるNチャネルMOSFETの構造を示す。
本実施例では、P型半導体基板(P−sub)とバックゲートとが分離されたNチャネルMOSFETを2段縦積みにした構造を有する複合素子を、同期整流用FETとして用いる。図3に示されるように、P型半導体基板(P−sub)とはNウェル(Nwell)によって分離されNウェル(Nwell)内に配置される2つのPウェル(P−Body)内にそれぞれP型領域(P+)およびN型領域(N+)がある。複合素子は、P型領域(P+)をバックゲートBG1とし、N型領域(N+)をソースS1とするトランジスタと、P型領域(P+)をバックゲートBG2とし、N型領域(N+)をドレインD2とするトランジスタとを含む。このような複合素子を利用することにより、一方のドレインD1と他方のソースS2とを共通化することで、素子サイズを小さくすることができる。
また、例えば、図2の構造を有するNチャネルMOSFETを2つ用いて一方のドレインDと他方のソースSとを接続して2段縦積みにした場合には、端子LXに接続するドレインDとP型半導体基板(P−sub)との間に寄生ダイオード(図2におけるBD2)が存在してしまう。そのため、短絡防止期間に寄生ダイオードBD2を経由してコイルLに回生電流が流れるため、端子LXの電位が負電圧となる。P型半導体基板(P−sub)からドレインDに漏れ電流が流れる。これに対して、図3の構造であれば、端子LXに繋がるドレインD2はPウェル(P−Body)の中にあるため、ドレインD2とP型半導体基板(P−sub)との間に寄生ダイオードは存在しない。そのため、短絡防止期間にコイルLに回生電流が流れ端子LXの電位が負電圧となっても、P型半導体基板(P−sub)からの漏れ電流を抑止することができる。
また、図3の構造では、P型のバックゲートBG2からN型のドレインD2に向けて寄生ダイオードBDが存在する。以下で説明するように、本実施例では、短絡防止期間中に寄生ダイオードBDを経由してバックゲートBG2から端子LXに繋がるドレインD2へと回生電流を流す。これにより、P型半導体基板(P−sub)からの電流を抑止する。
<第1実施例>
図4に第1実施例に係る回路図を示す。入力電圧Vinと接地電位との間にメイン側FET(HF)と複合素子である同期整流用FET(LF1、LF2)とが直列に接続されている。その接続点である端子LXには、コイルLの一端が接続されコイルLの他端から出力電圧Voutが出力される。ここで、破線で囲われた複合素子は、図3で説明した構造を有する。複合素子は、下段側FET(LF1)と上段側FET(LF2)とを含み、下段側FET(LF1)のドレインD1と上段側FET(LF2)のソースS2とが共通化されている。また、上段側FET(LF2)のバックゲートBG2とドレインD2間に寄生ダイオードBDが存在し、バックゲートBG2には接地(GND)ラインが接続されている。
メイン側FET(HF)および下段側FET(LF1)は制御回路CCにより、同時に非導通となる短絡防止期間をはさんで、交互に導通と非導通を繰り返してスイッチング制御される。メイン側FET(HF)はゲートに入力されるゲート制御信号DRVHにより制御され、下段側FET(LF1)はゲートG1に入力されるゲート制御信号DRVLにより制御される。出力電圧Voutは、制御回路CCのフィードバック端子FBにフィードバックされている。これにより、ゲート制御信号DRVH、DRVLが調整され、出力電圧Voutが所望の電圧値に制御される。また、各ゲート制御信号DRVH、DRVLを排他的否定論理和回路EXNORに入力し、排他的否定論理和回路EXNORの出力を上段側FET(LF2)のゲートG2に入力して、上段側FET(LF2)を制御する制御信号として用いる。
図5に第1実施例に係るタイミングチャートを示す。メイン側FET(HF)がオフかつ下段側FET(LF1)がオフとなる短絡防止期間においてのみ、上段側FET(LF2)のゲートG2がロウレベルとなり、上段側FET(LF2)がオフする。これにより、短絡防止期間中にコイルLに回生電流が流れる場合、回生電流は上段側FET(LF2)の寄生ダイオードBDを介して流れるため、寄生ダイオードBDを経由してバックゲートBG2から端子LXへと電流を流すことができる。このとき、端子LXの電位が負電圧となるが、上段側FET(LF2)がオフであるため、P型半導体基板(P−sub)と下段側FET(LF1)のドレインD1間に存在する寄生ダイオードBD3(図3参照)に電流が流れることはない。
したがって、第1実施例によれば、バックゲートBG2に接続されるインピーダンスの低いラインから電流を引くことができ、P型半導体基板(P−sub)からの漏れ電流を抑制することができる。P型半導体基板(P−sub)の電位の揺らぎを抑制することができ、DCDC変換装置を構成する制御回路CCの安定した回路動作が可能となる。
また、短絡防止期間以外は、上段側FET(LF2)のゲートG2がハイレベルとなり、上段側FET(LF2)がオンする。これにより、短絡防止期間以外は、実質的には入力電圧Vinと接地電位との間にメイン側FET(HF)と下段側FET(LF1)とが直列に接続された状態となるため、通常の同期整流を行うことができる。
<第2実施例>
図6に第2実施例に係る回路図を示す。第2実施例においては、メイン側FET(HF)の状態がオンかオフかにより、複合素子である同期整流用FETの上段側FET(LF2)のバックゲートBG2に加える電圧を変更する。制御回路CCより出力されるメイン側FET(HF)のゲート制御信号DRVHを使用して、メイン側FET(HF)がオンならば、上段側FET(LF2)のバックゲートBG2に加える電圧を正電圧VBPであるようにスイッチSWにより制御する。また、メイン側FET(HF)がオフならば、上段側FET(LF2)のバックゲートBG2を接地(GND)ラインに接続するようにスイッチSWにより制御する。その他の構成は、第1実施例と同様であるため、説明を省略する。
図7に第2実施例に係るタイミングチャートを示す。メイン側FET(HF)のゲート制御信号DRVHを上段側FET(LF2)のバックゲートBG2の電圧を変更するスイッチSWの制御に使用することで、メイン側FET(HF)がオンかつ下段側FET(LF1)がオフとなる期間にバックゲートBG2の電圧を高くする。これにより、端子LXに入力電圧Vinが接続されて端子LXの電位が高電圧となる場合には、上段側FET(LF2)のバックゲートBG2の電圧が高くなる。したがって、図3の構造を有する複合素子において、上段側FET(LF2)のドレインD2とバックゲートBG2間に必要な耐圧を低くすることができるため、上段側FET(LF2)を小さくすることが可能で複合素子の素子サイズの縮小を図ることができる。
また、メイン側FET(HF)がオンかつ下段側FET(LF1)がオフとなる期間以外は、バックゲートBG2は接地(GND)ラインに接続される。これにより、メイン側FET(HF)がオフかつ下段側FET(LF1)がオンとなる期間に、P型のバックゲートBG2からN型のドレインD1へ電流が流れることはない。また、メイン側FET(HF)がオフかつ下段側FET(LF1)がオフとなる短絡防止期間には、第1実施例と同様に、P型半導体基板(P−sub)からの漏れ電流を抑止することができる。P型半導体基板(P−sub)の電位の揺らぎを抑制することができ、DCDC変換装置を構成する制御回路CCの安定した回路動作が可能となる点は、第1実施例と同様である。
以上、詳細に説明したように、前記第1、第2実施例を含む実施形態によれば、P型半導体基板(P−sub)とバックゲートとが分離されたNチャネルMOSFETを2段縦積みにした構造を有する複合素子を、同期整流用FETとして用いる。そして、複合素子の上段側FET(LF2)を、メイン側FET(HF)がオフかつ下段側FET(LF1)がオフとなる短絡防止期間においてのみ、オフとする。これにより、短絡防止期間中に上段側FET(LF2)の寄生ダイオードBDを経由してバックゲートBG2から端子LXへと電流を流すことでコイルLに回生電流を流すことができる。端子LXの電位が負電圧となっても、P型半導体基板(P−sub)からの漏れ電流を抑止することができる。P型半導体基板(P−sub)の電位の揺らぎを抑制することができ、DCDC変換装置を構成する制御回路CCの安定した回路動作が可能となる。
また、第2実施例では、複合素子である同期整流用FETの上段側FET(LF2)のバックゲートBG2に加える電圧を、メイン側FET(HF)のゲート制御信号DRVHに応じて切り換え、メイン側FET(HF)がオンかつ下段側FET(LF1)がオフとなる期間にバックゲートBG2の電圧を高くする。これにより、上段側FET(LF2)のドレインD2とバックゲートBG2間に必要な耐圧を低くすることができるため、上段側FET(LF2)を小さくすることが可能で複合素子の素子サイズの縮小を図ることができる。
なお、Pウェル(P−Body)は第1Pウェルおよび第2Pウェルの一例である。P型領域(P+)は第1P型領域および第2P型領域の一例である。N型領域(N+)は第1N型領域および第2N型領域の一例である。バックゲートBG1は第1バックゲートの一例である。バックゲートBG2は第2バックゲートの一例である。スイッチSWはスイッチ部の一例である。下段側FET(LF1)、上段側FET(LF2)はそれぞれ第1トランジスタ、第2トランジスタの一例である。正電圧VBP、接地(GND)電圧はそれぞれ第1バイアス電圧、第2バイアス電圧の一例である。
なお、本発明は前記実施例に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、前記第1、第2実施例では、メイン側FET(HF)がオンかつ下段側FET(LF1)がオフとなる期間には上段側FET(LF2)のゲートG2がハイレベルとなる(図5、図7参照)。これにより、端子LXの電位が高電圧となる場合には、上段側FET(LF2)はオンするため、上段側FET(LF2)のドレインD2とソースS2間に必要な耐圧を低くすることができる。しかし、これに限られるものではない。上段側FET(LF2)のゲートG2は、メイン側FET(HF)がオフかつ下段側FET(LF1)がオンとなる期間にハイレベルとなり、メイン側FET(HF)がオフかつ下段側FET(LF1)がオフとなる短絡防止期間にロウレベルとなれば足り、メイン側FET(HF)がオンかつ下段側FET(LF1)がオフとなる期間に上段側FET(LF2)のゲートG2をロウレベルとすることも可能である。
また、第1、第2実施例として開示される技術は、昇降圧DCDC変換装置の、降圧用の機能に対しても適用可能である。
BD、BD1、BD2、BD3 寄生ダイオード
BG、BG1、BG2 バックゲート
CC 制御回路
D、D1、D2 ドレイン
DRVH、DRVL ゲート制御信号
G、G1、G2 ゲート
HF メイン側FET
LF 同期整流側FET
LF1 複合素子下段側FET
LF2 複合素子上段側FET
P−sub P型半導体基板
S、S1、S2 ソース
SW スイッチ
Vin 入力電圧
Vout 出力電圧

Claims (4)

  1. P型基板上に構成され同期整流用のN型トランジスタを内蔵する半導体装置であって、
    前記P型基板とはNウェルによって分離され該Nウェル内に配置される第1Pウェルおよび第2Pウェルと、
    前記第1Pウェル内に配置される第1P型領域および第1N型領域と、
    前記第2Pウェル内に配置される第2P型領域および第2N型領域と、
    メイントランジスタおよび前記N型トランジスタを導通または非導通制御する制御回路と、
    を備え、
    前記N型トランジスタは、前記第1P型領域を第1バックゲートとし、前記第1N型領域をソースとする第1トランジスタと、前記第2P型領域を第2バックゲートとし、前記第2N型領域をドレインとする第2トランジスタとを含み、前記Nウェルを前記第1トランジスタのドレインと前記第2トランジスタのソースとで共有する複合素子であり、
    前記制御回路は、前記メイントランジスタと前記第1トランジスタとが共に非導通である期間に前記第2トランジスタを非導通状態に制御することを特徴とする半導体装置。
  2. 前記メイントランジスタは、P型トランジスタであり、
    前記制御回路は、前記メイントランジスタの導通制御と前記第1トランジスタの導通制御との排他的否定論理和に基づいて前記第2トランジスタを導通制御することを特徴とする請求項1に記載の半導体装置。
  3. 前記第1トランジスタのソースに比して高電圧の第1バイアス電圧または前記第1トランジスタのソースと同電圧の第2バイアス電圧の何れかを選択して前記第2トランジスタの前記第2バックゲートに接続するスイッチ部を備え、
    前記スイッチ部は、前記第2トランジスタの前記第2バックゲートに、前記メイントランジスタが導通状態であり前記第1トランジスタが非導通状態である期間に前記第1バイアス電圧を接続することを特徴とする請求項1または2に記載の半導体装置。
  4. 前記スイッチ部は、前記メイントランジスタの導通制御に同期して選択の切り替えが行われることを特徴とする請求項3に記載の半導体装置。
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