JP5585344B2 - 半導体装置 - Google Patents
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Description
図3に本実施例において内蔵される同期整流用FETであるNチャネルMOSFETの構造を示す。
図4に第1実施例に係る回路図を示す。入力電圧Vinと接地電位との間にメイン側FET(HF)と複合素子である同期整流用FET(LF1、LF2)とが直列に接続されている。その接続点である端子LXには、コイルLの一端が接続されコイルLの他端から出力電圧Voutが出力される。ここで、破線で囲われた複合素子は、図3で説明した構造を有する。複合素子は、下段側FET(LF1)と上段側FET(LF2)とを含み、下段側FET(LF1)のドレインD1と上段側FET(LF2)のソースS2とが共通化されている。また、上段側FET(LF2)のバックゲートBG2とドレインD2間に寄生ダイオードBDが存在し、バックゲートBG2には接地(GND)ラインが接続されている。
図6に第2実施例に係る回路図を示す。第2実施例においては、メイン側FET(HF)の状態がオンかオフかにより、複合素子である同期整流用FETの上段側FET(LF2)のバックゲートBG2に加える電圧を変更する。制御回路CCより出力されるメイン側FET(HF)のゲート制御信号DRVHを使用して、メイン側FET(HF)がオンならば、上段側FET(LF2)のバックゲートBG2に加える電圧を正電圧VBPであるようにスイッチSWにより制御する。また、メイン側FET(HF)がオフならば、上段側FET(LF2)のバックゲートBG2を接地(GND)ラインに接続するようにスイッチSWにより制御する。その他の構成は、第1実施例と同様であるため、説明を省略する。
BG、BG1、BG2 バックゲート
CC 制御回路
D、D1、D2 ドレイン
DRVH、DRVL ゲート制御信号
G、G1、G2 ゲート
HF メイン側FET
LF 同期整流側FET
LF1 複合素子下段側FET
LF2 複合素子上段側FET
P−sub P型半導体基板
S、S1、S2 ソース
SW スイッチ
Vin 入力電圧
Vout 出力電圧
Claims (4)
- P型基板上に構成され同期整流用のN型トランジスタを内蔵する半導体装置であって、
前記P型基板とはNウェルによって分離され該Nウェル内に配置される第1Pウェルおよび第2Pウェルと、
前記第1Pウェル内に配置される第1P型領域および第1N型領域と、
前記第2Pウェル内に配置される第2P型領域および第2N型領域と、
メイントランジスタおよび前記N型トランジスタを導通または非導通制御する制御回路と、
を備え、
前記N型トランジスタは、前記第1P型領域を第1バックゲートとし、前記第1N型領域をソースとする第1トランジスタと、前記第2P型領域を第2バックゲートとし、前記第2N型領域をドレインとする第2トランジスタとを含み、前記Nウェルを前記第1トランジスタのドレインと前記第2トランジスタのソースとで共有する複合素子であり、
前記制御回路は、前記メイントランジスタと前記第1トランジスタとが共に非導通である期間に前記第2トランジスタを非導通状態に制御することを特徴とする半導体装置。 - 前記メイントランジスタは、P型トランジスタであり、
前記制御回路は、前記メイントランジスタの導通制御と前記第1トランジスタの導通制御との排他的否定論理和に基づいて前記第2トランジスタを導通制御することを特徴とする請求項1に記載の半導体装置。 - 前記第1トランジスタのソースに比して高電圧の第1バイアス電圧または前記第1トランジスタのソースと同電圧の第2バイアス電圧の何れかを選択して前記第2トランジスタの前記第2バックゲートに接続するスイッチ部を備え、
前記スイッチ部は、前記第2トランジスタの前記第2バックゲートに、前記メイントランジスタが導通状態であり前記第1トランジスタが非導通状態である期間に前記第1バイアス電圧を接続することを特徴とする請求項1または2に記載の半導体装置。 - 前記スイッチ部は、前記メイントランジスタの導通制御に同期して選択の切り替えが行われることを特徴とする請求項3に記載の半導体装置。
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