JP4292974B2 - 電源装置及びそれを用いたハードディスク装置、ｉｃ - Google Patents

Description

本発明は、電源装置及びそれを用いたハードディスク装置、ＩＣに関するものである。

電源装置の一次系帰還制御電源は、ＬＣ出力フィルタに並列に設けたＣＲ平滑フィルタの出力から誤差増幅器に帰還して制御しているため電源本来のＬＣ出力フィルタで得られる出力電圧は制御ループの外になる。そのため、ＬＣ出力フィルタのインダクタＬのESR（等価直流抵抗）の負荷電流の影響により出力電圧がドロップする現象が生じる。この現象は、出力電圧が低下するにつれ顕著で、１Ｖ、等の低出力時には要求の出力仕様の電圧精度を逼迫する原因となり、要求仕様が達成できないという課題がある。

また、電源制御方式や回路構成，目的は異なるが、過電流や電流検出にインダクタＬの両端にＣＲフィルタを設けて実施している例がある（例えば特許文献１）。この場合は、ＥＳＲ／Ｌ＝Ｃ・Ｒの関係が成立することが条件となっている。

特開２０００−２２７８０８号

一次系帰還制御電源装置において、パワー系出力フィルタの等価直列抵抗の負荷電流の影響を低減する。

入力電圧を変換して出力する電力半導体スイッチング素子と、電力半導体スイッチング素子に接続され、該電力半導体スイッチング素子をオン／オフ駆動する駆動手段と、駆動手段に電力半導体スイッチング素子からの出力電力が０から１の間の値をとるデューティとなるように駆動信号を供給するパルス幅変調発振器と、発振器に基準電圧と電力半導体スイッチング素子からの出力電力を比較して得られる誤差信号を供給する誤差増幅器とを備えた降圧型ＤＣ−ＤＣコンバータの電源装置において、半導体スイッチング素子からの出力電力を通すインダクタとコンデンサとからなるＬＣフィルタであるパワー系出力フィルタと、半導体スイッチング素子からの出力電力を通すパワー系出力フィルタとは別に設けた抵抗とコンデンサとからなり、パワー系出力フィルタ、または、パワー系出力フィルタのインダクタに並列に接続された第１，第２のＣＲフィルタとを備え、第１，第２のＣＲフィルタのコーナー周波数をｆＣＲ，ｆＣＲ２とし、パワー系出力フィルタのコーナー周波数をｆＬＣとしたときに、ｆＬＣ＜ｆＣＲで、かつｆＣＲに対してｆＣＲ２は１桁以上小さい関係が成り立ち、第１，第２のＣＲフィルタは共に電力半導体スイッチング素子からの出力に対して抵抗，コンデンサの順で直列に接続され、第１のＣＲフィルタの抵抗とコンデンサの間からの出力と誤差増幅器の一方の入力を接続し、また第２のＣＲフィルタの抵抗とコンデンサの間からの平均出力とパワー系出力フィルタのインダクタとコンデンサの間からの出力との差電圧を基準電圧に加算し、加算によって得られた電圧を誤差増幅器の他方に入力する電源装置、または、第２のＣＲフィルタの抵抗とコンデンサの間からの平均出力とパワー系出力フィルタのインダクタとコンデンサの間からの出力との差電圧を、第１のＣＲフィルタの抵抗とコンデンサの間からの出力電圧から差引いて誤差増幅器の一方の入力と接続し、基準電圧を誤差増幅器の他方の入力と接続する電源装置とする。

本発明の電源装置によれば、一次系帰還のループで出力電圧に現れるパワー系出力フィルタの等価直列抵抗の電圧降下を補償できる。

本発明の実施の形態について、簡単に述べる。

本発明の電源装置は、降圧型ＤＣ−ＤＣコンバータの電源装置に、パワー系ＬＣ平滑フィルタとは別に設けたＣＲ平滑フィルタに信号を通して誤差増幅器に帰還する方式で、いわゆる一次系帰還制御方式と呼ばれる。この方式において、パワー系ＬＣ平滑フィルタとは別に設けたＣＲ平滑フィルタと同様に第２のＣＲ平滑フィルタを設けて、この第２の
ＣＲ平滑フィルタ出力と電源出力との差電圧を誤差増幅器の基準電圧に加算して新規の基準電圧として誤差増幅器に入力する。パワー系ＬＣ平滑フィルタのインダクタＬに存在するＥＳＲに流れる電流によって電圧降下が生じるが、前記方法により電圧降下による出力電圧の低下を補償して、定常状態における出力電圧を常に一定に保つようにしている。

また、本発明の電源装置は、定常状態の半導体スイッチング素子であるパワーMOSFETのデューティ制御とは別に、パワー系ＬＣ平滑フィルタ出力を上下限検出を有する制御回路を加えて、過渡負荷変動時にはデューティを強制的に０％、または１００％にする手段の判定を前述の新規の基準電圧を中心電圧として設けることにより安定、かつ最適な高速応答を実現している。

さらに、本発明の電源装置は、電源装置ユニットを複数台数用意し、これらを並列運転するために、複数の電源装置ユニットに共通に有する発振器とフェーズシフト回路とを備え、定常状態では各電源装置ユニットの複数のパワーＭＯＳＦＥＴの駆動パルス位相を、３６０°を並列数で割った位相にそれぞれシフトし、過渡負荷変動時には並列電源装置ユニット総てを同位相の駆動パルスで運転する。この場合の各電源装置の回路部品ばらつきや基準電圧のばらつきによる電流アンバランスを防止するためのカレントシェアに前述の差電圧を用いて、各電源装置の差電圧のうち最大の差電圧にその他の電源装置の制御動作を合わせるようにする。

以下、図面を用いて本発明の実施例を、詳細に説明する。

図１に本実施例の電源装置を示す。

図１で、Ｖｉが入力端子、Ｖｏが出力端子である。入力端子Ｖｉには上側のパワー
ＭＯＳＦＥＴ Ｑ１が接続され、接地電位側には下側のパワーＭＯＳＦＥＴ Ｑ２が接続される。パワーＭＯＳＦＥＴ Ｑ１とＱ２の中点にはインダクタＬとコンデンサＣｏとから成るパワー系出力フィルタであるＬＣ平滑フィルタと、抵抗ＲとコンデンサＣとから成るＣＲ平滑フィルタと、抵抗Ｒ５とコンデンサＣ５とから成る第２のＣＲ平滑フィルタとが並列接続され、さらにＬＣ平滑フィルタの中点には出力端子Ｖｏと差動増幅器ＡＭＰの一方の入力（−）が、ＣＲ平滑フィルタの中点には誤差増幅器ＥＡの一方の入力（−）が、第２のＣＲ平滑フィルタの中点には差動増幅器ＡＭＰの他方の入力（＋）が接続される。ここで、ＬＣ平滑フィルタのコンデンサＣｏはチップ・セラミック・コンデンサである。また、インダクタＬにはインダクタＬに存在する等価直列抵抗（ＥＳＲと略す）を以下の説明で述べるために図示してある。ＣＲ平滑フィルタの時定数Ｔ１と第２のＣＲ平滑フィルタの時定数Ｔ２の関係は、Ｔ１≪Ｔ２であり、Ｔ２はＴ１に比べて１桁、あるいはそれ以上に設定する。なお、この関係をＣＲ平滑フィルタのコーナー周波数ｆＣＲと第２のＣＲ平滑フィルタのコーナー周波数ｆＣＲ２で表すと、ｆＣＲ≫ｆＣＲ２となり、ｆＣＲ２はｆＣＲに比べて１桁、あるいはそれ以下に設定するということができる。

また、誤差増幅器ＥＡの他方の入力（＋）には、基準電圧Ｖｒｅｆと差動増幅器ＡＭＰの出力が加算器ＡＤＤを介して新規の基準電圧Ｖｒｅｆ′として接続される。誤差増幅器
ＥＡの出力にはパルス幅変調（Pulse Width Modulation：ＰＷＭと略す）発振器ＰＷＭ，ドライバＤＲＶを介してパワーＭＯＳＦＥＴ Ｑ１，Ｑ２のゲートが接続される。パワーＭＯＳＦＥＴ Ｑ１，Ｑ２は逆相で駆動され、交互に導通する。本実施例では、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎより小さい。

次に、図１の回路動作を説明する。入力端子Ｖｉに印加された入力電圧Ｖｉｎは、パワーＭＯＳＦＥＴ Ｑ１とパワーＭＯＳＦＥＴ Ｑ２のオン／オフ制御によってＣＲ平滑フィルタを介して電圧に変換される。この変換電圧ＶＦＢは新規の基準電圧Ｖｒｅｆ′と誤差増幅器ＥＡで比較され、誤差増幅器ＥＡの出力に誤差電圧が増幅されて発生する。この誤差電圧はパルス幅変調発振器ＰＷＭでＰＷＭパルスに変換される。このＰＷＭパルスはドライバＤＲＶでパワーＭＯＳＦＥＴ Ｑ１とパワーＭＯＳＦＥＴ Ｑ２とを駆動するオン／オフ時間比（デューティ：α）に変換され、誤差電圧がゼロになるように負帰還制御され、変換電圧ＶＦＢは新規の基準電圧Ｖｒｅｆ′に等しくなる。この場合、定常状態においてＣＲ平滑フィルタを通して得られる変換電圧ＶＦＢは入力電圧Ｖｉｎのデューティαに比例する。従って、ＶＦＢ＝Ｖｒｅｆ′＝α・Ｖｉｎの関係式が成立する。ここで、前記デューティαは、オン時間／（オン時間とオフ時間の和）で定義するので、０−１の間の値をとる。

通常の降圧型コンバータの場合では、定常状態での電圧変換率が出力電圧と入力電圧の割合、すなわちデューティに等しいことがわかっているので、ＬＣ平滑フィルタの出力、すなわち出力端子Ｖｏに得られる出力電圧Ｖｏｕｔは、入力電圧をＶｉｎ、デューティをαとすると、Ｖｏｕｔ＝α・Ｖｉｎの関係式で求まる。

上記２つの式より、Ｖｏｕｔ＝Ｖｒｅｆ′＝α・Ｖｉｎの関係が成立する。従って、出力電圧は、直接ＬＣ平滑フィルタ出力を帰還して制御しなくても、他の方法でデューティαを間接的に制御できれば出力端子Ｖｏの出力電圧Ｖｏｕｔを直接制御したことと同等になり、出力端子Ｖｏには入力電圧Ｖｉｎのデューティαに比例した電圧が得られる。換言すると、パワーＭＯＳＦＥＴ Ｑ１，Ｑ２を駆動して、ＣＲ平滑フィルタの出力を負帰還制御することで、ＬＣ平滑フィルタの出力にも入力電圧Ｖｉｎのデューティαに比例した所望の電圧が出力電圧Ｖｏｕｔとして得ることができる。

本電源制御方式の特徴は、パワーＭＯＳＦＥＴ Ｑ１とパワーＭＯＳＦＥＴ Ｑ２のデューティ制御による電圧変換手段として、制御ループにＣＲ平滑フィルタを用いる一次遅れの制御方法なので、従来技術のようにＬＣ平滑フィルタの２次遅れがなく、制御ループが振動系とはならないため、出力には振動波形は発生せず、ループが安定になる。従って、本実施例によれば、ＬＣ平滑フィルタのコンデンサにＥＳＲが小さいチップ・セラミック・コンデンサを使用しても、制御ループが安定化できる。これが、一次系帰還制御方式たる所以である。

次に、２つの平滑フィルタのコーナー周波数とスイッチング周波数との大小関係を説明する。ＣＲ平滑フィルタのコーナー周波数をｆＣＲ，ＬＣ平滑フィルタのコーナー周波数をｆＬＣ，スイッチング周波数をｆＳＷとすると、これらをｆＬＣ＜ｆＣＲ＜ｆＳＷに設定して、ループの安定性は確保できる。この関係から、ＣＲ平滑フィルタから帰還したほうが、ＬＣ平滑フィルタから帰還した場合に比べてより動作周波数が高いので、高速応答が可能となる。また、ｆＬＣとｆＣＲとをある程度離れた周波数に設定すれば、ＬＣ平滑フィルタの定数を変更しても、ＣＲ平滑フィルタ定数を変える必要がなく、設計の自由度が大きくできる。スイッチング周波数の１〜６ＭＨｚの高速動作に対しては、ＬＣ平滑フィルタおよびＣＲ平滑フィルタの定数に、例えばそれぞれ０.２μＨ ，２２０μＦと、
２０ｐＦ，２００ｋΩとが使用できる。なお、２０ｐＦ，２００ｋΩのＣＲ定数は、ＣＲ平滑フィルタをＩＣ内蔵（ＣＲのオンチップ化）を考慮した値であるが、Ｃ・Ｒ積を同じにすればＣ値とＲ値は変更可能である。

このような特徴を有する電源制御方式ではあるが、インダクタＬのＥＳＲに負荷電流
Ｉｏが流れると、ＥＳＲによって電圧降下が発生し、ＣＲ平滑フィルタの出力電圧（平均値）Ｖｏｕｔ′（この電圧は変換電圧ＶＦＢとも云う）と出力端子Ｖｏに得られる出力電圧Ｖｏｕｔとが等しくならない現象が生じる。以下、式の中のＥＳＲは、等価直列抵抗
ＥＳＲの抵抗値とする。即ち、Ｖｏｕｔ＝Ｖｏｕｔ′−ＥＳＲ×Ｉｏの関係から、負荷電流Ｉｏが０のときにしか、Ｖｏｕｔ＝Ｖｏｕｔ′が成立しない。このため、等価直列抵抗ＥＳＲの負荷電流依存を補償することが必要になる。この補償のために、第２のＣＲ平滑フィルタを設けた。そして、この第２のＣＲ平滑フィルタの出力電圧ＶＣＲ２と出力端子Ｖｏの出力電圧Ｖｏｕｔから差電圧（ＥＳＲ×Ｉｏ）を差動増幅器ＡＭＰを用いて取りだし、この差電圧を基準電圧Ｖｒｅｆに加算器ＡＤＤで加えて新規の基準電圧Ｖｒｅｆ′を生成し、この新規の基準電圧を誤差増幅器の他方の入力（＋）に入力するようにした。

この方法によって、出力電圧ＶｏｕｔがＣＲ平滑フィルタの出力電圧Ｖｏｕｔ′より
（ＥＳＲ×Ｉｏ）だけ電圧が低下した分を基準電圧Ｖｒｅｆに加算して上げる制御をすることにより、ＣＲ平滑フィルタの出力電圧Ｖｏｕｔ′が（ＥＳＲ×Ｉｏ）分電圧が高くなるので、定常状態における出力電圧Ｖｏｕｔに現れる等価直列抵抗ＥＳＲの負荷電流依存の影響を補償することが可能となる。

ここで、本来なら、この差電圧はＣＲ平滑フィルタの出力電圧と出力端子Ｖｏの出力電圧との差電圧を用いることが望ましいが、ＣＲ平滑フィルタの出力電圧は、前述のようにｆＬＣ＜ｆＣＲに設定しているため、この出力電圧にはリップル分が大きく、直流に近い安定な差電圧を得ることができない。このため、ＣＲ平滑フィルタよりも１桁、あるいはそれ以上の時定数を有する第２のＣＲ平滑フィルタを設けた所以である。

図２は、本発明の補償の効果を示した図である。図２（ａ）は補償なしの場合で、負荷電流が増加するにつれ、出力電圧Ｖｏｕｔは低下することを示している。一方、図２(ｂ)の補償ありの場合は、基準電圧Ｖｒｅｆとして点線で示した負荷電流依存の新規の基準電圧Ｖｒｅｆ′を用いることにより、定常状態での出力電圧Ｖｏｕｔは負荷電流の増減に関係なく一定に制御されることを示している。

なお、一次系帰還制御電源を、本発明とは異なる制御ＩＣを採用して構成し動作させた場合には、インダクタＬの等価直列抵抗ＥＳＲによる負荷電流依存が出力電圧Ｖｏｕｔに現れるため、図２（ａ）のような特性になり、本発明の目的である図２（ｂ）の良好な特性は得られないことになる。

以上述べたように、本実施例では、インダクタＬの等価直列抵抗ＥＳＲによる負荷電流依存の電圧ドロップの影響を補償して出力電圧を安定に、かつ一定にできる効果がある。

以上では、半導体スイッチング素子としてパワーＭＯＳＦＥＴを例に説明したが、代わりにＩＧＢＴなどの他のパワースイッチング素子を用いてもよい。

図３にもう一つの本実施例を示す。図３で、図１と同じ構成要素には同じ符号を付している。図３が、図１と異なる点は、差動増幅器ＡＭＰの出力を誤差増幅器ＥＡの一方の入力（−）に加えるようにした点である。このため、差動増幅器ＡＭＰの出力をＣＲ平滑フィルタの出力から加算器ＡＤＤを用いて差引いて変換電圧ＶＦＢとして誤差増幅器ＥＡの一方の入力（−）に接続した。これにより、誤差増幅器ＥＡの一方の入力（−）の電圧は、元の変換電圧ＶＦＢより差動増幅器ＡＭＰの出力電圧分だけ下がるので、この電圧分だけ電源の出力電圧Ｖｏｕｔを高める方向に制御される。これによって、定常状態での出力電圧を安定、かつ一定にすることができる。このことは、図１が差動増幅器ＡＭＰの出力電圧分を基準電圧に加えて新規の基準電圧として電源の出力電圧Ｖｏｕｔを高める方向に制御したのと同じ働きがあり、図１と同様の効果が得られる。

図４に、更にもう一つの本実施例を示す。図４が、図１と異なる点は、ＣＲ平滑フィルタおよび第２のＣＲ平滑フィルタをＬＣ平滑フィルタのインダクタＬの両端にそれぞれ接続したことである。本実施例では、出力のＬＣ平滑フィルタのコンデンサＣｏの静電容量が大きいので、コンデンサＣｏのインダクタ接続端側も接地電位と見做すことができるためである。本実施例でも、図１と同様の効果が得られる。この場合も、ＣＲ平滑フィルタおよび第２のＣＲ平滑フィルタの定数は、図１の実施例の定数が使用できる。

また、本実施例でも図３のように、誤差増幅器ＥＡの一方の入力（−）側に差動増幅器ＡＭＰの出力電圧を与えることも可能である。

更に、ＣＲ平滑フィルタおよび第２のＣＲ平滑フィルタの構成は、図１，図４の実施形態の組合せも可能で、図１，図４と同様の効果が期待できる。

図５は、実施例３に過渡変動検出回路ＴＶＤをさらに設けた電源装置である。この過渡変動検出回路ＴＶＤはＬＣ平滑フィルタのインダクタＬの両端に新たに設けたコンデンサＣ３と抵抗Ｒ３から成る直列回路の中点電圧と新規の基準電圧Ｖｒｅｆ′に上下限電圧幅±Δを加えた電圧との間で過渡負荷変動を検出してパルス幅変調発振器ＰＷＭのデューティを制御する。ここで、本実施例で用いた上下限電圧幅±Δの設定例を、図６に示す。図６は、負荷電流Ｉｏによって新規の基準電圧Ｖｒｅｆ′が変化するので、この新規の基準電圧に追従してΔを、例えば元の基準電圧Ｖｒｅｆの１％に設定する方法である。またこの他には、Δを元の基準電圧Ｖｒｅｆの値に関係なく、例えば２０ｍＶ一定に設定する方法も考えられる。後者の方法は、出力電圧が低下し、１Ｖ以下の出力電圧を必要とする場合には、この出力電圧に求められる許容電圧変動範囲が出力電圧の大きさに比例せずに、ほぼ一定の状況にあることからも効果的と考えている。本実施例では、負荷電流依存の新規の基準電圧に基づいて上下限電圧幅±Δを設定し、過渡変動検出レベルが変わるので、過渡変動に対する検出感度が向上し、安定、かつ最適な高速応答が達成できる効果がある。

次に、具体的なパルス幅変調発振器ＰＷＭと過渡変動検出回路ＴＶＤの例を図７に示す。

図７で、パルス幅変調発振器ＰＷＭは、電圧／電流変換回路Ｖ／Ｉと、電流源ＭＯＳ
１１０，１２０と、インバータＩＮＶ１１，ＩＮＶ１２と、コンデンサ１０５と、フリップフロップＦＦとを備えた可変発振器である。また、過渡変動検出回路ＴＶＤは、コンパレータＣＭＰ１，ＣＭＰ２と、スイッチＭＯＳ ＳＷ１〜ＳＷ４と、定電流源Ｉ１〜Ｉ４と、インバータＩＮＶ１〜ＩＮＶ８とを備えている。

過渡変動検出回路ＴＶＤは、２つのコンパレータＣＭＰ１，ＣＭＰ２によるウインドコンパレータを備えていて、ＬＣ平滑フィルタのインダクタＬの両端に設けたコンデンサ
Ｃ３と抵抗Ｒ３から成る直列回路の中点電圧を、新規の基準電圧Ｖｒｅｆ′に上下限電圧幅±Δを加えた電圧で比較し、出力電圧Ｖｏｕｔの動作状態を検出して、図８に示すパルス幅変調発振器ＰＷＭのパルスデューティαを決定する。これは、過渡変動検出回路TVDで、定常状態と過渡負荷変動時（負荷急変時）の制御方法を動作状態に見合った制御モードに切換えることである。

２つのコンパレータＣＭＰ１，ＣＭＰ２の出力から、（ａ）負荷電流が急に減少した場合（負荷急減時）、（ｂ）定常状態、（ｃ）負荷電流が急に増加した場合（負荷急増時）の３通りの情報が得られる。これらのケースを図８を用いて説明する。

（ａ）はＶｏｕｔ≧(Ｖｒｅｆ′＋Δ)の条件の場合である。このときはパルス幅変調発振器ＰＷＭの出力デューティを強制的に０％にする。このため、スイッチＭＯＳ ＳＷ１とＳＷ４とをオン、スイッチＭＯＳ ＳＷ３とＳＷ２とをオフにして、定電流源Ｉ１の電流は電流源ＭＯＳ１１０の電流に加わってインバータＩＮＶ１１に流れ、定電流源Ｉ４の電流は電流源ＭＯＳ１２０の電流を引き抜くためインバータＩＮＶ１２に流れる電流はゼロになる。よって、パワーＭＯＳＦＥＴ Ｑ１はオフで、パワーＭＯＳＦＥＴ Ｑ２はオンとなり、デューティ０％になる。この場合もデューティαを完全に０％にするために、定電流源Ｉ１〜Ｉ４の電流値を、電圧／電流変換回路Ｖ／Ｉの差動対動作電流の合計電流にそれぞれ設定することが好ましい。

（ｂ）は（Ｖｒｅｆ′＋Δ）＞Ｖｏｕｔ＞（Ｖｒｅｆ′−Δ）の条件の場合ある。この場合は、総てのスイッチＭＯＳ ＳＷ１〜ＳＷ４はオフであり、誤差増幅器ＥＡからの制御指令で決定する電流比で動作する。この電流比はデューティの比率に等しいので、出力電圧Ｖｏｕｔとして、入力電圧Ｖｉｎのデューティαに比例した電圧が得られる。

（ｃ）はＶｏｕｔ≦(Ｖｒｅｆ′−Δ)の条件の場合で、デューティを強制的に１００％にする。この場合は、スイッチＭＯＳ ＳＷ３とＳＷ２をオン、スイッチＭＯＳ ＳＷ１とＳＷ４をオフにして、定電流源Ｉ３の電流が電流源ＭＯＳ１２０の電流に加わってインバータＩＮＶ１２に流れ、定電流源Ｉ２の電流は電流源ＭＯＳ１１０の電流を引き抜くためインバータＩＮＶ１１に流れる電流はゼロになる。よって、パワーＭＯＳＦＥＴ Ｑ１はオンで、パワーＭＯＳＦＥＴ Ｑ２はオフとなり、デューティ１００％になる。この場合もデューティαを完全に１００％にするために、定電流源Ｉ１〜Ｉ４の電流値を、電圧／電流変換回路Ｖ／Ｉの差動対動作電流の合計電流にそれぞれ設定することが好ましい。

本実施例では、過渡負荷変動時に出力端子Ｖｏに発生した電圧Ｖｏｕｔを、新規の基準電圧Ｖｒｅｆ′に加えた上下限電圧幅±Δ以内に入るように、パルス幅変調発振器ＰＷＭのデューティαを強制的に０％、又は１００％に切換えて、出力電圧ＶｏｕｔをＶref′±Δ以内に急速に抑制する。そして、定常状態に入ると、出力電圧を入力電圧のデューティαに比例した電圧に最終的に整定させる。

このように、本実施例では過渡負荷変動時と定常状態によって制御モードを自動的に切換えるので、例えば、５００Ａ／μｓの高い電流変化率（ｄｉ／ｄｔ）を有する１０Ａ程度の過渡負荷変動に対しても高速応答と定常状態での出力電圧の安定化とを両立できる。

次に、図９を用いてパルス幅変調発振器ＰＷＭの他の実施例を示す。図９の回路は発振器ＯＳＣとワンショット・マルチ・バイブレータＯＳＭとＶ／Ｉ変換器Ｖ／Ｉとの組合せにより達成できる。発振器ＯＳＣで発生する一定周期のパルスは、図７のパルス幅変調発振器ＰＷＭの電流源ＭＯＳ１１０と１２０に流す電流を所望の周期決定に必要な一定電流をＭＯＳ１３０と定電流源Ｉ５によって設定できる。この一定周期のパルスがワンショット・マルチ・バイブレータＯＳＭのクロック端子ＣＬＫに印加されると、コンデンサＣＴの端子電圧は一旦、ゼロになるが、誤差増幅器ＥＡの誤差電圧をＶ／Ｉ変換器Ｖ／Ｉで変換した電流によってコンデンサＣＴが充電される。そして、この充電電圧が所定のしきい値に到達するまでの時間がＰＷＭパルスとして得られる。このようにして、一連のパルス幅変調発振動作を繰り返すことができる。即ち、誤差増幅器ＥＡの誤差電圧に比例した
ＰＷＭパルスを得ることができる。

このパルス幅変調発振器ＰＷＭは後述する図１１のマルチフェーズ制御では有効な手段として用いている。この場合、マルチフェーズ動作のためには発振器ＯＳＣの後にフェーズシフト回路を入れる必要がある。

本実施例を図１０に示す。図１０は、図５の実施例の第２のＣＲ平滑フィルタの代わりにコンデンサＣ３と抵抗Ｒ３から成る直列回路の中点から差動増幅器ＡＭＰの入力に加えるようにした。即ち、コンデンサＣ３と抵抗Ｒ３から成る直列回路を第２のＣＲ平滑フィルタとして用いることである。本構成が可能となる理由としては、コンデンサＣ３と抵抗Ｒ３から成る直列回路の時定数は、第２のＣＲ平滑フィルタの時定数より大きいため、先に述べたＣＲ平滑フィルタの時定数と第２のＣＲ平滑フィルタの時定数との関係が十分満足できるからである。これにより、図５と同様の動作と効果が得られるほか、ＣＲ平滑フィルタを１回路分省略できるので、回路が簡単になる効果もある。

以下の実施例で、コンデンサＣ３と抵抗Ｒ３から成る直列回路と第２のＣＲ平滑フィルタを共用しているものについては、その部分を第２のＣＲ平滑フィルタとして用いる。

本実施例は、実施例１〜実施例４の電源装置ユニットを複数個並列運転するマルチフェーズの実施例である。本実施例は、実施例１〜実施例４に示した電源装置を２つ以上組合せる。以下、２フェーズ化を例に説明する。

図１１に、図１０の電源ユニットをマルチフェーズ化した例を示す。図１１では、マルチフェーズ化のために新たに発振器ＯＳＣとフェーズシフト回路ＰＳＦＴとを備え、これらで１８０°位相をシフトした二相パルスを生成し、この二相パルスをそれぞれのパルス幅変調発振器ＰＷＭ１とＰＷＭ２に入力し、マルチフェーズ制御を実現している。

ここでは、マルチフェーズ制御の動作の詳細説明は省略するが、マルチフェーズ制御動作時の定常状態は２つの電源のインダクタ電流は１８０°位相がシフトした逆位相で動作し、過渡負荷変動時には２つの電源のインダクタ電流は同位相となり、急激な負荷変動に対応する。そのため、複数電源装置を用いて出力（負荷）電流を大きくできるだけでなく、出力電圧のリップルも低減できる。

しかしながら、マルチフェーズ制御は、インダクタに代表される回路部品ばらつきや基準電圧のばらつき、等により各フェーズの出力電流のアンバランスが発生する。これに対応するため、上述の実施例で述べた第２のＣＲ平滑フィルタの出力電圧ＶＣＲ２と出力端子Ｖｏの出力電圧Ｖｏｕｔの差電圧を差動増幅器ＡＭＰ１で取り出し加算器ＡＤＤ１に加えるループに、差動増幅器ＡＭＰ１の出力と差動増幅器ＡＭＰ２とダイオードＤ１から成る最大値検出回路の出力の差電圧を差動増幅器ＡＭＰ３で取り出して加算器ＡＤＤ１に加えるループを追加して、この加算器ＡＤＤ１の出力を新規の基準電圧Ｖｒｅｆ′とするようにした。これにより、各フェーズの最大値検出回路の出力同士はシェアバスＶＳＢに共通に接続してあるので、各フェーズのうち最大値とならない他のフェーズは差動増幅器
ＡＭＰ３から差電圧が出力されることにより、この差電圧が出力電流を増加する方向に働いて、それぞれのフェーズの出力電流が等しくなるように制御される。このとき、各フェーズのうち最大値となるフェーズは差動増幅器ＡＭＰ３からの差電圧がないので、この動作は機能しない。

以上の動作で、各フェーズの出力電流がバランスするので、大電流容量のパワーMOSFETが不要になる。

２つより多い電源装置ユニットを備える場合には、複数の電源装置ユニットに共通に有する発振器とフェーズシフト回路とを備え、定常状態では各電源装置ユニットの上側／下側パワーＭＯＳＦＥＴの駆動パルス位相を、３６０°を並列に配置する電源ユニットの数で割った位相にシフトし、過渡負荷変動時には並列電源装置ユニット総てを図８の（ａ），（ｃ）と同様にして同位相の駆動パルスで運転する。例えば４つの電源装置ユニットであれば、０°（基準），９０°，１８０°，２７０°の各位相にシフトさせればよい。

また、本実施例は以上で述べたマルチフェーズ制御動作の電源ばかりでなく、複数電源の並列運転にも実現可能である。

次に、これまで述べてきた出力電圧の補償回路の実施例を説明する。図１１に記載の補償回路はＣＭＰＥ１，ＣＭＰＥ２である。電源をマルチフェーズ化や並列運転しない場合には、補償回路のうち電流バランス回路側（ＣＭＰＥ１側で云うと、差動増幅器ＡＭＰ２，ＡＭＰ３で構成する部分）は省略することも可能である。

図１２は、図１１の補償回路の具体的な一実施例である。第２のＣＲ平滑フィルタ出力ＶＣＲ２と出力電圧Ｖｏｕｔの差電圧は演算増幅器ＡＭＰａ，ＡＭＰｂと抵抗Ｒ１１〜
Ｒ１４から成る差動増幅器ＡＭＰ１の出力Ｖ１として、Ｖ１＝（１＋Ｒ１２／Ｒ１１）・（ＶＣＲ２−Ｖｏｕｔ）で得られる。ここで、Ｒ１１＝Ｒ１３，Ｒ１２＝Ｒ１４の条件で用いるので、（１＋Ｒ１２／Ｒ１１）は、例えば１０〜２０に選ぶのが望ましい。

一方、カレントシェア側は差動増幅器ＡＭＰ１の出力Ｖ１と、差動増幅器ＡＭＰ２とダイオードＤ１から成る最大値検出回路の出力の差電圧を演算増幅器ＡＭＰｃと抵抗Ｒ１５〜Ｒ１８から成る差動増幅器ＡＭＰ３の出力Ｖ２として、Ｖ２＝(Ｒ１６／Ｒ１５)・
（ＶＳＢ−Ｖ１）で得られる。ここで、Ｒ１５＝Ｒ１７，Ｒ１６＝Ｒ１８の条件で用いるが、この場合の（Ｒ１６／Ｒ１５）は、例えば１に選ぶのが望ましい。また、ＶＳＢは
Ｖｏｕｔが各フェーズ共通なので、各フェーズのうちのＶＣＲ２の最大値をとり、先の
Ｖ１の式のＶＣＲ２をＶＣＲ２ｍａｘに代えることにより、ＶＳＢはＶＳＢ＝（１＋Ｒ12／Ｒ１１）・（ＶＣＲ２ｍａｘ−Ｖｏｕｔ）と表される。この式を先のＶ２の式に代入すると、Ｖ２はＶ２＝（Ｒ１６／Ｒ１５）・（１＋Ｒ１２／Ｒ１１）・（ＶＣＲ２ｍａｘ−ＶＣＲ２）が得られる。よって、各フェーズのうちこの電源が（ＶＣＲ２−Ｖｏｕｔ）の差電圧が、例えば最も大きいと仮定すると、上式のＶＣＲ２をＶＣＲ２ｍａｘとおけるので、このループの補償利得はゼロと考えることができる。

加算器ＡＤＤは電圧／電流変換回路Ｖ／Ｉ３，Ｖ／Ｉ４と抵抗ＲａｄｄとバッファアンプＡＭＰｄで構成され、バッファアンプＡＭＰｄの出力に発生した基準電圧Ｖｒｅｆに抵抗Ｒａｄｄに電流を流して発生した電圧を加算して新規の基準電圧Ｖｒｅｆ′を生成している。このため、差動増幅器ＡＭＰ１，ＡＭＰ３のそれぞれの出力電圧Ｖ１，Ｖ２は電圧／電流変換回路Ｖ／Ｉ３，Ｖ／Ｉ４を介して電流に変換して抵抗Ｒａｄｄに流す。

電圧／電流変換回路Ｖ／Ｉ３，Ｖ／Ｉ４の具体的な回路実施例を、図１３に示す。図
１３は、演算増幅器ＡＭＰｅとＭＯＳ２００と抵抗Ｒ１９とカレントミラーＭＯＳ２１０，２２０の構成例であり、電圧Ｖａは抵抗Ｒ１９に与えられるので、その結果電流ＩａはＶａ／Ｒ１９で発生し、カレントミラーＭＯＳ２１０，２２０を介して出力される。

次に、図１４に補償回路の他の実施例を示す。図１２と異なる点は、差動増幅器ＡＭＰ１の構成を代えた点である。この回路における差動増幅器ＡＭＰ１の出力として得られる差電圧Ｖ１は、Ｖ１＝（Ｒ１２／Ｒ１１）・（ＶＣＲ２−Ｖｏｕｔ）である。図１４においても、図１２と同様の効果が得られる。

以上で述べた補償回路は、使用する演算増幅器の出力が単一電源動作で０Ｖが扱えることが前提であるが、図１５の実施例は０Ｖを扱えない演算増幅器を使用しても実現できる回路実施例を提供する。

図１５では、差動増幅器ＡＭＰ１の出力に得られる電圧Ｖ１は、Ｖ１＝（１＋Ｒ１２／Ｒ１１）・（ＶＣＲ２−Ｖｏｕｔ）＋ＶＣＲ２となる。また、ＶＳＢに得られる電圧は、ＶＳＢ＝(１＋Ｒ１２／Ｒ１１) ・(ＶＣＲ２ｍａｘ−Ｖｏｕｔ) ＋ＶＣＲ２ｍａｘである。２つの上式に表れる右辺第２項のＶＣＲ２，ＶＣＲ２ｍａｘを削除するために、差動タイプの電圧／電流変換回路Ｖ／Ｉ５，Ｖ／Ｉ６を適用した例を図１６に示す。図１６では、抵抗Ｒａｄｄに流す電流の最大値を定電流源Ｉ６で設定し、電圧動作範囲（差電圧の範囲）の確保を抵抗Ｒ２０の値で行う。これによって、差電圧（Ｖａ−Ｖｂ）に比例して図１７のように出力電流Ｉａが発生する。なお、電圧／電流変換回路Ｖ／Ｉ６においては、２つの入力の差電圧を計算すると、(２＋Ｒ１２／Ｒ１１)・(ＶＣＲ２ｍａｘ−ＶＣＲ２)となることがわかり、電圧／電流変換ゲインが５〜１０％程度大きくなる。これの対応策として、定電流源Ｉ６の値を５〜１０％少なくするか、抵抗Ｒ２０で決まる電流傾斜を５〜１０％小さくする方法をとる。このように構成することで、差動増幅器ＡＭＰ１を構成する演算増幅器と差動増幅器ＡＭＰ３が省略でき、回路の簡単化が図れる効果がある。

なお、補償回路は以上で述べた実施例に限定されるものではなく、他の実施例も適用可能である。

本発明の電源制御装置のＩＣチップ構成例を説明する。

図１８は、図１０の回路構成の１チップ構成の例である。図１８では、ＬＣ平滑フィルタ，過渡変動検出回路ＴＶＤと出力電圧の補償回路ＣＭＰＥに必要な信号を提供するコンデンサＣ３と抵抗Ｒ３とから成る第２のＣＲ平滑フィルタと、ダイオードＤＢＴとコンデンサＣＢＴから成るブースト回路とを外付する以外は、回路，機能を１つの半導体基板にオンチップ化している。

オンチップ化した回路，機能には、コンデンサＣと抵抗Ｒから成るＣＲ平滑フィルタ，誤差増幅器ＥＡ，基準電圧Ｖｒｅｆ,パルス幅変調発振器ＰＷＭ,デッドバンド回路ＤＢＵ，デッドバンド回路ＤＢＬ，レベルシフト回路ＬＳ,ドライバＤＲＶＵ,ドライバＤＲＶＬ，パワーＭＯＳＦＥＴ Ｑ１，Ｑ２，過電流検出回路ＯＣ，過渡変動検出回路ＴＶＤ，上下限電圧発生回路ΔＶ，補償回路ＣＭＰＥ，加算器ＡＤＤ，ソフトスタート回路ＳＳ，アンダー・ボルテージ・ロック・アウト回路ＵＶＬＯ，パワーグッド回路ＰＷＲＧＤがある。なお、基準電圧Ｖｒｅｆはバンドギャップ・リファレンス回路から得る代わりに、VID（Voltage Identification）コードに対応したディジタル信号を受けて、オンチップのＤ／Ａ変換器で得てもよい。図示していないものもあるが、本実施例のワンチップ電源制御ＩＣは、Intel 社が提唱するＶＲＭ９.１、あるいはＶＲＭ１０.０に準拠した機能を備えている。

図１８では、パワーＭＯＳＦＥＴ Ｑ１がＮＭＯＳの場合で説明したが、ＰＭＯＳであっても良い。この場合は、外付のブースト回路が不要となるが、入力端子Ｖｉからの電位でＰＭＯＳのゲートを駆動する必要があるので、このための電圧発生源をオンチップ化する。

入力端子Ｖｉと電源端子Ｖｃｃに給電する電圧を同じにして、例えば５Ｖや１２Ｖとしてもよいし、入力端子Ｖｉに１２Ｖ、電源端子Ｖｃｃに５Ｖとして異なる電圧にしても良い。入力端子Ｖｉと電源端子Ｖｃｃに給電する電圧が異なる場合は、電源端子Ｖｃｃの５Ｖは外部から給電とするか、入力端子Ｖｉの１２Ｖからオンチップ回路で５Ｖを作り出して供給すればよい。なお、入力端子Ｖｉに１２Ｖ給電する場合は、図１８のブースト回路を、ダイオードＤＢＴに直列に７Ｖ程度のツェーナー・ダイオードを接続して上側パワーＭＯＳＦＥＴのゲート電圧が過大とならないようにする。

また、図１８では、入力端子Ｖｉの給電電圧が１２Ｖ、電源の出力電圧が１Ｖ以下と小さくなって、制御デューティが小さく、パワーＭＯＳＦＥＴの駆動ＰＷＭパルス幅を十分確保できなくなる場合には、入力端子Ｖｉの給電電圧は１２Ｖに限定されるものではなく、５Ｖ程度まで下げても動作可能である。

さらに、ソフトスタート回路の動作では、電源投入時に高速応答のための過渡変動検出回路の出力信号をマスクすればよい。

このチップ構成の特徴は、一次系帰還制御のＣＲ平滑フィルタがチップ内蔵していることである。このため、このＣＲ平滑フィルタのためにＩＣには端子Ｖｘと電源出力端子
Ｖｏのための端子ＦＢを有することである。

また、ＩＣの端子ＴＶＤは第２のＣＲ平滑フィルタからの信号を受けるが、この信号を出力コンデンサＣｏの接地電位側とペアで配線することもノイズの観点で有効である。この場合は、端子ＴＶＤに隣接してＩＣに新たに接地電位用の端子を設ける。

本実施例のマルチフェーズ対応のＩＣチップ構成を図１９に示す。図１９は、ＩＣチップの回路構成をマルチフェーズ化したものであって、発振器ＯＳＣとフェーズシフト回路ＰＳＦＴとをＩＣチップに加えた点が実施例６の図１８と異なる。マルチフェーズ化によって必要になったＩＣピンには、マルチフェーズ数に応じた位相パルスφ１〜φ４を自／他のＩＣチップに提供するための端子と、基準電圧Ｖｒｅｆと、カレントシェア用のシェアバスＶＳＢ端子とがある。

マルチフェーズの構成は、まず所望のマルチフェーズの数の分だけＩＣチップを用意し、その中から１つのＩＣチップをマスターとする。具体的には、マスターＩＣチップの選択信号ＳＥＬ０により発振器ＯＳＣおよびスイッチＳＷｒを活性化して、選択信号ＳＥＬ１とＳＥＬ２の２ビットで所望のフェーズ数を指定する。次いで、マスターＩＣチップから位相パルスφ２−φ４，基準電圧Ｖｒｅｆ，シェアバスＶＳＢを供給すると、他のＩＣチップにはそれぞれφ，Ｖｒｅｆ，ＶＳＢに加えることでマルチフェーズ化を達成する。

本実施例では、マルチフェーズ数を４で図示したが、フェーズ数には限定はなく、フェーズ数設定のための選択信号数を変更すること、フェーズシフト回路ＰＳＦＴをフェーズ数に見合った回路構成に変更して、これらをＩＣチップに盛込むことでマルチフェーズ数を適宜増減できる。

次に、マルチフェーズの他の実施例を図２０，図２１に示す。図２０は、図１９のパルス幅変調発振器ＰＷＭから前の回路、即ち電源制御部をフェーズ数４でＩＣ化した回路例である。この場合、パルス幅変調発振器ＰＷＭ以降の回路は、図２１の回路を４個用いる。このときは、それぞれの出力端子Ｖｏ間は共通接続とする。

この回路構成においては、ＩＣ内蔵の一次系帰還制御のＣＲ平滑フィルタはそれぞれのフェーズに必要で、それぞれのＣＲ平滑フィルタの一方のコンデンサ端は端子ＦＢに共通に接続されるが、他方の抵抗端はそれぞれ端子Ｖｘ−１〜Ｖｘ−４に接続される。この
ＣＲ平滑フィルタを外付部品とした場合には、ＣＲ平滑フィルタの出力が誤差増幅器ＥＡの一方の入力（−）に直接、またはバッファアンプを介して接続されるので、ループの位相補償に関するネットワーク回路網は誤差増幅器ＥＡの一方の入力（−）には一切不要である。また、誤差増幅器ＥＡに用いる演算増幅器は内部補償型の演算増幅器がよい。

また、図２１はドライバとパワーＭＯＳＦＥＴが１パッケージで図示しているが、ドライバとパワーＭＯＳＦＥＴは別パッケージでも適応可能である。

図２２に本発明の電源制御ＩＣチップをプリント配線基板に実装した実施例を示す。図２２は電源制御ＩＣをＢＧＡ(Ball Grid Array) で、インダクタＬやコンデンサＣｏをチップ部品でプリント配線基板ＰＢに搭載し、小型高密度実装を可能にしている。ここで、前記コンデンサＣｏはチップ・セラミック・コンデンサである。なお、図示していないが、この他に、本実施例ではコンデンサＣ３と抵抗Ｒ３の第２のＣＲ平滑フィルタや、ブースト回路，入力コンデンサがプリント配線基板ＰＢ上にチップ部品で搭載してある。また、ＢＧＡによるチップ搭載のほかに、ＣＳＰ(Chip Size Package）搭載であってもよい。

さらに、マルチフェーズ対応の場合には複数の電源制御ＩＣの上記のチップ搭載のほかに、ＭＣＭ（Multi Chip Module）搭載であってもよい。この他にも、誤差増幅器やパルス幅変調発振器、等を備えた制御部と、パワーＭＯＳＦＥＴを内蔵したドライバ部のように、２つのＩＣチップを分けたものをＱＦＮ（Quad Flat Non-lead）パッケージに搭載し、同様にプリント配線基板に搭載してもよい。

以上、本実施例によれば、ピンネックの解消，放熱性の向上、および電源装置プリント配線基板の小形化が実現できる。

本実施例を図２３に示す。図２３は、ＨＤＤ(Hard disk Drive)装置へ適用した実施例である。ＨＤＤ装置において、実施例１〜実施例８に記載の電源装置であるＤＣ−ＤＣコンバータＤＣ−ＤＣ１〜ＤＣ−ＤＣｎはＨＤＤ装置にデータを記憶するための制御を司るプロセッサＣＰＵや高速大容量メモリＤＲＡＭ，ＳＲＡＭ等で構成されるボードに対象毎に異なる適した電圧の電力を供給している。図２３に示した電源装置であるＤＣ−ＤＣコンバータＤＣ−ＤＣ１〜ＤＣ−ＤＣｎは電力を供給する対象のプロセッサＣＰＵや高速大容量メモリＤＲＡＭ，ＳＲＡＭ等の電流容量に応じてシングルフェーズの電源装置やマルチフェーズの電源装置を用いる。

これまでの実施例では、単に電源装置について述べてきたが、本発明の電源装置は、様々なアプリケーションに応用することができる。特に、出力電圧の安定性，高速性が要求されるハードディスク装置に搭載することで、装置の性能向上を図ることができる。

これまで述べてきた実施例によれば、負荷電流依存のインダクタＬのＥＳＲによる電圧降下を第２のＣＲ平滑フィルタの出力と出力端子の電源出力との差電圧として取りだし、その差電圧を元の基準電圧に加算して新規の基準電圧として用いることにより一次系帰還のループで出力電圧に現れるＥＳＲの電圧降下を補償できるという効果がある。

また、負荷急変時の高速応答に対応するために、過渡変動検出レベルの中心電圧に新規の基準電圧を用いて、これを基に上下限電圧幅を設定することにより負荷電流依存の過渡変動検出レベルが設定できるので、検出感度が向上し、安定、かつ最適な高速応答の達成ができるという効果がある。

更に、複数電源によるマルチフェーズ動作や並列運転時の電源回路部品ばらつきによる各電源間の電流アンバランスの発生を軽減できるという効果がある。

また、本発明の制御方式は絶縁型ＤＣ−ＤＣコンバータへの応用も可能で、一石のフォワード型コンバータ，二石のフォワード型，プッシュプル型，ハーフブリッジ型，フルブリッジ型、等の絶縁型ＤＣ−ＤＣコンバータの用途にも適用可能である。

実施例１〜実施例８の電源装置はこの他、図示しないが、ＶＲＭや、携帯機器用のＤＣ−ＤＣコンバータや、汎用のＤＣ−ＤＣコンバータ、等へ応用展開ができることは言うまでもない。

本発明の一実施例である電源装置の回路ブロック図である。 図１の電源装置で出力電圧の補償効果の説明図である。 本発明の他の実施例である電源装置の回路ブロック図である。 本発明の他の実施例である電源装置の回路ブロック図である。 本発明の他の実施例である電源装置の回路ブロック図である。 図５の電源装置で負荷電流に対する上下限電圧幅の説明図である。 図５の詳細を示す回路図である。 図７の動作状態モードを示す図である。 パルス幅変調発振器ＰＷＭの他の実施例を示す説明図である。 本発明の他の実施例である電源装置の回路ブロック図である。 本発明の他の実施例であるマルチフェーズ電源装置の回路ブロック図である。 図１１の補償回路の詳細を示す回路図である。 図１２の電圧／電流変換回路の詳細を示す回路図である。 図１１の別の補償回路の詳細を示す回路図である。 図１１のさらに別の補償回路の詳細を示す回路図である。 図１５の電圧／電流変換回路の詳細を示す回路図である。 図１６の電圧／電流変換動作の説明図である。 本発明の他の実施例である電源装置のチップ構成の一例を示す回路ブロック図である。 本発明の他の実施例であるマルチフェーズ対応チップの一例を示す回路ブロック図である。 本発明の他の実施例であるマルチフェーズ対応チップの制御部の回路ブロック図である。 本発明の他の実施例であるマルチフェーズ対応チップのドライバ・パワー部の回路ブロック図である。 本発明の他の実施例である電源制御ＩＣのプリント配線基板実装の説明図である。 本発明の他の実施例であるＨＤＤ装置用オンボード電源の説明図である。

符号の説明

１０５，Ｃｏ，Ｃ，Ｃ１〜Ｃ５，ＣＴ，ＣＢＴ…コンデンサ、１１０,１１０′,１２０，２０３，２０４，２１０，２２０…電流源ＭＯＳ、ＢＧＡ…ピン・グリッド・アレー・チップ、ＣＭＰ１，ＣＭＰ２…コンパレータ、ＤＢＴ，Ｄ１，Ｄ２…ダイオード、ＤＢＵ，ＤＢＬ…デッドバンド回路、ＤＣ−ＤＣ１〜ＤＣ−ＤＣｎ…ＤＣ−ＤＣコンバータ、
ＤＲＶ，ＤＲＶ１，ＤＲＶ２，ＤＲＶＵ，ＤＲＶＬ…ドライバ、ＥＡ，ＥＡ１，ＥＡ２…誤差増幅器、ＦＦ…フリップフロップ、ＧＮＤ…グランド、Ｉ１〜Ｉ６…定電流源、INV1〜ＩＮＶ１２…インバータ、Ｌ，Ｌ１，Ｌ２…インダクタ、ＬＩＮＥ…給電ライン、ＯＣ，ＯＣ１，ＯＣ２…過電流検出回路、ＯＳＣ…発振器、ＯＳＭ…ワンショット・マルチ・バイブレータ、ＰＢ…プリント配線基板、ＰＧ…パワーグランド、ＰＳＦＴ…フェーズシフト回路、ＰＷＭ，ＰＷＭ１，ＰＷＭ２…パルス幅変調発振器、ＡＭＰ，ＡＭＰ１〜６…差動増幅器、ＡＭＰａ〜ＡＭＰｅ…演算増幅器、ＡＤＤ，ＡＤＤ１，ＡＤＤ２…加算器、ＣＭＰＥ，ＣＭＰＥ１，ＣＭＰＥ２…補償回路、ＰＷＲＧＤ…パワーグッド回路、Ｑ１，Ｑ３…上側パワーＭＯＳＦＥＴ、Ｑ２，Ｑ４…下側パワーＭＯＳＦＥＴ、Ｒ，Ｒ１〜Ｒ５，Ｒ１１〜Ｒ２０,Ｒａｄｄ…抵抗、ＳＳ…ソフトスタート回路、ＳＷ１〜ＳＷ４,Ｍ２１，Ｍ２１′…スイッチＭＯＳ、ＴＶＤ,ＴＶＤ１,ＴＶＤ２…過渡変動検出回路、ＵＶＬＯ…アンダー・ボルテージ・ロック・アウト回路、Ｖｃｃ…電源端子、Ｖｉ…入力端子、
ＶＳＢ…シェアバス端子、Ｖ／Ｉ，Ｖ／Ｉ１〜６…電圧／電流変換回路、Ｖｏ…出力端子、Ｖｒｅｆ…基準電圧、Ｖｒｅｆ′…新規の基準電圧、ΔＶ…上下限電圧発生回路、Δ…上下限電圧幅。

Claims (16)

1. 入力電圧を変換して出力する電力半導体スイッチング素子と、前記電力半導体スイッチング素子に接続され、該電力半導体スイッチング素子をオン／オフ駆動する駆動手段と、前記駆動手段に前記電力半導体スイッチング素子からの出力電力が０から１の間の値をとるデューティとなるように駆動信号を供給するパルス幅変調発振器と、前記発振器に基準電圧と前記電力半導体スイッチング素子からの出力電力を比較して得られる誤差信号を供給する誤差増幅器とを備えた降圧型ＤＣ−ＤＣコンバータの電源装置において、
   前記半導体スイッチング素子からの出力電力を通すインダクタとコンデンサとからなるＬＣフィルタであるパワー系出力フィルタと、前記半導体スイッチング素子からの出力電力を通す前記パワー系出力フィルタとは別に設けた抵抗とコンデンサとからなり、前記パワー系出力フィルタ、または、前記パワー系出力フィルタのインダクタに並列に接続された第１，第２のＣＲフィルタとを備え、
   前記第１，第２のＣＲフィルタのコーナー周波数をｆＣＲ，ｆＣＲ２とし、前記パワー系出力フィルタのコーナー周波数をｆＬＣとしたときに、ｆＬＣ＜ｆＣＲで、かつｆＣＲに対してｆＣＲ２は１桁以上小さい関係が成り立ち、
   前記第１，第２のＣＲフィルタは共に前記電力半導体スイッチング素子からの出力に対して抵抗，コンデンサの順で直列に接続され、前記第１のＣＲフィルタの前記抵抗と前記コンデンサの間からの出力と前記誤差増幅器の一方の入力を接続し、また前記第２のＣＲフィルタの前記抵抗と前記コンデンサの間からの平均出力と前記パワー系出力フィルタの前記インダクタと前記コンデンサの間からの出力との差電圧を前記基準電圧に加算し、加算によって得られた電圧を前記誤差増幅器の他方に入力することを特徴とする電源装置。
2. 入力電圧を変換して出力する電力半導体スイッチング素子と、前記電力半導体スイッチング素子に接続され、該電力半導体スイッチング素子をオン／オフ駆動する駆動手段と、前記駆動手段に前記電力半導体スイッチング素子からの出力電力が０から１の間の値をとるデューティとなるように駆動信号を供給するパルス幅変調発振器と、前記発振器に基準電圧と前記電力半導体スイッチング素子からの出力電力を比較して得られる誤差信号を供給する誤差増幅器とを備えた降圧型ＤＣ−ＤＣコンバータの電源装置において、
   前記半導体スイッチング素子からの出力電力を通すインダクタとコンデンサとからなるＬＣフィルタであるパワー系出力フィルタと、前記半導体スイッチング素子からの出力電力を通す前記パワー系出力フィルタとは別に設けた抵抗とコンデンサとからなり、前記パワー系出力フィルタ、または、前記パワー系出力フィルタのインダクタに並列に接続された第１，第２のＣＲフィルタとを備え、
   前記第１，第２のＣＲフィルタのコーナー周波数をｆＣＲ，ｆＣＲ２とし、前記パワー系出力フィルタのコーナー周波数をｆＬＣとしたときに、ｆＬＣ＜ｆＣＲで、かつｆＣＲに対してｆＣＲ２は１桁以上小さい関係が成り立ち、
   前記第１，第２のＣＲフィルタは共に前記電力半導体スイッチング素子からの出力に対して抵抗，コンデンサの順で直列に接続され、前記第２のＣＲフィルタの前記抵抗と前記コンデンサの間からの平均出力と前記パワー系出力フィルタの前記インダクタと前記コンデンサの間からの出力との差電圧を、前記第１のＣＲフィルタの前記抵抗と前記コンデンサの間からの出力電圧から差引いて前記誤差増幅器の一方の入力と接続し、前記基準電圧を前記誤差増幅器の他方の入力と接続したことを特徴とする電源装置。
3. 前記電源装置は過渡変動検出回路を備え、
   前記過渡変動検出回路は、前記パワー系出力フィルタのインダクタの両端に設けたＣＲ回路の出力端から出力電圧を検出し、前記出力電圧が予め定めた上限値を超えた場合に前記パルス幅変調発振器のデューティを０％とする信号を出力し、前記出力電圧が予め定めた下限値以下の場合に前記パルス幅変調発振器のデューティを１００％にする信号を出力することを特徴とする請求項１乃至２のいずれかに記載の電源装置。
4. 前記過渡変動検出回路の予め定めた上下限値の中心は、前記加算によって得られた電圧を基に決定することを特徴とする請求項３記載の電源装置。
5. 前記予め定めた上下限値の幅は、加算前の前記基準電圧の割合で設定すること、あるいは一定電圧とすることを特徴とする請求項３記載の電源装置。
6. 前記過渡変動検出回路は、前記パワー系出力フィルタのインダクタの両端に設けたＣＲ回路を前記第２のフィルタと共用して、前記ＣＲ回路を第２のＣＲフィルタとすることを特徴とする請求項３記載の電源装置。
7. 入力電圧を変換して出力する電力半導体スイッチング素子と、前記電力半導体スイッチング素子に接続され、該電力半導体スイッチング素子をオン／オフ駆動する駆動手段と、前記駆動手段に前記電力半導体スイッチング素子からの出力電力が０から１の間の値をとるデューティとなるように駆動信号を供給するパルス幅変調発振器と、前記発振器に基準電圧と前記電力半導体スイッチング素子からの出力電力を比較して得られる誤差信号を供給する誤差増幅器とを備えた降圧型ＤＣ−ＤＣコンバータの電源ユニットを複数備えた電源装置において、
   前記複数の電源ユニットそれぞれが、前記半導体スイッチング素子からの出力電力を通すインダクタとコンデンサとからなるＬＣフィルタであるパワー系出力フィルタと、前記半導体スイッチング素子からの出力電力を通す前記パワー系出力フィルタとは別に設けた抵抗とコンデンサとからなり、前記パワー系出力フィルタ、または、前記パワー系出力フィルタのインダクタに並列に接続された第１，第２のＣＲフィルタとを備え、
   前記第１，第２のＣＲフィルタのコーナー周波数をｆＣＲ，ｆＣＲ２とし、前記パワー系出力フィルタのコーナー周波数をｆＬＣとしたときに、ｆＬＣ＜ｆＣＲで、かつｆＣＲに対してｆＣＲ２は１桁以上小さい関係が成り立ち、
   前記第１，第２のＣＲフィルタは共に前記電力半導体スイッチング素子からの出力に対して抵抗，コンデンサの順で直列に接続され、前記第１のＣＲフィルタの前記抵抗と前記コンデンサの間からの出力と前記誤差増幅器の一方の入力を接続し、また前記第２のＣＲフィルタの前記抵抗と前記コンデンサの間からの平均出力と前記パワー系出力フィルタの前記インダクタと前記コンデンサの間からの出力との差電圧を前記基準電圧に加算し、加算によって得られた電圧を前記誤差増幅器の他方に入力することを特徴とする電源装置。
8. 入力電圧を変換して出力する電力半導体スイッチング素子と、前記電力半導体スイッチング素子に接続され、該電力半導体スイッチング素子をオン／オフ駆動する駆動手段と、前記駆動手段に前記電力半導体スイッチング素子からの出力電力が０から１の間の値をとるデューティとなるように駆動信号を供給するパルス幅変調発振器と、前記発振器に基準電圧と前記電力半導体スイッチング素子からの出力電力を比較して得られる誤差信号を供給する誤差増幅器とを備えた降圧型ＤＣ−ＤＣコンバータの電源ユニットを複数備えた電源装置において、
   前記複数の電源ユニットそれぞれが、前記半導体スイッチング素子からの出力電力を通すインダクタとコンデンサとからなるＬＣフィルタであるパワー系出力フィルタと、前記半導体スイッチング素子からの出力電力を通す前記パワー系出力フィルタとは別に設けた抵抗とコンデンサとからなり、前記パワー系出力フィルタ、または、前記パワー系出力フィルタのインダクタに並列に接続された第１，第２のＣＲフィルタとを備え、
   前記第１，第２のＣＲフィルタのコーナー周波数をｆＣＲ，ｆＣＲ２とし、前記パワー系出力フィルタのコーナー周波数をｆＬＣとしたときに、ｆＬＣ＜ｆＣＲで、かつｆＣＲに対してｆＣＲ２は１桁以上小さい関係が成り立ち、
   前記第１，第２のＣＲフィルタは共に前記電力半導体スイッチング素子からの出力に対して抵抗，コンデンサの順で直列に接続され、前記第２のＣＲフィルタの前記抵抗と前記コンデンサの間からの平均出力と前記パワー系出力フィルタの前記インダクタと前記コンデンサの間からの出力との差電圧を、前記第１のＣＲフィルタの前記抵抗と前記コンデンサの間からの出力電圧から差引いて前記誤差増幅器の一方の入力と接続し、前記基準電圧を前記誤差増幅器の他方の入力と接続したことを特徴とする電源装置。
9. 前記複数の電源ユニットを並列運転するために、前記複数の電源ユニットに対して前記パルス幅変調発振器を共有し、前記パルス幅変調発振器の出力を位相シフトし、前記位相をシフトした信号を前記複数の電源ユニットに供給することを特徴とする請求項７乃至８のいずれかに記載の電源装置。
10. 前記複数の電源ユニットがそれぞれ過渡変動検出回路を備え、前記過渡変動検出回路が、前記パワー系出力フィルタの出力端から出力電圧を検出し、前記出力電圧が予め定めた上限値を超えた場合に前記パルス幅変調発振器のデューティを０％とする信号を出力し、前記出力電圧が予め定めた下限値以下の場合に前記パルス幅変調発振器のデューティを１００％にする信号を出力することを特徴とする請求項９記載の電源装置。
11. マルチフェーズ動作または並列運転の電源装置において、前記複数の電源ユニット間のカレントシェアのために、各電源ユニットの第２のフィルタの出力と前記パワー系出力フィルタの出力との差電圧間で共通バスを介して差電圧の最大値を検出し、前記差電圧の最大値と、各電源ユニットの第２のフィルタの出力と前記パワー系出力フィルタの出力との差電圧の隔たりを、前記加算によって得られた電圧に加えたことを特徴とする請求項７乃至８のいずれかに記載の電源装置。
12. 前記電力半導体スイッチング素子と、前記電力半導体スイッチング素子の駆動手段と、前記パルス幅変調発振器と、前記誤差増幅器と、前記パワー系出力フィルタの出力端から出力電圧を検出し、前記出力電圧が予め定めた上限値を超えた場合に前記パルス幅変調発振器のデューティを０％とする信号を出力し、前記出力電圧が予め定めた下限値以下の場合に前記パルス幅変調発振器のデューティを１００％にする信号を出力する過渡変動検出回路とを同一の半導体基板に形成したことを特徴とする請求項１乃至２のいずれかに記載の電源装置。
13. 磁気記録ディスクと、磁気ヘッドと、磁気ディスク回転駆動装置と、磁気ヘッド駆動装置と、磁気ヘッド位置制御装置と、入出力信号制御装置と、電力を供給する電源装置を備えたハードディスク装置において、
    前記電源装置が、入力電圧を変換して出力する電力半導体スイッチング素子と、前記電力半導体スイッチング素子に接続され、該電力半導体スイッチング素子をオン／オフ駆動する駆動手段と、前記駆動手段に前記電力半導体スイッチング素子からの出力電力が０から１の間の値をとるデューティとなるように駆動信号を供給するパルス幅変調発振器と、前記発振器に基準電圧と前記電力半導体スイッチング素子からの出力電力を比較して得られる誤差信号を供給する誤差増幅器とを備えた降圧型ＤＣ−ＤＣコンバータの電源装置であって、
    前記半導体スイッチング素子からの出力電力を通すインダクタとコンデンサとからなるＬＣフィルタであるパワー系出力フィルタと、前記半導体スイッチング素子からの出力電力を通す前記パワー系出力フィルタとは別に設けた抵抗とコンデンサとからなり、前記パワー系出力フィルタ、または、前記パワー系出力フィルタのインダクタに並列に接続された第１，第２のＣＲフィルタとを備え、
    前記第１，第２のＣＲフィルタのコーナー周波数をｆＣＲ，ｆＣＲ２とし、前記パワー系出力フィルタのコーナー周波数をｆＬＣとしたときに、ｆＬＣ＜ｆＣＲで、かつｆＣＲに対してｆＣＲ２は１桁以上小さい関係が成り立ち、
    前記第１，第２のＣＲフィルタは共に前記電力半導体スイッチング素子からの出力に対して抵抗，コンデンサの順で直列に接続され、前記第１のＣＲフィルタの前記抵抗と前記コンデンサの間からの出力と前記誤差増幅器の一方の入力を接続し、また前記第２のＣＲフィルタの前記抵抗と前記コンデンサの間からの平均出力と前記パワー系出力フィルタの前記インダクタと前記コンデンサの間からの出力との差電圧を前記基準電圧に加算し、加算によって得られた電圧を前記誤差増幅器の他方に入力する電源装置を設けたことを特徴とするハードディスク装置。
14. 磁気記録ディスクと、磁気ヘッドと、磁気ディスク回転駆動装置と、磁気ヘッド駆動装置と、磁気ヘッド位置制御装置と、入出力信号制御装置と、電力を供給する電源装置を備えたハードディスク装置において、
    前記電源装置が、入力電圧を変換して出力する電力半導体スイッチング素子と、前記電力半導体スイッチング素子に接続され、該電力半導体スイッチング素子をオン／オフ駆動する駆動手段と、前記駆動手段に前記電力半導体スイッチング素子からの出力電力が０から１の間の値をとるデューティとなるように駆動信号を供給するパルス幅変調発振器と、前記発振器に基準電圧と前記電力半導体スイッチング素子からの出力電力を比較して得られる誤差信号を供給する誤差増幅器とを備えた降圧型ＤＣ−ＤＣコンバータの電源装置であって、
    前記半導体スイッチング素子からの出力電力を通すインダクタとコンデンサとからなるＬＣフィルタであるパワー系出力フィルタと、前記半導体スイッチング素子からの出力電力を通す前記パワー系出力フィルタとは別に設けた抵抗とコンデンサとからなり、前記パワー系出力フィルタ、または、前記パワー系出力フィルタのインダクタに並列に接続された第１，第２のＣＲフィルタとを備え、
    前記第１，第２のＣＲフィルタのコーナー周波数をｆＣＲ，ｆＣＲ２とし、前記パワー系出力フィルタのコーナー周波数をｆＬＣとしたときに、ｆＬＣ＜ｆＣＲで、かつｆＣＲに対してｆＣＲ２は１桁以上小さい関係が成り立ち、
    前記第１，第２のＣＲフィルタは共に前記電力半導体スイッチング素子からの出力に対して抵抗，コンデンサの順で直列に接続され、前記第２のＣＲフィルタの前記抵抗と前記コンデンサの間からの平均出力と前記パワー系出力フィルタの前記インダクタと前記コンデンサの間からの出力との差電圧を、前記第１のＣＲフィルタの前記抵抗と前記コンデンサの間からの出力電圧から差引いて前記誤差増幅器の一方の入力と接続し、前記基準電圧を前記誤差増幅器の他方の入力と接続する電源装置を設けたことを特徴とするハードディスク装置。
15. 請求項１乃至２のいずれかに記載の電源装置を、絶縁型ＤＣ−ＤＣコンバータに適用したことを特徴とする電源装置。
16. 請求項１乃至２のいずれかに記載の電源装置を半導体チップに内蔵したことを特徴とするＩＣ。

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