WO2010070824A1 - 半導体装置、半導体装置の製造方法およびスイッチ回路 - Google Patents

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Abstract

　リーク電流の少ない半導体装置を提供する。半導体基板上に交互に配置されている複数の接地側電極および複数の信号側電極と、接地側電極および信号側電極の間にそれぞれ設けられた複数の制御電極と、複数の接地側電極を相互に接続する接地側電極接続部と、複数の信号側電極を相互に接続する信号側電極接続部と、複数の接地側電極および複数の信号側電極が配列された配列電極部の配列方向における一端の側および他端の側から、配列電極部の外部にむけて配列方向にそれぞれ延伸する接地側引出配線および信号側引出配線とを備える。

Description

半導体装置、半導体装置の製造方法およびスイッチ回路
　本発明は、半導体装置、半導体装置の製造方法およびスイッチ回路に関する。
　化合物半導体を利用した高電子移動度トランジスタ（ＨＥＭＴと称する場合がある。）は、シリコン系のデバイスと比較して、高速に動作させることができる。この特徴を利用して、ＨＥＭＴは、高周波スイッチ（ＲＦスイッチと称する場合がある。）を構成するデバイスとしても用いられてる。また、高周波スイッチの高周波数化に伴い、櫛形のゲート電極を用いたＨＥＭＴも開発されている。
　例えば、非特許文献１は、複数のソース電極と複数のドレイン電極とが交互に配列され、各々のソース電極とドレイン電極との間にゲート電極が配されたＨＥＭＴを開示する。また、非特許文献１に記載されたＨＥＭＴは、チャネル長方向に延伸するソース側電極パッドと、チャネル長方向に延伸するドレイン側電極パッドとを備え、ソース電極およびドレイン電極は、ソース側電極パッドと、ドレイン側電極パッドの間に配される。非特許文献１のＨＥＭＴにおいて、ソース側電極パッドと、ソース電極およびドレイン電極と、ドレイン側電極パッドとは、チャネル幅方向に、この順に配されている（非特許文献１、非特許文献２参照）。
大野泰夫，　ＦＥＤ　Ｒｅｖｉｅｗ，　ｖｏｌ．１，　Ｎｏ．１３，　ｐ７ー８，　１４　Ｍａｒｃｈ　２００２ 伊藤正紀ら，沖テクニカルレビュー第２０３号，　ｖｏｌ．７２，　Ｎｏ．３，　ｐ６１－６２，　２００５年７月
　非特許文献１に記載のＨＥＭＴは、ソース側電極パッドと、ソース電極およびドレイン電極と、ドレイン側電極パッドとが、チャネル幅方向にこの順に配されているので、ソース側電極パッドとドレイン電極との間、または、ドレイン側電極パッドとソース電極との間で、わずかながらリーク電流が発生する。また、ゲート電極と上記電極パッドとの間でもリーク電流が発生する。しかし、ＲＦスイッチだけでなくＤＣスイッチで使用する場合、オフ時のリーク電流が無視することができず、リーク電流の小さな半導体装置が求められている。そこで本発明の１つの側面においては、上記の課題を解決することのできる半導体装置、半導体装置の製造方法およびスイッチ回路を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
　上記課題を解決するために、本発明の第１の態様においては、半導体基板上に交互に配置されている複数の接地側電極および複数の信号側電極と、接地側電極および信号側電極の間にそれぞれ設けられた複数の制御電極と、複数の接地側電極を相互に接続する接地側電極接続部と、複数の信号側電極を相互に接続する信号側電極接続部と、複数の接地側電極および複数の信号側電極が配列された配列電極部の配列方向における一端の側および他端の側から、配列電極部の外部にむけて配列方向にそれぞれ延伸する接地側引出配線および信号側引出配線とを備える半導体装置が提供される。
　上記半導体装置において、接地側引出配線は、複数の接地側電極のうち最も接地側引出配線に近接している接地側電極に隣接して、信号側引出配線は、複数の信号側電極のうち最も信号側引出配線に近接している信号側電極に隣接してよい。上記半導体装置において、接地側電極接続部は、制御電極における電界の集中を緩和してよい。上記半導体装置において、接地側電極接続部は、信号側電極接続部より幅が大きくてよい。
　上記半導体装置において、接地側電極接続部は、制御電極の幅方向における接地側電極および信号側電極の端部の上方に形成されてよい。上記半導体装置において、接地側電極接続部は、制御電極の幅方向における接地側電極および信号側電極の両端部の上方にそれぞれ形成されてよい。上記半導体装置において、ゲート幅１ｍｍあたりのリーク電流が５００ｐＡ以下であり、オン抵抗が２Ωｍｍ以下であってよい。
　本発明の第２の態様においては、半導体基板を準備する段階と、半導体基板に、交互に配置されている複数の接地側電極および複数の信号側電極を形成する段階と、少なくとも接地側電極および信号側電極の間の領域において、半導体基板の表面に絶縁層を形成する段階と、接地側電極および信号側電極の間の領域のそれぞれにおいて、絶縁層の上に制御電極を形成する段階と、複数の接地側電極を相互に接続する接地側電極接続部を形成する段階と、複数の信号側電極を相互に接続する信号側電極接続部を形成する段階と、複数の接地側電極および複数の信号側電極が配列された配列電極部の配列方向における一端の側および他端の側から、配列電極部の外部にむけて配列方向にそれぞれ延伸する接地側引出配線および信号側引出配線を形成する段階とを備えた半導体装置の製造方法が提供される。
　本発明の第３の態様においては、スイッチ素子として動作する半導体装置を備えたスイッチ回路であって、半導体装置は、半導体基板上に交互に配置されている複数の接地側電極および複数の信号側電極と、接地側電極および信号側電極の間にそれぞれ設けられた複数の制御電極と、複数の接地側電極を相互に接続する接地側電極接続部と、複数の信号側電極を相互に接続する信号側電極接続部と、複数の接地側電極および複数の信号側電極が配列された配列電極部の配列方向における一端の側および他端の側から、配列電極部の外部にむけて配列方向にそれぞれ延伸する接地側引出配線および信号側引出配線とを備えるスイッチ回路が提供される。
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
ＨＥＭＴ１００の平面図の一例を概略的に示す。 ＨＥＭＴ１００の断面図の一例を概略的に示す。 ＨＥＭＴ１００の断面図の一例を概略的に示す。 ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。 ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。 ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。 ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。 ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。 ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。 ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。 ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。 ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。 ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。 別の実施形態に係るＨＥＭＴ１４００の平面図の一例を概略的に示す。 別の実施形態に係るＨＥＭＴ１５００の断面図の一例を概略的に示す。 スイッチ回路１６００の構成の一例を概略的に示す。 実施例１および実施例２のリーク電流特性を示す。 実施例２および実施例３のリーク電流特性を示す。 実施例４の挿入損失特性を示す。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　図１は、ＨＥＭＴ１００の平面図の一例を概略的に示す。ＨＥＭＴ１００は、半導体装置の一例であってよい。図１は、基板１０２に形成されたＨＥＭＴ１００を拡大して示す。図１に示すとおり、ＨＥＭＴ１００は、配列電極群１１０と、ゲート電極引出配線１２０と、ゲート電極１２２と、ゲート電極接続部１２４と、ソース電極引出配線１３０と、ソース電極接続部１３２と、プラグ１３４と、ドレイン電極引出配線１４０と、ドレイン電極接続部１４２と、プラグ１４４とを備えてよい。
　配列電極群１１０は、ソース電極１１２およびソース電極１１４と、ドレイン電極１１６およびドレイン電極１１８とを有してよい。配列電極群１１０は、少なくとも一部が基板１０２の非素子分離領域１５０の上に形成される。基板１０２は、半導体基板の一例であってよい。
　図１に示すとおり、本実施形態において、配列電極群１１０を構成する電極が配列される方向（配列方向Ｃと称する場合がある。）に沿って、ソース電極引出配線１３０と、配列電極群１１０と、ドレイン電極引出配線１４０とが配される。これにより、ソース電極引出配線１３０と、配列電極群１１０と、ドレイン電極引出配線１４０とが、配列方向Ｃと垂直な方向に配される場合と比較して、配列電極群１１０に含まれる各電極と、ソース電極引出配線１３０またはドレイン電極引出配線１４０との距離が長くなる。その結果、リーク電流を低減できる。
　なお、本実施形態において、ソース電極接続部１３２、ドレイン電極接続部１４２、プラグ１３４およびプラグ１４４と、配列電極群１１０、ゲート電極１２２、ゲート電極接続部１２４、ソース電極引出配線１３０およびドレイン電極引出配線１４０とは、同一平面上に形成されていない。そこで、図１において、ソース電極接続部１３２、ドレイン電極接続部１４２、プラグ１３４およびプラグ１４４を点線で示す。また、図１において、配列電極群１１０を、ソース電極１１２、ソース電極１１４、ドレイン電極１１６およびドレイン電極１１８を囲む二重鎖線で示す。
　図２は、ＨＥＭＴ１００の断面図の一例を概略的に示す。図２は、図１におけるＡ－Ａ'断面の一例を概略的に示す。図２に示すとおり、ＨＥＭＴ１００は、基板１０２と、絶縁層２２２と、絶縁層２２４と、保護層２２６とを備えてよい。
　基板１０２は、支持基板２１２と、チャネル層２１４と、スペーサー層２１５と、キャリア供給層２１６と、キャップ層２１８とを有してよい。基板１０２は、ＨＥＭＴ１００と他の電子素子要素とを電気的に分離する素子分離領域２４０を有してよい。電子素子要素は、トランジスタ等の能動素子、または、コンデンサ、抵抗、コイル等の受動素子であってよい。キャップ層２１８は、一部がエッチング等によりパターニングされてよい。
　図２に示すとおり、ドレイン電極１１６、ドレイン電極１１８およびドレイン電極引出配線１４０は、プラグ１４４を介してドレイン電極接続部１４２と電気的に結合されてよい。これにより、ドレイン電極１１６、ドレイン電極１１８およびドレイン電極引出配線１４０が、ドレイン電極接続部１４２およびプラグ１４４を介して、電気的に結合される。
　図３は、ＨＥＭＴ１００の断面図の一例を概略的に示す。図３は、図１におけるＢ－Ｂ'断面の一例を概略的に示す。図３に示すとおり、ソース電極１１２、ソース電極１１４およびソース電極引出配線１３０は、プラグ１３４を介してソース電極接続部１３２と電気的に結合されてよい。これにより、ソース電極１１２、ソース電極１１４およびソース電極引出配線１３０が、ソース電極接続部１３２およびプラグ１３４を介して、電気的に結合される。
　なお、図１は、図２におけるＤ－Ｄ'断面または図３におけるＥ－Ｅ'断面を概略的に示す。説明の都合上、図１において、絶縁層２２２、絶縁層２２４および保護層２２６は図示していない。また、キャリア供給層２１６とキャップ層２１８とを合わせて基板１０２として図示している。説明の都合上、図３において、ドレイン電極接続部１４２は図示していない。図１から図３を用いて、ＨＥＭＴ１００の詳細について説明する。
　配列電極群１１０は、基板１０２の上に形成される。配列電極群１１０は、配列電極部の一例であってよい。配列電極群１１０は、ソース電極引出配線１３０に近接する側から順に、ソース電極１１２、ドレイン電極１１８、ソース電極１１４およびドレイン電極１１６を有してよい。ソース電極１１２、ドレイン電極１１８、ソース電極１１４およびドレイン電極１１６は、等間隔に配されてよい。基板１０２の上に交互に配列されたソース電極とドレイン電極との間隔は、例えば、２μｍ～５μｍであってよい。ソース電極およびドレイン電極の平面形状は、例えば、チャネル幅方向の長さが１００μｍ～５００μｍで、チャネル長方向の長さが１０～２０μｍの長方形であってよい。
　隣接して配される一対のソース電極およびドレイン電極の間には、ＨＥＭＴ１００のチャネルが形成される。例えば、ソース電極１１２およびドレイン電極１１８の間、ドレイン電極１１８およびソース電極１１４の間、ならびに、ソース電極１１４およびドレイン電極１１６の間には、それぞれ、チャネル長Ｌ、チャネル幅Ｗのチャネル領域が形成される。配列電極群１１０を構成する電極の配列方向Ｃは、上記チャネル領域のチャネル長方向と平行であってよい。
　本実施形態において、配列電極群１１０、ソース電極引出配線１３０およびドレイン電極引出配線１４０は、キャリア供給層２１６に接する。このように、配列電極群１１０、ソース電極引出配線１３０およびドレイン電極引出配線１４０が基板１０２に接して形成される場合には、配列電極群１１０は、ソース電極引出配線１３０とドレイン電極引出配線１４０との間に形成されてよい。
　なお、配列電極群１１０と、ソース電極引出配線１３０およびドレイン電極引出配線１４０との位置関係は、これに限定されない。例えば、ソース電極引出配線１３０およびドレイン電極引出配線１４０と、基板１０２および配列電極群１１０との間に絶縁層が配される場合には、ソース電極引出配線１３０およびドレイン電極引出配線１４０は、当該絶縁層を介して配列電極群１１０を覆うように、配列電極群１１０の上方に形成されてもよい。
　ソース電極１１２、ソース電極１１４、ドレイン電極１１６およびドレイン電極１１８は、ＨＥＭＴ１００の入出力電極を構成する。ソース電極１１２およびソース電極１１４は、接地側電極の一例であってよい。ドレイン電極１１６およびドレイン電極１１８は、信号側電極の一例であってよい。ソース電極１１２、ソース電極１１４、ドレイン電極１１６およびドレイン電極１１８は、キャリア供給層２１６に接してよい。ソース電極１１２、ソース電極１１４、ドレイン電極１１６およびドレイン電極１１８は、キャリア供給層２１６とオーミック接触してよい。
　ソース電極１１２、ソース電極１１４、ドレイン電極１１６およびドレイン電極１１８は、Ｎｉ、Ａｕ、Ｔｉ、Ｗ、Ａｌ等の遷移金属を含んでよい。ソース電極１１２、ソース電極１１４、ドレイン電極１１６およびドレイン電極１１８は、上記金属を含む合金、または、上記金属もしくは当該合金を含む層を有する積層体であってよい。
　ゲート電極引出配線１２０は、ＨＥＭＴ１００の外部と接続される端子の少なくとも一部であってよい。ゲート電極引出配線１２０は、外部電源と電気的に結合されてよい。ゲート電極引出配線１２０は、ゲート電極１２２と電気的に結合される。ゲート電極引出配線１２０は、Ａｕ、Ｎｉ、Ｐｔ、Ｗを含んでよい。ゲート電極引出配線１２０は上記金属を含む合金、または、上記金属もしくは当該合金を含む層を有する積層体であってよい。
　ゲート電極１２２は、ソース電極１１２およびドレイン電極１１８の間、ドレイン電極１１８およびソース電極１１４の間、ならびに、ソース電極１１４およびドレイン電極１１６の間に、それぞれ設けられてよい。ゲート電極１２２は、制御電極の一例であってよい。ゲート電極１２２のそれぞれは、ゲート電極引出配線１２０と電気的に結合される。これにより、例えば、ソース電極１１２およびドレイン電極１１８の間に配されたゲート電極１２２は、電圧を印加され、ソース電極１１２およびドレイン電極１１８の間の電流を制御できる。
　ゲート電極１２２の平面形状は、例えば、チャネル幅方向の長さ（ゲート幅と称する場合がある。）が１００μｍ～５００μｍで、チャネル長方向の長さ（ゲート長と称する場合がある。）が０．５～１．５μｍの長方形であってよい。ゲート電極１２２として、ゲート電極引出配線１２０と同様の材料を用いてよい。
　ゲート電極接続部１２４は、ゲート電極引出配線１２０と、ゲート電極１２２とを電気的に結合する。ゲート電極接続部１２４として、ゲート電極引出配線１２０と同様の材料を用いてよい。ゲート電極引出配線１２０、ゲート電極１２２およびゲート電極接続部１２４は、一体的に形成されてよい。
　ソース電極引出配線１３０は、ＨＥＭＴ１００の外部と接続される端子の少なくとも一部であってよい。ソース電極引出配線１３０は、電極パッドであってもよく、電極パッドに接続された引出配線であってもよい。ソース電極引出配線１３０は、ＨＥＭＴ１００の基準電圧が印加されてよい。ソース電極引出配線１３０は、ソース電極１１２およびソース電極１１４と電気的に結合される。ソース電極引出配線１３０として、ソース電極１１２またはソース電極１１４と同様の材料を用いてよい。
　配列電極群１１０とソース電極引出配線１３０とは、配列電極群１１０の内部に形成されるチャネル領域のチャネル長方向に配されてよい。例えば、ソース電極引出配線１３０は、配列電極群１１０の配列方向Ｃにおける一端の側から、配列電極群１１０の外部に向かって延伸してよい。ソース電極引出配線１３０は、少なくとも一部において、配列方向Ｃと実質的に平行な方向に延伸してよい。これにより、配列電極群１１０とソース電極引出配線１３０とが上記チャネル領域のチャネル幅方向に配される場合と比較して、配列電極群１１０とソース電極引出配線１３０との間のリーク電流を低減できる。
　ソース電極引出配線１３０は、ソース電極１１２に隣接して配されてよい。これにより、ソース電極引出配線１３０が、複数のソース電極のうち最もソース電極引出配線１３０に近接しているソース電極に隣接して配される。その結果、ソース電極引出配線１３０が、配列電極群１１０に含まれるドレイン電極と隣接して配された場合と比較して、配列電極群１１０とソース電極引出配線１３０との間のリーク電流を低減できる。
　ソース電極接続部１３２は、ソース電極１１２、ソース電極１１４およびソース電極引出配線１３０を電気的に結合する。ソース電極接続部１３２は、プラグ１３４を介して、ソース電極１１２、ソース電極１１４またはソース電極引出配線１３０と電気的に結合されてよい。これにより、複数のソース電極が相互に接続される。ソース電極接続部１３２として、ソース電極１１２またはソース電極１１４と同様の材料を用いてよい。
　ソース電極接続部１３２は、ソース電極１１２、ソース電極１１４、ドレイン電極１１６、ドレイン電極１１８またはゲート電極１２２の上方に形成されてよい。これにより、ゲート電極１２２への電界の集中を緩和できる。また、基準電圧を印加されたソース電極接続部１３２をフィールドプレートとして利用できる。
　ソース電極接続部１３２は、ゲート電極１２２の幅方向における上記電極の端部の上方に形成されてよい。ソース電極接続部１３２は、ゲート電極１２２の幅方向における上記電極の両端部の上方にそれぞれ形成されてよい。ここで、ゲート電極１２２の幅方向は、チャネル幅方向と実質的に平行であってよい。ソース電極接続部１３２は、少なくとも一対のソース電極およびドレイン電極の上方に形成されてよい。
　ソース電極接続部１３２の幅ＷＳは、ドレイン電極接続部１４２の幅ＷＤより大きくてよい。ソース電極接続部１３２により覆われるゲート電極１２２の面積の和は、ドレイン電極接続部１４２により覆われるゲート電極１２２の面積の和より大きくてよい。ソース電極接続部１３２により覆われる配列電極群１１０の面積の和は、ドレイン電極接続部１４２により覆われる配列電極群１１０の面積の和より大きくてよい。
　プラグ１３４は、ソース電極接続部１３２と、ソース電極１１２、ソース電極１１４またはソース電極引出配線１３０とを電気的に結合する。プラグ１３４は、絶縁層２２２、絶縁層２２４および保護層２２６を貫通して、ソース電極接続部１３２と、ソース電極１１２、ソース電極１１４またはソース電極引出配線１３０とを電気的に結合してよい。プラグ１３４として、ソース電極１１２またはソース電極１１４と同様の材料を用いてよい。
　ドレイン電極引出配線１４０は、ＨＥＭＴ１００の外部と接続される端子の少なくとも一部であってよい。ドレイン電極引出配線１４０は、電極パッドであってもよく、電極パッドに接続された引出配線であってもよい。ドレイン電極引出配線１４０は、ＨＥＭＴ１００の信号電圧が印加されてよい。ドレイン電極引出配線１４０は、ドレイン電極１１６およびドレイン電極１１８と電気的に結合される。ドレイン電極引出配線１４０として、ドレイン電極１１６またはドレイン電極１１８と同様の材料を用いてよい。
　配列電極群１１０とドレイン電極引出配線１４０とは、配列電極群１１０の内部に形成されるチャネル領域のチャネル長方向に配されてよい。例えば、ドレイン電極引出配線１４０は、配列電極群１１０の配列方向Ｃにおける一端の側から、配列電極群１１０の外部に向かって延伸してよい。ドレイン電極引出配線１４０は、少なくとも一部において、配列方向Cと実質的に平行な方向に延伸してよい。これにより、配列電極群１１０とドレイン電極引出配線１４０とが上記チャネル領域のチャネル幅方向に配される場合と比較して、配列電極群１１０とドレイン電極引出配線１４０との間のリーク電流を低減できる。
　ドレイン電極引出配線１４０は、ドレイン電極１１６に隣接して配されてよい。これにより、ドレイン電極引出配線１４０が、複数のドレイン電極のうち最もドレイン電極引出配線１４０に近接しているドレイン電極に隣接して配される。その結果、ドレイン電極引出配線１４０が、配列電極群１１０に含まれるソース電極と隣接して配された場合と比較して、配列電極群１１０とドレイン電極引出配線１４０との間のリーク電流を低減できる。
　ドレイン電極接続部１４２は、ドレイン電極１１６、ドレイン電極１１８およびドレイン電極引出配線１４０を電気的に結合する。ドレイン電極接続部１４２は、プラグ１４４を介して、ドレイン電極１１６、ドレイン電極１１８またはドレイン電極引出配線１４０と電気的に結合されてよい。これにより、複数のドレイン電極が相互に接続される。ドレイン電極接続部１４２として、ドレイン電極１１６またはドレイン電極１１８と同様の材料を用いてよい。
　プラグ１４４は、ドレイン電極接続部１４２と、ドレイン電極１１６、ドレイン電極１１８またはドレイン電極引出配線１４０とを電気的に結合する。プラグ１４４は、絶縁層２２２、絶縁層２２４および保護層２２６を貫通して、ドレイン電極接続部１４２と、ドレイン電極１１６、ドレイン電極１１８またはドレイン電極引出配線１４０とを電気的に結合してよい。プラグ１４４として、ドレイン電極１１６またはドレイン電極１１８と同様の材料を用いてよい。
　非素子分離領域１５０は、基板１０２において素子分離されていない領域を示す。非素子分離領域１５０の上には、例えば、ソース電極１１２、ソース電極１１４、ドレイン電極１１６、ドレイン電極１１８およびゲート電極１２２の、少なくとも一部が形成される。非素子分離領域１５０の少なくとも一部には、ＨＥＭＴ１００のチャネル領域が形成される。非素子分離領域１５０は、例えば、素子分離領域２４０を形成する工程において、非素子分離領域１５０に相当する領域をマスクで保護することで形成できる。
　支持基板２１２は、基板１０２の上に形成される半導体薄膜を支持する。支持基板２１２は、半導体基板を構成する材料の一例であってもよく、半導体基板の一例であってもよい。支持基板２１２は、ＳｉＣ基板、サファイア基板、Ｓｉ基板であってよい。
　チャネル層２１４は、ＨＥＭＴ１００のチャネルを構成する。チャネル層２１４とスペーサー層２１５との界面に２次元電子ガスが形成される。上記２次元電子ガスは、ソース電極とドレイン電極との間の電流チャネルを形成する。チャネル層２１４は、ＧａＮであってよい。チャネル層２１４は、ｉ型のＧａＮであってよい。
　スペーサー層２１５は、チャネル層２１４とキャリア供給層２１６との間に配される。これにより、キャリア供給層２１６から離れた位置に、２次元電子ガスを形成できる。スペーサー層２１５は、ＡｌＧａＮであってよい。スペーサー層２１５は、ｉ型のＡｌＧａＮであってよい。
　キャリア供給層２１６は、チャネル層２１４にキャリアを供給する。キャリア供給層は、ＡｌＧａＮであってよい。キャリア供給層２１６は、ｎ型のＡｌＧａＮであってよい。ＡｌＧａＮに添加するｎ型不純物は、Ｓｉであってよい。
　キャップ層２１８は、キャップ層２１８と支持基板２１２との間に形成される層のストレスを調整できる。キャップ層２１８は、チャネル層２１４と同じ材料であってよい。キャップ層２１８は、ｎ型のＧａＮであってよい。ＧａＮに添加するｎ型不純物は、Ｓｉであってよい。
　絶縁層２２２は、基板１０２と、保護層２２６との間に配される。これにより、基板１０２の表面の半導体に、ドナーまたはアクセプタとなる不純物が浸入することを抑制できる。その結果、ＨＥＭＴ１００のリーク電流を低減できる。例えば、保護層２２６として、窒化シリコン、窒化酸化シリコン等のＳｉを含む材料を用いた場合、保護層２２６に含まれるＳｉが基板１０２の表面の半導体にドーピングされて、ＨＥＭＴ１００のリーク電流が増加する場合がある。
　例えば、本実施形態の場合、ソース電極１１２およびソース電極引出配線１３０の間、ならびに、ドレイン電極１１６およびドレイン電極引出配線１４０の間において、基板１０２の表面にはキャリア供給層２１６が配される。キャリア供給層２１６としてｎ型のＡｌＧａＮ等の化合物半導体を用いた場合、保護層２２６に含まれるＳｉがキャリア供給層２１６にドーピングされると、ソース電極１１２およびソース電極引出配線１３０の間、または、ドレイン電極１１６およびドレイン電極引出配線１４０の間のリーク電流が増加する。
　同様に、本実施形態では、ソース電極およびドレイン電極の間のそれぞれにおいて、基板１０２の表面にはキャップ層２１８が配される。キャップ層２１８としてｎ型のＧａＮ等の化合物半導体を用いた場合、保護層２２６に含まれるＳｉがキャップ層２１８にドーピングされると、上記ソース電極およびドレイン電極間のリーク電流が増加する。
　このような場合であっても、本実施形態では、基板１０２と保護層２２６との間に絶縁層２２２が配されているので、保護層２２６に含まれる物質が基板１０２の表面に配された半導体にドーピングされることを抑制できる。その結果、基板１０２の表面に配された半導体に対して、ドナーまたはアクセプタとなりうる不純物が、保護層２２６に含まれている場合であっても、ＨＥＭＴ１００のリーク電流を低減できる。
　絶縁層２２２は、基板１０２と、保護層２２６とを電気的に分離してよい。絶縁層２２２は、ＨＥＭＴ１００のゲート絶縁膜の一部を構成してよい。絶縁層２２２は、タンタルオキサイド、ジルコニウムオキサイド、ハフニウムオキサイド、ランタンオキサイド、イットリウムオキサイド、チタンオキサイド、バリウムストロンチウムチタンオキサイド（ＢＳＴ）、ストロンチウムチタンオキサイド（ＳＴＯ）、チタン酸ジルコン酸塩（ＰＺＴ）またはストロンチウムビスマスタンタルオキサイド（ＳＢＴ）を含んでよい。絶縁層２２２は、上記材料を含む層を有する積層体であってよい。絶縁層２２２は、１０以上の比誘電率を有してよい。絶縁層２２２の膜厚は、１０～２０ｎｍであってよい。
　なお、本実施形態において、一対のソース電極およびドレイン電極の間に配されたキャップ層２１８の上に、絶縁層２２２が全体的に配される場合について説明したが、絶縁層２２２は、これに限定されない。例えば、絶縁層２２２は、ゲート電極１２２の直下に配された絶縁層２２２を残して除去されてもよい。これにより、絶縁層２２２が全体的に配される場合と比較して、ＨＥＭＴ１００のオン抵抗を低減できる。
　絶縁層２２４は、ゲート電極引出配線１２０、ゲート電極１２２およびゲート電極接続部１２４と、保護層２２６との間に配される。絶縁層２２４は、配列電極群１１０を構成する電極と保護層２２６との間に配されてもよい。これにより、ゲート電極引出配線１２０、ゲート電極１２２およびゲート電極接続部１２４と、配列電極群１１０を構成する電極との間のリーク電流を低減できる。絶縁層２２４として、絶縁層２２２と同様の材料を用いてよい。絶縁層２２４の膜厚は、５～１００ｎｍであってよい。
　例えば、保護層２２６として、窒化シリコン、窒化酸化シリコン等のＳｉを含む材料を用いた場合、配列電極群１１０を構成する電極、ゲート電極引出配線１２０、ゲート電極１２２またはゲート電極接続部１２４に含まれる金属により、保護層２２６がシリサイド化される場合がある。このような場合であっても、上記の構成を採用することにより、上記リーク電流を低減できる。
　保護層２２６は、ＨＥＭＴ１００を湿気、不純物等から保護する。保護層２２６は、絶縁性を有してよい。保護層２２６は、Ｓｉを含んでよい。保護層２２６は、Ｓｉおよび窒素を含んでよい。保護層２２６は、窒化シリコン、窒化酸化シリコンを含んでよい。保護層２２６の膜厚は、１００～２００ｎｍであってよい。
　保護層２２６は、２６０℃以下、好ましくは１００℃以下で形成されてよい。これにより、ＨＥＭＴ１００のリーク電流を低減できる。保護層２２６は、例えば、プラズマＣＶＤ法、リモートプラズマＣＶＤ法等のＣＶＤ法により形成できる。リモートプラズマＣＶＤ法は、他のＣＶＤ法と比較して低い温度で製膜できるので、保護層２２６は、リモートプラズマＣＶＤ法により形成されることが好ましい。
　素子分離領域２４０は、ＨＥＭＴ１００と他の電子素子要素とを電気的に分離する。基板１０２において、配列電極群１１０を構成する各電極が形成される領域、および、ＨＥＭＴ１００のチャネル領域が形成される領域以外の部分は、素子分離領域２４０であってよい。素子分離領域２４０は、支持基板２１２に達してよい。素子分離領域２４０は、例えば、基板１０２の非素子分離領域１５０以外の部分に、例えば、Ｂをイオン注入することで形成できる。なお、Ｂの代わりにＡｒをイオン注入してもよい。素子分離領域２４０の上には、例えば、ゲート電極引出配線１２０、ゲート電極接続部１２４、ソース電極引出配線１３０およびドレイン電極引出配線１４０の、少なくとも一部が形成される。
　以上の構成により、半導体装置のリーク電流を低減できる。また、半導体装置のオン抵抗の増加を抑制しつつ、リーク電流を低減できる。以上の構成を採用したＨＥＭＴ１００は、ゲート幅１ｍｍあたりのリーク電流が５００ｐＡ以下であり、オン抵抗が２Ωｍｍ以下であってよい。上記リーク電流の値は、より好ましくは２５０ｐＡ／ｍｍであってよく、更に好ましくは１００ｐＡ／ｍｍであってよく、更に好ましくは５０ｐＡ／ｍｍであってよい。ここで、ＨＥＭＴ１００のリーク電流とは、ゲート電極引出配線１２０、ゲート電極１２２およびゲート電極接続部１２４と、配列電極群１１０を構成する電極との間のリーク電流と、配列電極群１１０を構成する電極同士の間のリーク電流の和を意味する。
　なお、本実施形態において、半導体装置の一例としてＨＥＭＴ１００について説明したが、半導体装置はＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）に限定されない。半導体装置は、例えば、複数のソース領域および複数のドレイン領域が交互に配置されたＭＩＳＦＥＴ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）であってよい。この場合、ＭＩＳＦＥＴのソース領域およびドレイン領域は、それぞれ、接地側電極および信号側電極の一例であってよい。また、ゲート電極として、不純物濃度の高い半導体またはシリサイドを用いてよい。ＭＩＳＦＥＴは、ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）であってよい。
　図４から図１３を用いて、ＨＥＭＴ１００の製造方法の一例について説明する。図４から図１３は、図１のＢ－Ｂ'断面に相当する断面を示す。図４は、ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。図４に示すとおり、本実施形態においては、まず、基板１０２を準備する。この段階では、基板１０２は、支持基板２１２と、チャネル層２１４と、スペーサー層２１５と、キャリア供給層２１６と、キャップ層２１８とをこの順に備える。なお、基板１０２は、支持基板２１２とチャネル層２１４との間に、バッファ層を有してよい。バッファ層は、支持基板２１２の表面の結晶性または当該表面に存在する不純物が、チャネル層２１４の結晶性または電気的特性に与える影響を抑制する。次に、準備した基板１０２の上にフォトレジストを塗布した後、フォトレジストをパターニングして、マスク４６０を形成する。
　マスク４６０は、後の工程において、少なくとも、配列電極群１１０が形成される領域のキャップ層４１８が除去されるようにパターニングされる。マスク４６０は、素子分離領域２４０のキャップ層４１８が残存するようにパターニングされてよい。マスク４６０は、後の工程において、素子分離領域２４０のうち、ソース電極１１２とソース電極引出配線１３０との間のキャップ層４１８、および、ドレイン電極１１６とドレイン電極引出配線１４０との間のキャップ層４１８が除去されるようにパターニングされてよい。
　図５は、ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。図５に示すとおり、マスク４６０を利用して、ドライエッチング等によりキャップ層４１８をパターニングする。これにより、キャップ層２１８が形成される。
　図６は、ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。図６に示すとおり、キャップ層２１８が形成された基板１０２の上に、ソース電極１１２、ソース電極１１４、ソース電極引出配線１３０、ドレイン電極１１６、ドレイン電極１１８およびドレイン電極引出配線１４０を形成する。上記部材は、例えば、真空蒸着法等の蒸着法、スパッタ法により形成できる。その後、マスク４６０を除去する。また、上記部材が形成された基板１０２をアニール処理してよい。アニール処理は、窒素雰囲気下で実施してよい。
　図７は、ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。図７に示すとおり、基板１０２に素子分離領域２４０を形成する。素子分離領域２４０は、例えば、基板１０２の非素子分離領域１５０を覆うマスク７６０を形成した後、基板１０２に、例えば、Ｂをイオン注入することで形成できる。なお、Ｂの代わりにＡｒをイオン注入してもよい。
　図８は、ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。図８に示すとおり、基板１０２の表面に絶縁層２２２が形成される。絶縁層２２２は、基板１０２の上に全体的に形成されてよい。これにより、基板１０２の表面のソース電極１１２、ソース電極１１４、ソース電極引出配線１３０、ドレイン電極１１６、ドレイン電極１１８、ドレイン電極引出配線１４０、キャリア供給層２１６およびキャップ層２１８が絶縁層２２２に覆われる。絶縁層２２２は、例えば、真空蒸着法等の蒸着法、スパッタ法、ＣＶＤ法、塗布法により形成できる。
　図９は、ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。図９に示すとおり、ソース電極１１２およびドレイン電極１１８の間、ドレイン電極１１８およびソース電極１１４の間、ならびに、ソース電極１１４およびドレイン電極１１６の間に、それぞれ、ゲート電極１２２が形成される。ゲート電極１２２は、例えば、真空蒸着法等の蒸着法、スパッタ法により形成できる。
　ゲート電極１２２の直下以外の絶縁層２２２を除去する場合には、この段階で、絶縁層２２２を除去してよい。絶縁層２２２は、例えば、塩素ガス等の塩素系ガスを用いて、ドライエッチングにより除去してよい。ドライエッチングにより絶縁層２２２を除去する場合には、絶縁層２２２を除去した後、アニール処理を施すことが好ましい。これによりオン抵抗を低減できる。
　アニール処理は、窒素雰囲気下で実施してよい。アニール処理は、３６０℃以下で実施することが好ましい。より好ましくは、２６０℃以下でアニール処理することが好ましい。これにより、素子分離領域２４０の結晶構造が回復することを抑制でき、リーク電流をより低減できる。
　図１０は、ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。図１０に示すとおり、素子分離領域２４０の素子分離処理を再度実施してよい。これにより、リーク電流をより低減できる。素子分離領域２４０の素子分離処理は、例えば、基板１０２の非素子分離領域１５０を覆うマスク１０６０を形成した後、基板１０２にＢをイオン注入することで実施できる。
　図９に関連して説明したとおり、ゲート電極１２２を形成した後、窒素雰囲気下でアニール処理を実施することで、素子分離領域２４０におけるリーク電流が増加する場合がある。ゲート電極１２２を形成して、アニール処理を実施した後、再度、素子分離処理を実施することで、素子分離領域２４０におけるリーク電流の増加を抑制できる。これにより、上記アニール処理を２６０℃より高い温度で実施した場合であっても、素子分離領域２４０におけるリーク電流の発生を抑制できる。なお、再度、素子分離処理を実施した後の工程は、２６０℃以下で実施することが好ましい。
　図１１は、ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。図１１に示すとおり、基板１０２の表面に絶縁層２２４が形成される。絶縁層２２４は、基板１０２の上に全体的に形成されてよい。これにより、ゲート電極１２２が絶縁層２２４に覆われる。ゲート電極１２２の直下以外の絶縁層２２２が除去されている場合には、ゲート電極１２２だけでなく、基板１０２の表面のソース電極１１２、ソース電極１１４、ソース電極引出配線１３０、ドレイン電極１１６、ドレイン電極１１８、ドレイン電極引出配線１４０、キャリア供給層２１６およびキャップ層２１８も絶縁層２２４に覆われる。絶縁層２２４は、例えば、真空蒸着法等の蒸着法、スパッタ法、ＣＶＤ法、塗布法により形成できる。
　図１２は、ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。図１２に示すとおり、基板１０２の表面に保護層２２６が形成される。保護層２２６は、基板１０２の上に全面的に形成されてよい。保護層２２６は、２６０℃以下、好ましくは１００℃以下で形成されてよい。これにより、素子分離領域２４０におけるリーク電流の増加を抑制できる。また、保護層２２６がＳｉを含む場合には、保護層２２６のシリサイド化を抑制できる。一方、保護層２２６は、室温以上の温度で形成されてよい。保護層２２６は、例えば、真空蒸着法等の蒸着法、スパッタ法、ＣＶＤ法、塗布法により形成できる。保護層２２６は、リモートプラズマＣＶＤ法により形成されてよい。保護層２２６は、リモートプラズマＣＶＤ法により、室温以上２６０℃以下の温度で形成されてよい。
　図１３は、ＨＥＭＴ１００の製造過程における断面図の一例を概略的に示す。図１３に示すとおり、絶縁層２２２、絶縁層２２４および保護層２２６に開口１３３４を形成する。開口１３３４は、プラグ１３４およびプラグ１４４が形成される位置に、複数、形成されてよい。開口１３３４は、ソース電極１１２、ソース電極１１４およびソース電極引出配線１３０、ドレイン電極１１６、ドレイン電極１１８およびドレイン電極引出配線１４０の一部を露出させてよい。開口１３３４は、例えば、エッチング、イオンミリングにより形成できる。
　その後、各々の開口１３３４の内部にプラグ１３４またはプラグ１４４が形成された後、例えば、保護層２２６の上にソース電極接続部１３２およびドレイン電極接続部１４２が形成される。プラグ１３４、プラグ１４４は、例えば、真空蒸着法等の蒸着法、スパッタ法、ＣＶＤ法、めっき法により形成できる。ソース電極接続部１３２およびドレイン電極接続部１４２は、例えば、真空蒸着法等の蒸着法、スパッタ法、ＣＶＤ法、めっき法により金属薄膜を形成した後、上記金属薄膜をパターニングして形成できる。以上により、ＨＥＭＴ１００を製造できる。
　なお、ソース電極接続部１３２およびドレイン電極接続部１４２の上に、さらに、絶縁層および保護層を形成してもよい。また、本実施形態において、保護層２２６の上に形成した金属薄膜をパターニングして、ソース電極接続部１３２およびドレイン電極接続部１４２を形成する場合について説明したが、ソース電極接続部１３２およびドレイン電極接続部１４２はこれに限定されない。例えば、ソース電極接続部１３２およびドレイン電極接続部１４２は空中配線であってよい。
　図１４は、別の実施形態に係るＨＥＭＴ１４００の平面図の一例を概略的に示す。ＨＥＭＴ１４００は、ソース電極接続部１３２に相当する部材の形状が異なる点と、上記部材およびドレイン電極接続部１４２の位置関係が異なる点とで、ＨＥＭＴ１００と相違する。上記相違点以外については、ＨＥＭＴ１４００は、ＨＥＭＴ１００と同様の構成を有してよい。そこで、相違点以外については説明を省略する場合がある。
　ソース電極接続部１４３２は、ＨＥＭＴ１００のソース電極接続部１３２に相当する。ソース電極接続部１４３２は、コの字型の平面形状を有する点でソース電極接続部１３２と相違する。本実施形態において、配列電極群１１０を構成する電極のゲート電極１２２の幅方向における両端部の上方には、ソース電極接続部１４３２の一部が形成される。また、配列電極群１１０を構成する電極のゲート電極１２２の幅方向における中央近傍の上方には、ドレイン電極接続部１４２が形成される。
　本実施形態において、ソース電極接続部１４３２の幅ＷＳ１と幅ＷＳ２との和は、ドレイン電極接続部１４２の幅ＷＤより大きい。また、ソース電極接続部１４３２により覆われるゲート電極１２２の面積の和は、ドレイン電極接続部１４２により覆われるゲート電極１２２の面積の和より大きい。ソース電極接続部１４３２により覆われる配列電極群１１０の面積の和は、ドレイン電極接続部１４２により覆われる配列電極群１１０の面積の和より大きい。
　図１５は、別の実施形態に係るＨＥＭＴ１５００の断面図の一例を概略的に示す。ＨＥＭＴ１５００は、絶縁層２２２に相当する部材の形状が異なる点と、絶縁層２２４に相当する部材がない点と、保護層２２６が２６０℃以下、好ましくは１００℃以下で形成される点とで、ＨＥＭＴ１００と相違する。上記相違点以外については、ＨＥＭＴ１５００は、ＨＥＭＴ１００と同様の構成を有してよい。そこで、相違点以外については説明を省略する場合がある。
　絶縁層１５２２は、ＨＥＭＴ１００の絶縁層２２２に相当する。ＨＥＭＴ１５００は、配列電極群１１０を構成する電極、ソース電極引出配線１３０およびドレイン電極引出配線１４０の上には、絶縁層１５２２が配されない点でＨＥＭＴ１００と相違する。また、ＨＥＭＴ１５００は絶縁層２２４に相当する部材を備えていないので、配列電極群１１０を構成する電極、ゲート電極引出配線１２０、ゲート電極１２２、ゲート電極接続部１２４、ソース電極引出配線１３０およびドレイン電極引出配線１４０と、保護層２２６とが接触する。この場合であっても、保護層２２６が２６０℃以下、好ましくは１００℃以下で形成される場合には、リーク電流を低減できる。
　図１６は、スイッチ回路１６００の構成の一例を概略的に示す。スイッチ回路１６００は、ＤＣ／ＲＦスイッチであってよい。スイッチ回路１６００は、トランジスタ１６０２と、トランジスタ１６０４と、トランジスタ１６０６と、入力端子１６０８と、出力端子１６１０と、ＤＣ端子１６１２と、ＤＣ端子１６１４と、制御端子１６２２と、制御端子１６２４と、制御端子１６２６とを備える。
　スイッチ回路１６００は、入力端子１６０８、ＤＣ端子１６１２およびＤＣ端子１６１４から入力された入力信号を切り替えて、いずれか１つの信号を出力端子１６１０から出力する。スイッチ回路１６００は、入力端子１６０８から高周波信号（ＲＦ信号と称する場合がある。）が入力され、ＤＣ端子１６１２およびＤＣ端子１６１４から直流信号が入力される。
　トランジスタ１６０２、トランジスタ１６０４およびトランジスタ１６０６は、それぞれ、制御端子１６２２、制御端子１６２４または制御端子１６２６に入力される制御信号に従って、ＯＮとＯＦＦとを切り替える。これにより、スイッチ回路は、入力端子１６０８、ＤＣ端子１６１２およびＤＣ端子１６１４から入力される入力信号のうち、いずれか１つの信号を出力できる。
　トランジスタ１６０２、トランジスタ１６０４およびトランジスタ１６０６は、ＨＥＭＴ１００、ＨＥＭＴ１４００またはＨＥＭＴ１５００であってよい。これにより、高周波数帯においても、挿入損失の少ないスイッチ回路が得られる。
（実施例１）
　図１から図３に示されるＨＥＭＴ１００を、図４から図１３に関連して説明した工程に従って製作した。基板１０２は、以下の手順で準備した。支持基板２１２として市販のＳｉＣ基板を準備した。ＳｉＣ基板の上に、チャネル層２１４としてｉ型のＧａＮを有機金属気相化学成長法（ＭＯＣＶＤ法と称する場合がある。）により形成した。チャネル層２１４の上に、スペーサー層２１５として、ｉ型のＡｌＧａＮをＭＯＣＶＤ法により形成した。
　スペーサー層２１５の上に、キャリア供給層２１６として、ＭＯＣＶＤ法により、ｎ型のＡｌＧａＮを形成した。キャリア供給層２１６の上に、キャップ層４１８として、ＭＯＣＶＤ法により、ｎ型のＧａＮを形成して、基板１０２を製作した。エッチングによりキャップ層４１８をパターニングして、キャップ層２１８を形成した。
　次に、準備した基板１０２に、ソース電極１１２、ソース電極１１４、ドレイン電極１１６またはドレイン電極１１８として、Ｔｉ薄膜、Ａｌ薄膜、Ｎｉ薄膜およびＡｕ薄膜がこの順に積層された積層体を形成した。ソース電極引出配線１３０またはドレイン電極引出配線１４０として、Ｔｉ薄膜の上にＡｕ薄膜が積層された積層体を形成した。各ソース電極および各ドレイン電極は、チャネル長方向の長さが１５μｍ、チャネル幅方向の長さが１００μｍの電極が、３μｍの間隔で配列するように形成した。チャネル長方向における、ソース電極引出配線１３０と配列電極群１１０との距離およびドレイン電極引出配線１４０と配列電極群１１０との距離は、それぞれ、５μｍとした。
　上記積層体を形成した後、Ｎ２雰囲気下で基板１０２をアニール処理した。アニール処理は、７５０℃で３分間実施した。次に、基板１０２の素子分離領域２４０に素子分離処理を実施した。素子分離処理は、配列電極群１１０とＨＥＭＴ１００のチャネル領域にマスク７６０を形成した後、Ｂをイオン注入することで実施した。次に、絶縁層２２２として、タンタルオキサイドを真空蒸着法により形成した。絶縁層２２２は、基板１０２の表面に全面的に形成した。絶縁層２２２の厚さは、２０ｎｍであった。
　絶縁層２２２を形成した後、ゲート電極引出配線１２０、ゲート電極１２２、ゲート電極接続部１２４を形成した。上記部材は、基板１０２の表面にフォトレジストを形成して、フォトレジストをパターニングした後、Ｎｉ薄膜を真空蒸着法により形成した。Ｎｉ薄膜の膜厚は、１００ｎｍであった。ゲート電極は、ゲート長が１μｍ、ゲート幅が１００μｍの電極が、一対のソース電極およびドレイン電極の中央に配されるように形成した。上記フォトレジストを除去した後、窒素雰囲気下でアニール処理を実施した。アニール処理は、３６０℃で６０分間実施した。上記アニール処理の後、素子分離領域２４０に、再度、素子分離処理を実施した。
　次に、絶縁層２２４として、タンタルオキサイドを真空蒸着法により形成した。絶縁層２２４は、基板１０２の表面に全面的に形成した。絶縁層２２４の厚さは、５ｎｍであった。絶縁層２２４の上に、保護層２２６として、窒化シリコンをリモートＣＶＤ法により形成した。窒化シリコンの製膜時には、基板１０２の温度を１００℃に設定した。保護層２２６の厚さは、２００ｎｍであった。
　次に、ソース電極接続部１３２およびドレイン電極接続部１４２を形成した。図１から図３に示したＨＥＭＴ１００とは異なり、ソース電極接続部１３２およびドレイン電極接続部１４２の構造として、空中配線を用いた。ソース電極接続部１３２の幅ＷＳおよびドレイン電極接続部１４２の幅ＷＤは、３５μｍとした。
（実施例２）
　実施例１と同様にして、ＨＥＭＴ１５００を製作した。実施例１とは異なり、実施例２では、絶縁層２２２を形成した後、エッチングにより絶縁層２２２の一部を除去した。また、実施例２では、絶縁層２２４を形成する工程を省略した。実施例１と同様、図１５に示したＨＥＭＴ１００とは異なり、ソース電極接続部１３２およびドレイン電極接続部１４２の構造として、空中配線を用いた。
（実施例３）
　実施例２と同様にして、ＨＥＭＴ１５００を製作した。実施例２とは異なり、保護層２２６として、窒化シリコンをＣＶＤ法により形成した。実施例３では、窒化シリコンの製膜時に、基板１０２の温度を３５０℃に設定した。
　図１７は、実施例１および実施例２のＨＥＭＴのゲート電流特性を示す。図１７において、縦軸はゲート幅１ｍｍあたりのゲート電流［Ａ／ｍｍ］を示し、横軸はゲート電圧［Ｖ］を示す。図１７において、符号１７０２は実施例１の実験結果を示し、符号１７０４は実施例２の実験結果を示す。
　図１７に示すとおり、実施例１および実施例２のＨＥＭＴの双方とも、ゲート電圧が－３０Ｖ～０Ｖの範囲におけるゲート電流が、５００ｐＡ／ｍｍ以下に抑制されている。また、ゲート電圧が－２５Ｖ～０Ｖの範囲におけるゲート電流も２５０ｐＡ／ｍｍ以下に抑制されている。さらに、ゲート電圧が－２０Ｖ～０Ｖの範囲におけるゲート電流が５０ｐＡ／ｍｍ以下に抑制されている。これらの結果から、上記構成を採用することにより、リーク電流の低減された半導体装置が得られることがわかる。
　なお、上記範囲において、実施例１および実施例２のＨＥＭＴのオン抵抗は、２Ωｍｍ以下であった。また、一対のソース電極とドレイン電極の間のリーク電流は、上記ゲート電流と比較して無視できる程度の大きさであった。そこで、上記ゲート電流の値は、ＨＥＭＴのリーク電流の値と同視できる。
　図１８に、実施例２および実施例３のＨＥＭＴのゲート電流特性を示す。図１８において、縦軸はゲート幅１ｍｍあたりのゲート電流［Ａ／ｍｍ］を示し、横軸はゲート電圧［Ｖ］を示す。図１８において、符号１７０４は実施例２の実験結果を示し、符号１８０４は実施例３の実験結果を示す。
　図１８に示すとおり、実施例３のＨＥＭＴも、ゲート電圧が－３０Ｖ～０Ｖの範囲におけるゲート電流が、５００ｐＡ／ｍｍ以下に抑制されている。また、ゲート電圧が－２５Ｖ～０Ｖの範囲におけるゲート電流も２５０ｐＡ／ｍｍ以下に抑制されている。また、図１８に示すとおり、実施例２のＨＥＭＴの方が実施例３のＨＥＭＴよりもリーク電流を低減できることがわかる。なお、実施例３についても、実施例１および実施例２と同様に、一対のソース電極とドレイン電極の間のリーク電流は、上記ゲート電流と比較して無視できる程度の大きさであった。そこで、上記ゲート電流の値は、ＨＥＭＴのリーク電流の値と同視できる。
（実施例４）
　実施例１で製作したＨＥＭＴ１００を用いて、スイッチ回路１６００を製作した。使用したＨＥＭＴ１００のオン抵抗の値は、２Ωｍｍ以下であった。スイッチ回路１６００の特性を調べる目的で、スイッチ回路の挿入損失を測定した。
　図１９は、入力端子１６０８から入力されたＲＦ信号の周波数と、スイッチ回路１６００の挿入損失との関係を示す。図１９において、縦軸は挿入損失［ｄＢ］を示し、横軸は上記ＲＦ信号の周波数［ＧＨｚ］を示す。図１９に示すとおり、スイッチ回路１６００は、入力信号の周波数が３０ＧＨｚの場合であっても、挿入損失は－３ｄＢであった。これにより、以上のとおり、上記の構成を採用した半導体装置をスイッチ回路に適用することで、挿入損失特性に優れたスイッチ回路が得られた。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
　１００　ＨＥＭＴ、１０２　基板、１１０　配列電極群、１１２　ソース電極、１１４　ソース電極、１１６　ドレイン電極、１１８　ドレイン電極、１２０　ゲート電極引出配線、１２２　ゲート電極、１２４　ゲート電極接続部、１３０　ソース電極引出配線、１３２　ソース電極接続部、１３４　プラグ、１４０　ドレイン電極引出配線、１４２　ドレイン電極接続部、１４４　プラグ、１５０　非素子分離領域、２１２　支持基板、２１４　チャネル層、２１５　スペーサー層、２１６　キャリア供給層、２１８　キャップ層、２２２　絶縁層、２２４　絶縁層、２２６　保護層、２４０　素子分離領域、４１８　キャップ層、４６０　マスク、７６０　マスク、１０６０　マスク、１３３４　開口、１４００　ＨＥＭＴ、１４３２　ソース電極接続部、１５００　ＨＥＭＴ、１５２２　絶縁層、１６００　スイッチ回路、１６０２　トランジスタ、１６０４　トランジスタ、１６０６　トランジスタ、１６０８　入力端子、１６１０　出力端子、１６１２　ＤＣ端子、１６１４　ＤＣ端子、１６２２　制御端子、１６２４　制御端子、１６２６　制御端子

Claims (9)

  1. 　半導体基板上に交互に配置されている複数の接地側電極および複数の信号側電極と、
    　前記複数の接地側電極のそれぞれと前記複数の信号側電極のそれぞれとの間にそれぞれ設けられた複数の制御電極と、
    　前記複数の接地側電極を相互に接続する接地側電極接続部と、
    　前記複数の信号側電極を相互に接続する信号側電極接続部と、
    　前記複数の接地側電極および前記複数の信号側電極が配列された配列電極部の、配列方向における一端の側および他端の側から、配列電極部の外部に向けて、前記配列方向にそれぞれ延伸する接地側引出配線および信号側引出配線と、
    　を備える、
    　半導体装置。
  2. 　前記接地側引出配線は、前記複数の接地側電極のうち最も接地側引出配線に近接している接地側電極に隣接し、
    　前記信号側引出配線は、前記複数の信号側電極のうち最も信号側引出配線に近接している信号側電極に隣接する、
    　請求項１に記載の半導体装置。
  3. 　前記接地側電極接続部は、前記複数の制御電極における電界の集中を緩和する、
    　請求項１または請求項２に記載の半導体装置。
  4. 　前記接地側電極接続部は、前記信号側電極接続部より幅が大きい、
    　請求項３に記載の半導体装置。
  5. 　前記接地側電極接続部は、前記複数の制御電極の幅方向における前記複数の接地側電極、前記複数の信号側電極または前記複数の制御電極の端部の上方に形成されている、
    　請求項３または請求項４に記載の半導体装置。
  6. 　前記接地側電極接続部は、前記複数の制御電極の幅方向における前記複数の接地側電極および前記複数の信号側電極の両端部の上方にそれぞれ形成されている、
    　請求項５に記載の半導体装置。
  7. 　ゲート幅１ｍｍあたりのリーク電流が５００ｐＡ以下であり、オン抵抗が２Ωｍｍ以下である、
    　請求項１から請求項６の何れか一項に記載の半導体装置。
  8. 　半導体基板を準備する段階と、
    　前記半導体基板に、交互に配置されている複数の接地側電極および複数の信号側電極を形成する段階と、
    　少なくとも前記複数の接地側電極のそれぞれと前記複数の信号側電極のそれぞれとの間の領域において、前記半導体基板の表面に絶縁層を形成する段階と、
    　前記複数の接地側電極のそれぞれと前記複数の信号側電極のそれぞれとの間の領域のそれぞれにおいて、前記絶縁層上に複数の制御電極を形成する段階と、
    　前記複数の接地側電極を相互に接続する接地側電極接続部を形成する段階と、
    　前記複数の信号側電極を相互に接続する信号側電極接続部を形成する段階と、
    　前記複数の接地側電極および前記複数の信号側電極が配列された配列電極部の配列方向における一端の側および他端の側から、配列電極部の外部にむけて前記配列方向にそれぞれ延伸する接地側引出配線および信号側引出配線を形成する段階と、
    　を備えた、
    　半導体装置の製造方法。
  9. 　スイッチ素子として動作する半導体装置を備えたスイッチ回路であって、
    　前記半導体装置は、
    　半導体基板上に交互に配置されている複数の接地側電極および複数の信号側電極と、
    　前記複数の接地側電極のそれぞれと前記複数の信号側電極のそれぞれとの間にそれぞれ設けられた複数の制御電極と、
    　前記複数の接地側電極を相互に接続する接地側電極接続部と、
    　前記複数の信号側電極を相互に接続する信号側電極接続部と、
    　前記複数の接地側電極および前記複数の信号側電極が配列された配列電極部の配列方向における一端の側および他端の側から、配列電極部の外部にむけて前記配列方向にそれぞれ延伸する接地側引出配線および信号側引出配線と、を備える、
    　スイッチ回路。
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