TWI813135B - 氮基雙向開關器件及其製造方法 - Google Patents

氮基雙向開關器件及其製造方法 Download PDF

Info

Publication number
TWI813135B
TWI813135B TW111101875A TW111101875A TWI813135B TW I813135 B TWI813135 B TW I813135B TW 111101875 A TW111101875 A TW 111101875A TW 111101875 A TW111101875 A TW 111101875A TW I813135 B TWI813135 B TW I813135B
Authority
TW
Taiwan
Prior art keywords
field plate
nitrogen
gate structure
plate
layer
Prior art date
Application number
TW111101875A
Other languages
English (en)
Other versions
TW202329460A (zh
Inventor
趙起越
高吳昊
冼添恒
Original Assignee
大陸商英諾賽科（蘇州）半導體有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商英諾賽科（蘇州）半導體有限公司 filed Critical 大陸商英諾賽科（蘇州）半導體有限公司
Publication of TW202329460A publication Critical patent/TW202329460A/zh
Application granted granted Critical
Publication of TWI813135B publication Critical patent/TWI813135B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01M—PROCESSES OR MEANS, e.g. BATTERIES, FOR THE DIRECT CONVERSION OF CHEMICAL ENERGY INTO ELECTRICAL ENERGY
    • H01M10/00—Secondary cells; Manufacture thereof
    • H01M10/42—Methods or arrangements for servicing or maintenance of secondary cells or secondary half-cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01M—PROCESSES OR MEANS, e.g. BATTERIES, FOR THE DIRECT CONVERSION OF CHEMICAL ENERGY INTO ELECTRICAL ENERGY
    • H01M10/00—Secondary cells; Manufacture thereof
    • H01M10/42—Methods or arrangements for servicing or maintenance of secondary cells or secondary half-cells
    • H01M10/425—Structural combination with electronic components, e.g. electronic circuits integrated to the outside of the casing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01M—PROCESSES OR MEANS, e.g. BATTERIES, FOR THE DIRECT CONVERSION OF CHEMICAL ENERGY INTO ELECTRICAL ENERGY
    • H01M6/00—Primary cells; Manufacture thereof
    • H01M6/50—Methods or arrangements for servicing or maintenance, e.g. for maintaining operating temperature
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J7/00—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries
    • H02J7/0029—Circuit arrangements for charging or depolarising batteries or for supplying loads from batteries with safety or protection devices or circuits
    • H02J7/00304—Overcurrent protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01M—PROCESSES OR MEANS, e.g. BATTERIES, FOR THE DIRECT CONVERSION OF CHEMICAL ENERGY INTO ELECTRICAL ENERGY
    • H01M10/00—Secondary cells; Manufacture thereof
    • H01M10/42—Methods or arrangements for servicing or maintenance of secondary cells or secondary half-cells
    • H01M10/425—Structural combination with electronic components, e.g. electronic circuits integrated to the outside of the casing
    • H01M2010/4271—Battery management systems including electronic circuits, e.g. control of current or voltage to keep battery in healthy state, cell balancing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
    • Y02E60/10—Energy storage using batteries

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Chemical & Material Sciences (AREA)
  • Electrochemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Ceramic Products (AREA)
  • Soft Magnetic Materials (AREA)

Abstract

一種氮基雙向開關器件用於與電池保護控制器一起運作。電池保護控制器具有電源輸入端子、過電流放電保護(DO)端子、過電流充電保護(CO)端子、電壓監測(VM)端子和接地端子。雙閘極電晶體包括第一和第二源極電極以及第一和第二閘極結構。第一源極電極被配置為電連接至電池保護控制器的接地端子。第二源極電極被配置為通過電壓監測電阻器連接到控制器的VM端子。第一閘極電極被配置為電連接至電池保護控制器的DO端子。第二閘極電極被配置為電連接至電池保護控制器的CO端子。

Description

氮基雙向開關器件及其製造方法
本發明一般涉及氮基半導體器件。更具體地說，本發明涉及一種氮基雙向開關器件，其包括雙閘極電晶體，以便使其達到適合與電池保護控制器一起運作的狀態。
近年來，對高電子遷移率電晶體(high-electron-mobility transistors,HEMTs)的深入研究非常普遍，尤其是在大功率開關和高頻應用方面。III族氮基HEMT利用具有不同帶隙的兩種材料之間的異質結介面形成類量子阱狀結構(quantum well-like structure)，其容納二維電子氣(two-dimensional electron gas,2DEG)區域，滿足高功率/頻率器件的要求。除了HEMT，具有異質結構的器件的示例還包括異質結雙極電晶體(heterojunction bipolar transistors,HBT)、異質結場效應電晶體(heterojunction field effect transistor,HFET)和調制摻雜的FET(modulation-doped FETs,MODFET)。目前，需要提高HMET器件的良率，從而使其適合大規模生產。
根據本發明的一個方面，提供了一種氮基半導體器件。氮基雙向開關器件用於與電池保護控制器一起運作。電池保護控制器具有電源輸入端子、過電流放電保護(discharge over-current protection,DO)端子、過電流充電保護(charge over-current protection,CO)端子、電壓監測(voltage monitoring,VM)端子和接地端子。氮基雙向開關器件包括氮基有源層、氮基勢壘層、多個間隔層和雙閘極電晶體。氮基有源層設置在基板上。氮基勢壘層設置在氮基有源層上，並且其具有的帶隙大於氮基有源層的帶隙。間隔層設置在氮基勢壘層之上，並且至少包括第一間隔層和第二間隔層，其在第一間隔層之上。雙閘極電晶體包括第一和第二源極電極以及第一和第二閘極結構。第一和第二源極電極設置在多個間隔層上。第一源極電極被配置為電連接至電池保護控制器的接地端子。第二源極電極被配置為通過電壓監測電阻器連接到控制器的VM端子。第一和第二閘極結構設置在氮基勢壘層上並且橫向設置在第一和第二源極電極之間。第一閘極結構包括第一閘極電極，第一閘極電極被配置為電連接至電池保護控制器的DO端子。第二閘極結構包括第二閘極電極，第二閘極電極被配置為電連接至電池保護控制器的CO端子。
根據本發明的一個方面，提供了一種用於製造氮基雙向開關器件的方法。此方法包括以下步驟。在基板上方形成氮基有源層。在氮基有源層上形成氮基勢壘層，氮基勢壘層具有的帶隙大於氮基有源層的帶隙。在氮基勢壘層上方形成第一和第二閘極電極。在第二氮基半導體層上形成第一鈍化層，以覆蓋第一和第二閘極電極。在第一鈍化層上形成下毯覆場板。通過濕法蝕刻工藝，對下毯覆場板進行圖案化，以分別在第一和第二閘極電極上方形成第一和第二下場板。在第一鈍化層上形成第二鈍化層以覆蓋第一和第二下場板。在第 二鈍化層上形成上毯覆場板。通過乾法蝕刻工藝，對上毯覆場板進行圖案化，以在第一和第二下場板上方分別形成第一和第二上場板。
根據本發明的一個方面，提供了一種氮基半導體器件。氮基雙向開關器件用於與電池保護控制器一起運作。電池保護控制器具有電源輸入端子、過電流放電保護(discharge over-current protection,DO)端子、過電流充電保護(charge over-current protection,CO)端子、電壓監測(voltage monitoring,VM)端子和接地端子。氮基雙向開關器件包括氮基有源層、氮基勢壘層和雙閘極電晶體。氮基勢壘層設置在氮基有源層上，並且氮基勢壘層具有的帶隙大於氮基有源層的帶隙。雙閘極電晶體包括第一源極電極、第二源極電極、第一閘極電極、第二閘極電極、第一下場板、第二下場板、第一上場板和第二上場板。第一源極電極電連接至電池保護控制器的接地端子。第二源極電極被配置為通過電壓監測電阻器連接到控制器的VM端子。第一閘極電極被配置為電連接至電池保護控制器的DO端子。第二閘極電極被配置為電連接至電池保護控制器的CO端子。第一下場板設置在第一閘極電極上方。第二下場板設置在第二閘極電極上。第一上場板設置在第一下場板上方。第二上場板設置在第二下場板上方。從第一上場板到第二上場板的距離小於從第一下場板到第二下場板的距離。
因此，從第一上場板到第二上場板的距離小於從第一下場板到第二下場板的距離。由於場板的配置是提高耐受電壓的一個因素。當雙向開關器件處於關閉狀態時，多個閘極結構之間的區域是否發生擊穿與其所在位置的電場分佈有關。這是由於多個閘極結構之間沒有形成其他導電元件，因此場板的配置與關閉狀態的控制情形高度相關。本發明的場板配置可以使關閉狀態穩定，因此氮基雙向開關器件可以與電池保護控制器很好地運作。
1A~1K:雙向開關器件
12:電池
14:充電器
16:負載
2A,2B:區塊
20:基板
22,24:氮基半導體層
26,26B~26I:閘極結構
262,262B~262I,282,282B~282I:p型摻雜的III-V族化合物半導體層
264,264B~264I,284,284B~284I:閘極電極
28,28B~28I:閘極結構
30,30J,30K,32,32J,32K:源極電極
116,118,120:鈍化層
121,126,127:毯覆導電層
122,122B,122K,123,123B,123K,124,124B,124J,125,125B,125J:場板
130,132:間隔層
134,136,138,140,142:接觸通孔
144,146:圖案化導電層
148:保護層
150,152,154:掩模層
158:高能離子
160:接觸區域
B+,P+:正極
B-,P-:負極
C1:電容器
CO:過電流充電保護端子
D1~D38:距離
DO:過電流放電保護端子
G1,G2:閘極電極
I-I’,II-II’:線
M1,M2:氮基電晶體元件
Q1:氮基雙向開關器件
S1,S2:源極電極
SW1,SW2:側壁
R1,R2:電阻器
Vcc:電源輸入端子
Vss:接地端子
VM:電壓監測端子
當結合附圖閱讀時，從以下具體實施方式能容易地理解本揭露內容的各方面。應注意的是，各個特徵可以不按比例繪製。實際上，為了便於論述，可任意增大或減小各種特徵的尺寸。以下所參照的附圖為更詳細地描述本發明的實施方式，其中：圖1是根據本發明的一些實施例的用於與電池保護控制器一起運作的氮基雙向開關器件的電路圖；圖2是根據本發明的一些實施例的氮基雙向開關器件的等效電路圖；圖3A是根據本發明的一些實施例的雙向開關器件的佈局；圖3B和3C是圖3A中雙向開關器件的線I-I'和線II-II'的橫截面圖；圖4A是圖3C中區塊的放大圖；圖4B是圖3C中區塊的放大圖；圖5是根據本發明的一些實施例的雙向開關器件的橫截面圖；圖6是根據本發明的一些實施例的雙向開關器件的橫截面圖；圖7是根據本發明的一些實施例的雙向開關器件的橫截面圖；圖8是根據本發明的一些實施例的雙向開關器件的橫截面圖；圖9是根據本發明的一些實施例的雙向開關器件的橫截面圖；圖10是根據本發明的一些實施例的雙向開關器件的橫截面圖；圖11是根據本發明的一些實施例的雙向開關器件的橫截面圖；圖12是根據本發明的一些實施例的雙向開關器件的橫截面圖；圖13是根據本發明的一些實施例的雙向開關器件的橫截面圖； 圖14是根據本發明的一些實施例的雙向開關器件的橫截面圖；以及圖15A、15B、15C、15D、15E、15F、15G、15H、15I、15J、15K、15L示出了根據本發明的一些實施例的用於製造半導體器件的方法的不同階段圖。
於全部的附圖和詳細說明中，將使用相同的參考符號來表示相同或相似的部件。藉由以下結合附圖的詳細描述，將可容易理解本揭露內容的實施方式。
於空間描述中，像是「上」、「下」、「上方」、「左側」、「右側」、「下方」、「頂部」、「底部」、「縱向」、「橫向」、「一側」、「較高」、「較低」、「較上」、「之上」、「之下」等的用語，是針對某個元件或是由元件所構成的群組的某個平面定義的，對於元件的定向可如其對應圖所示。應當理解，這裡使用的空間描述僅用於說明目的，並且在此所描述的結構於實務上的具體實現可以是以任何方向或方式佈置在空間中，對此的前提為，本揭露內容的實施方式的優點不因如此佈置而偏離。
於下面的描述中，半導體裝置和其製造方法等被列為優選實例。本領域技術人員將能理解到，可以在不脫離本發明的範圍和精神的情況下進行修改，包括添加和/或替換。特定細節可以省略，目的為避免使本發明模糊不清；然而，本揭露內容是 為了使本領域技術人員能夠在不進行過度實驗的情況下，實現本揭露內容中的教示。
圖1是根據本發明的一些實施例的用於與電池保護控制器10一起運作的氮基雙向開關器件Q1的電路圖。圖2是根據本發明的一些實施例的氮基雙向開關器件Q1的等效電路圖。電池12與電池保護控制器10電耦合。電容器C1和電阻器R1可以連接在電池12和電池保護控制器10之間，以調制其間的信號。充電器14可以電耦合到電路中。電阻器R2可以連接在充電器14和電池保護控制器10之間，以調制其間的信號。氮基雙向開關器件Q1與電池保護控制器10電耦合。
氮基雙向開關器件Q1可配置為在電路中提供雙向開啟和雙向關閉的功能。在充電操作期間，電流可從充電器14的正極P+流向電池12的正極B+。在放電操作期間，電流可從電池12的正極B+流向負載16。
電池保護控制器10具有電源輸入端子Vcc、接地端子Vss、過電流放電保護端子DO、過電流充電保護端子CO和電壓監測端子VM。由於有兩個輸出埠，過電流放電保護端子DO和過電流充電保護端子CO，因此需要一個特定的開關來控制充電操作和放電操作。
氮基雙向開關器件Q1具有源極電極S1和S2以及閘極電極G1和G2。源極電極S1被配置為電連接至電池保護控制器10的接地端子Vss。源極電極S2被配置為通過電阻器R2連接到電池保護控制器10的電壓監測端子VM。電阻器R2可做為電壓監測電阻器。閘極電極G1被配置為電連接至電池保護控制器10的過電流放電保護端子DO。閘極電極G2被配置為電連接至電池保護控制器10的過電流充電保護端子CO。
參考圖2，氮基雙向開關器件Q1包括雙閘極電晶體。雙閘極電晶體可通過一對串聯連接的氮基電晶體元件M1和M2實現。氮基電晶體元件M1包括源極電極S1和閘極電極G1。氮基電晶體元件M2包括源極電極S2和閘極電極G2。
在閘極電極G1和G2中的任何一個被切斷的條件下，相應的氮基電晶體元件M1或M2被關閉，從而可以終止充電操作或放電操作。在這種狀態下，氮基雙向開關器件Q1可包括其中的至少一個關斷電晶體元件，從而可充當耐壓結構。氮基雙向開關器件Q1提供的耐壓程度取決於氮基雙向開關器件Q1的性能。
例如，在雙向開關器件提供的耐受電壓足夠的情況下，端接至此器件而進行充電操作或放電操作是順利的。然而，在由雙向開關器件提供的耐受電壓(withstand voltage)差的情況下，端接至此器件而進行充電操作或放電操作可能失敗。在這方面，差的耐受電壓可由雙向開關器件中的擊穿引起。
此外，當執行充電操作或放電操作時，氮基雙向開關器件Q1可以實現低電壓降。原因之一是氮基電晶體元件M1和M2可以具有低導通狀態電阻。低壓降可使負載16進入如原先所設計的工作狀態。本發明旨在提供一種具有改進的耐受電壓的雙向開關器件，以便與電路中的電池保護控制器結合以適當地運作。
圖3A是根據本發明的一些實施例的雙向開關器件1A的佈局。佈局示出了雙向開關器件1A的閘極電極264和284、場板122和124以及源極電極30和32之間的關係。這些元件可以構成雙向開關器件1A中的雙閘極電晶體。此圖的佈局反映雙向開關器件1A的俯視圖，也就是說，此佈局反映的是，閘極電極 264和284、場板122、123、124和125、源極電極30和32以層的方式形成，以沿垂直於這些層的方向觀看。如下提供雙向開關器件1A的更多結構細節。
如圖3B和3C是圖3A中雙向開關器件1A的線I-I'和線II-II'的橫截面圖。雙向開關器件1A還包括基板20、氮基半導體層22和24、閘極結構26和28、鈍化層116、118、120、間隔層130、132、接觸通孔134、136、138、140、142、圖案化導電層144、146和保護層148。
基板20可以是半導體基板。基板20的示例性材料可包括，例如但不限於，矽(Si)、矽鍺(SiGe)、碳化矽(SiC)、砷化鎵、p型摻雜的矽、n型摻雜的矽、藍寶石、絕緣體上半導體(例如絕緣體上矽(silicon on insulator,SOI))或其他合適的基板材料。在一些實施例中，基板102可包括，例如但不限於，III族元素、IV族元素、V族元素或其組合(例如，III-V族化合物)。在其他實施例中，基板20可包括，例如但不限於，一個或多個其他特徵，例如摻雜區域(doped region)、埋層(buried layer)、外延層(epitaxial(epi)layer)或其組合。
氮基半導體層22設置在基板20上。氮基半導體層22的示例性材料可包括，例如但不限於，氮化物或III-V族化合物，例如氮化鎵(GaN)、氮化鋁(AlN)、氮化銦(InN)、InxAlyGa(1-x-y)N，其中x+y
Figure 111101875-A0305-02-0010-7
1，AlyGa(1-y)N其中y
Figure 111101875-A0305-02-0010-8
1。氮基半導體層24設置在氮基半導體層22上。氮基半導體層24的示例性材料可包括但不限於氮化物或III-V族化合物，例如氮化鎵(GaN)、氮化鋁(AlN)、氮化銦(InN)、InxAlyGa(1-x-y)N，其中x+y
Figure 111101875-A0305-02-0010-9
1，AlyGa(1-y)N其中y
Figure 111101875-A0305-02-0010-10
1。
可選擇氮基半導體層22和24的示例性材料，使得氮基半導體層24的帶隙(即，禁帶寬度(forbidden band width))大於氮基半導體層22的帶隙，這使得它們的電子親和力彼此不同，並在它們之間形成異質結(heterojunction)。例 如，當氮基半導體層22是具有約3.4ev的帶隙的未摻雜氮化鎵層時，氮基半導體層24可被選擇為具有約4.0ev的帶隙的氮化鋁鎵(AlGaN)層。因此，氮基半導體層22和24可分別做為溝道層(channel layer)和勢壘層(barrier layer)。在溝道層和勢壘層之間的結合介面處產生三角阱勢，使得電子在三角阱勢中積聚，從而產生與異質結相鄰的二維電子氣(two-dimensional electron gas,2DEG)區域。因此，雙向開關器件1A可包括至少一個氮化鎵基(GaN-based)的高電子遷移率電晶體(high-electron-mobility transistor,HEMT)。
在一些實施例中，雙向開關器件1A可進一步包括緩衝層、成核層或其組合(未示出)。緩衝層可設置在基板20和氮基半導體層22之間。緩衝層可被配置為減少基板20和氮基半導體層22之間的晶格和熱失配，從而修復由於失配(mismatches)/差異(difference)引起的缺陷。緩衝層可包括III-V族化合物。III-V族化合物可包括但不限於鋁、鎵、銦、氮或其組合。因此，緩衝層的示例性材料還可以包括，例如但不限於，氮化鎵(GaN)、氮化鋁(AlN)、氮化鋁鎵(AlGaN)、氮化鋁銦鎵(InAlGaN)或其組合。可以在基板20和緩衝層之間形成成核層。成核層可被配置為提供過渡以適應基板20和緩衝層的III族氮化物層之間的失配/差異。成核層的示例性材料可包括，例如但不限於，氮化鋁(AlN)或其任何合金。
閘極結構26設置在氮基半導體層24上/上方/之上。閘極結構26可以包括圖3A中提到的可選p型摻雜的III-V族化合物半導體層262和閘極電極264。p型摻雜的III-V族化合物半導體層262和閘極電極264堆疊在氮基半導體層24上。p型摻雜的III-V族化合物半導體層262位於氮基半導體層24和閘極電極264 之間。在一些實施例中，閘極結構26還可以包括p型摻雜的III-V族化合物半導體層262和閘極電極264之間的可選介電層(未示出)。
閘極結構28設置在氮基半導體層24上/上方/之上。閘極結構28可以包括可選的p型摻雜的III-V族化合物半導體層282和圖3A中提到的閘極電極284。閘極結構26的配置可應用於閘極結構28。
在本實施例的示例性說明中，雙向開關器件1A是增強模式器件(enhancement mode device)，當閘極電極264和284被施予大約零偏壓(zero bias)時，其處於常閉狀態(normally-off state)。具體而言，p型摻雜的III-V族化合物半導體層262和282可與氮基半導體層24形成至少一個p-n結以耗盡2DEG區域，使得對應於相應閘極結構26和28下方位置的2DEG區域的至少一個區塊具有與2DEG區域的其餘部分不同的特性(例如，不同的電子濃度)，因此被阻斷。
由於這種機制，雙向開關器件1A具有常閉特性(normally-off characteristic)。換句話說，當閘極電極264和284未被施加電壓，或，施加到閘極電極264和284的電壓小於閾值電壓(即，在閘極結構26和28下方形成反轉層所需的最小電壓)時，閘極結構26或28下方的2DEG區域的區塊保持被阻斷，因此沒有電流流過。此外，通過提供p型摻雜的III-V族化合物半導體層262和282，閘極漏電流減小，並且在關斷狀態期間閾值電壓可增加。
p型摻雜的III-V族化合物半導體層262和282的示例性材料可包括，例如但不限於，p型摻雜的III-V族氮化物半導體材料，例如p型氮化鎵、p型氮化鋁鎵、p型氮化銦、p型氮化鋁銦、p型氮化銦鎵、p型氮化鋁銦鎵或其組合。在一些實施例中，通過使用p型雜質(例如鈹(Be)、鋅(Zn)、鎘(Cd)和鎂(Mg))來實現p摻雜材料。
在一些實施例中，氮基半導體層22包括未摻雜氮化鎵，氮基半導體層24包括氮化鋁鎵，並且p型摻雜的III-V族化合物半導體層262和282是p型氮化鎵層，其可以向上彎曲底層能帶結構並耗盡2DEG區域的相應區塊，從而將雙向開關器件1A置於關閉狀態(an off-state condition)。
在一些實施例中，閘極電極264和284可包括金屬或金屬化合物。閘極電極264和284可形成為單層或相同或不同組成的多層。金屬或金屬化合物的示例性材料可包括，例如但不限於，鎢(W)、金(Au)、鈀(Pd)、鈦(Ti)、鉭(Ta)、鈷(Co)、鎳(Ni)、鉑(Pt)、鉬(Mo)、氮化鈦(TiN)、氮化鉭(TaN)、金屬合金或其化合物或其他金屬化合物。在一些實施例中，閘極電極264和284的示例性材料可包括，例如但不限於，氮化物、氧化物、矽化物、摻雜的半導體或其組合。在一些實施例中，可選介電層可由單層或多層介電材料形成。示例性介電材料可包括，例如但不限於，一個或多個氧化物層、氧化矽層、氮化矽層、高k介電材料(例如氧化矽(SiOx)層、氮化矽(SiNx)層、高k介電材料(例如，二氧化鉿(HfO2)、氧化鋁(Al2O3)、二氧化鈦(TiO2)、氧化鉿鋯(HfZrO)、三氧化二鉭(Ta2O3)、矽酸鉿(HfSiO4)、二氧化鋯(ZrO2)、二氧化矽鋯(ZrSiO2)等)或其組合。
源極電極30和32設置在氮基半導體層24上。源極電極30和32可位於閘極結構26和28的相對兩側。閘極結構26和28位於源極電極30和32之間。閘極結構26和28中的每一個橫向地位於源極電極30和32之間。閘極結構26和28以及源極電極30和32可以共同做為具有2DEG區域的雙閘極電晶體，其也可以被稱為氮基(nitride-based)/氮化鎵基(GaN-based)的雙閘極電晶體。
在本實施例的示例性說明中，源極電極30和32相對於其間的閘極結構26和28對稱。在一些實施例中，源極電極30和32可以選擇性地相對於其間的閘極結構26和28不對稱。
在一些實施例中，源極電極30和32可包括，例如但不限於，金屬、合金、摻雜半導體材料(例如摻雜的晶體矽)、化合物(例如矽化物和氮化物)、其他導體材料或其組合。源極電極30和32的示例性材料可包括，例如但不限於，鈦(Ti)、鋁矽(AlSi)、氮化鈦(TiN)或其組合。源極電極30和32可以是單層，也可以是相同或不同組成的多層。在一些實施例中，源極電極30和32與氮基半導體層24形成歐姆接觸。可通過向源極電極30和32施加鈦(Ti)、鋁(Al)或其他合適材料來實現歐姆接觸。在一些實施例中，源極電極30和32中的每一個由至少一個保形層和導電填料形成。共形層可以包裹導電填料。共形層的示例性材料包括，例如但不限於，鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、鋁(Al)、金(Au)、鋁矽(AlSi)、鎳(Ni)、鉑(Pt)或其組合。導電填充的示例性材料可包括，例如但不限於，鋁矽(AlSi)、鋁銅(AlCu)或其組合。
鈍化層116、118、120、間隔層130、132設置在氮基半導體層24上方。鈍化層116、118、120依次堆疊在氮基半導體層24上。鈍化層116、118、120可形成用於保護目的或用於增強器件的電特性(例如，通過在不同層/元件之間提供電隔離效應)。鈍化層116覆蓋氮基半導體層24的上表面。鈍化層116可以覆蓋閘極結構26和28。鈍化層116可至少覆蓋閘極結構26和28的相對兩個側壁。源極電極30和32可貫穿/穿過鈍化層116、118、120以與氮基半導體層24接觸。
鈍化層116、118、120的示例性材料可包括，例如但不限於，氮化矽(SiNx)、氧化矽(SiOx)、氮化矽(Si3N4)、氮氧化矽(SiON)、碳化矽(SiC)、氮 化矽硼(SiBN)、氮化碳矽硼(SiCBN)、氧化物、氮化物或其組合。在一些實施例中，鈍化層116、118、120中的至少一個可以是多層結構，例如氧化鋁/氮化矽(Al2O3/SiN)、氧化鋁/二氧化矽(Al2O3/SiO2)、氮化鋁/氮化矽(AlN/SiN)、氮化鋁/二氧化矽(AlN/SiO2)或其組合的複合介電層。
場板122、123、124和125設置在閘極結構26和28上方。場板122和123位於鈍化層116和118之間。場板124和125位於鈍化層118和120之間。即，鈍化層116、場板122和123、鈍化層118、場板124和125以及鈍化層120依次堆疊/形成在氮基半導體層24上。場板122、123、124和125位於源極電極30和32之間。場板122、123、124和125的示例性材料可以包括，例如但不限於，導電材料，例如鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)或其組合。在一些實施例中，還可以使用其他導電材料，例如鋁、銅摻雜矽和包括這些材料的合金。
參考圖3C，場板122和123可以做為雙向開關器件1A中的下場板。場板122設置在鈍化層116上，因此與閘極結構26分離。場板122橫向跨越至少一部分的閘極結構26。場板122橫向跨越區域，此區域與閘極結構26直接相鄰且在閘極結構26和28之間。場板123設置在鈍化層116上，因此與閘極結構28分離。場板123橫向跨越閘極結構28的至少一部分。場板123橫向跨越區域，此區域與閘極結構28直接相鄰且在閘極結構26和28之間。場板122和123彼此橫向隔開。
場板124和125可以做為雙向開關器件1A中的上場板。場板124設置在鈍化層118上，因此與場板122分離。場板124橫向跨越場板122的至少一部分。場板124橫向跨越區域，此區域與場板122直接相鄰且在場板122和123之間。場板125設置在鈍化層118上，因此與場板123分離。場板125橫向跨越場板123的 至少一部分。場板125橫向跨越區域，此區域與場板123直接相鄰且在場板122和123之間。場板124和125彼此橫向隔開。
因此，從場板124到場板125的距離小於從場板122到場板123的距離。場板122、123、124、125的配置做為提高耐受電壓的因素。當雙向開關器件1A處於關斷狀態時，閘極結構26和28之間的區域是否發生擊穿與那裡的電場分佈有關。這歸因於閘極結構26和28之間沒有形成其他導電元件，因此場板122、123、124、125的配置與關閉狀態的控制程度高度相關。
由於從場板124到場板125的距離小於從場板122到場板123的距離，因此可以抑制閘極結構26和28之間區域的電場分佈，以避免出現電場峰值。在閘極結構26和28之間的區域處的電場分佈可以變得平滑。在這方面，一旦電場分佈集中程度變高，從而在分佈中產生峰值，則可能發生擊穿，然後導致關閉狀態失效。為了避免關閉狀態的故障，場板124和125形成為延伸到場板122和123之間的區域。
此外，形成場板122和123的過程可以不同於場板124和125的過程，這有利於改善雙向開關器件1A的電氣特性。其中一個原因是，這種方法可以避免具有偏離其原設計的配置的雙向開關器件1A。
例如，關於包括由下間隔層、下場板、上間隔層和上場板形成的堆疊結構的半導體器件。下場板的形成過程可包括將毯覆導電層圖案化以形成下場板。然而，在圖案化期間，下間隔層的一些部分將被移除(靠近下間隔層的上表面的部分)，導致下間隔層的厚度減小。因此，由於下間隔層的厚度減小，在上間隔層和下間隔層上的上場板將形成在低於原先設計的位置。因此，半導體器件的穩定性受到影響，並且半導體器件的性能降低。
參考圖4A，圖4A是圖3C中區塊2A的放大圖，圖示顯示了形成場板122和123以及形成場板124和125的不同過程所產生的詳細結構特徵。場板122和123的圖案化可以通過濕法蝕刻工藝來實現。場板124和125的圖案化工藝可通過使用乾法蝕刻工藝來實現。
在這方面，濕法蝕刻工藝的化學工藝可提供高蝕刻選擇性。高蝕刻選擇性意味著蝕刻速率相對於目標材料更強，但相對於非目標材料較弱。相比之下，乾法蝕刻工藝具有選擇性低的缺點。使用乾法蝕刻工藝將場板124和125圖案化的原因之一是，乾法蝕刻工藝涉及離子轟擊，例如反應離子蝕刻(reactive-ion etching,RIE)，並且具有快速蝕刻的特點，並且相對於目標材料是可控的。儘管乾法蝕刻工藝具有低選擇性，但低選擇性和上述優點之間的權衡終可為上場板(即場板124和125)提供正面效果。
因此，在場板122的圖案化期間，鈍化層116可以免受蝕刻，故其形態輪廓將被保留。在將場板122和123圖案化之後，鈍化層116的厚度可以保持相同或幾乎相同(即，減少的數量可以忽略不計)。
另一方面，在場板124的圖案化期間，鈍化層118被場板124暴露而被蝕刻，這稱為過度蝕刻(over-etching)，此將改變其形態輪廓。因此，在對場板124進行圖案化之後，鈍化層118的厚度顯著減小。儘管過度蝕刻發生在鈍化層118上，但場板122和124的位置已被決定而使得過度蝕刻不會顯著影響雙向開關器件1A的性能。然而，由於用於場板124的乾法蝕刻工藝具有良好的可控性，因此可以提高用於製造雙向開關器件1A的過程的效率(例如，加快製造過程)。
此外，濕法蝕刻和乾法蝕刻之間的差異對場板122和124在其邊緣/側壁處產生了不同輪廓。場板122具有從鈍化層116向上延伸的側壁SW1。場板 122的側壁SW1向內凹陷以接收鈍化層118。場板124具有從鈍化層118向上延伸的傾斜側壁SW2。產生這種差異的原因與各向同性蝕刻(isotropic etching)和各向異性蝕刻(anisotropic etching)有關，各向同性蝕刻和各向異性蝕刻分別由濕法蝕刻和乾法蝕刻產生。場板122的側壁SW1具有不同於場板124的傾斜側壁SW2的輪廓。此外，場板122和124可以具有不同的粗糙度。在一些實施例中，傾斜側壁SW2的表面粗糙度大於側壁SW1的表面粗糙度。此處，表面粗糙度是指表面紋理的一個部分(即，其尺寸遠小於其層厚度)。
由於場板124的側壁SW2是通過乾法蝕刻的各向異性工藝形成的，因此場板124的側壁SW2是平坦和傾斜的。例如，場板124的傾斜側壁SW2從鈍化層118向上延伸，並且相對於鈍化層118的上表面傾斜。此外，由於過度蝕刻發生於鈍化層118，因此鈍化層118的側表面低於場板124的傾斜側壁SW2。鈍化層118的側表面可以具有平坦和傾斜的輪廓。鈍化層118的側表面可以從傾斜側壁SW2傾斜地延伸到低於鈍化層118的上表面的位置。傾斜側壁SW2和鈍化層118的側表面中的傾斜程度可能不同，這歸因於它們之間的蝕刻選擇性(即，場板124和鈍化層118對於同一蝕刻劑具有不同的蝕刻速率)。
在一些實施例中，場板122的厚度與場板124的厚度大致相同。在一些實施例中，場板122的厚度大於場板124的厚度。在一些實施例中，場板122的厚度小於場板124的厚度。場板122和124之間的厚度關係可取決於實際要求，例如電場分佈的設計或工藝條件。在一些實施例中，場板122和124由相同的導電材料製成。在一些實施例中，場板122和124由不同的導電材料製成。
參考圖4B，圖4B是圖3C中區塊2B的放大圖，圖顯示了形成場板123和125的不同工藝產生的詳細結構特徵。場板123的圖案化可以通過濕法蝕刻 工藝來實現；並且場板125的圖案化可以通過使用乾法蝕刻工藝來實現。場板122和124的結構特徵可應用於場板123和125。也就是說，場板123和125之間的差異可以參考上述描述。
再參考圖3B和3C，間隔層130設置在鈍化層120和源極電極30和32的上方。間隔層130覆蓋鈍化層120和源極電極30和32。間隔層130可以做為平面化層，其具有支撐其他層/元件的水準上表面。在一些實施例中，間隔層130可以形成為更厚，並且在間隔層130上執行平坦化工藝，例如化學機械拋光(chemical mechanical polish,CMP)工藝，以移除多餘部分，從而形成水平頂面。間隔層130的示例性材料可包括，例如但不限於，氮化矽(SiNx)、氮化矽(Si3N4)、氮氧化矽(SiON)、碳化矽(SiC)、氮化矽硼(SiBN)、氮化碳矽硼(SiCBN)、氧化物或其組合。在一些實施例中，間隔層130是多層結構，例如氧化鋁/氮化矽(Al2O3/SiN)、氧化鋁/二氧化矽(Al2O3/SiO2)、氮化鋁/氮化矽(AlN/SiN)、氮化鋁/二氧化矽(AlN/SiO2)或其組合的複合介電層。
接觸通孔134設置在間隔層130內。接觸通孔134貫穿間隔層130。接觸通孔134縱向地延伸以分別與源極電極30和32電耦合。接觸通孔136、138和140至少設置在間隔層130內。接觸通孔136、138和140貫穿鈍化層116、118、120和間隔層130中的至少一個。接觸通孔136縱向地延伸以與場板124和125電耦合。接觸通孔138縱向地延伸以與場板122和123電耦合。接觸通孔140縱向地延伸以與閘極電極264和284電耦合。接觸通孔134、136、138和140的示例性材料可包括，例如但不限於，導電材料，例如金屬或合金。
圖案化導電層144設置在間隔層130和接觸通孔142上。圖案化導電層144與接觸通孔142接觸。圖案化導電層144可具有金屬線、接墊、跡線或其 組合，使得圖案化導電層144可形成至少一個電路。圖案化導電層144的示例性材料可包括，例如但不限於，導電材料。圖案化導電層144可包括具有銀(Ag)、鋁(Al)、銅(Cu)、鉬(Mo)、鎳(Ni)、鈦(Ti)、其合金、其氧化物、其氮化物或其組合的單層膜或多層膜。
間隔層132設置在間隔層130和圖案化導電層144上方。間隔層132覆蓋間隔層130和圖案化導電層144。間隔層132可以用作平坦化層，其具有支撐其他層/元件的水平頂面。在一些實施例中，間隔層132可以形成為更厚，並且在間隔層132上執行平坦化處理，例如CMP處理，以移除多餘部分，從而形成水平頂面。間隔層132的示例性材料可包括，例如但不限於，氮化矽(SiNx)、氮化矽(Si3N4)、氮氧化矽(SiON)、碳化矽(SiC)、氮化矽硼(SiBN)、氮化碳矽硼(SiCBN)、氧化物或其組合。在一些實施例中，間隔層132是多層結構，例如氧化鋁/氮化矽(Al2O3/SiN)、氧化鋁/二氧化矽(Al2O3/SiO2)、氮化鋁/氮化矽(AlN/SiN)、氮化鋁/二氧化矽(AlN/SiO2)或其組合的複合介電層。
接觸通孔142設置在間隔層132內。接觸通孔142穿透間隔層132。接觸通孔142縱向延伸以與圖案化導電層144電耦合。接觸通孔142的上表面沒有間隔層132的覆蓋。接觸通孔142的示例性材料可包括，例如但不限於，導電材料，例如金屬或合金。
圖案化導電層146設置在間隔層132和接觸通孔142上。圖案化導電層146與接觸通孔142接觸。圖案化導電層146可以具有金屬線(metal lines)、接墊(pads)、跡線(traces)或其組合，使得圖案化導電層146可以形成至少一個電路。圖案化導電層146的示例性材料可包括但不限於導電材料。圖案化導電層146可 包括具有銀(Ag)、鋁(Al)、銅(Cu)、鉬(Mo)、鎳(Ni)、鈦(Ti)、其合金、其氧化物、其氮化物或其組合的單層膜或多層膜。
圖案化導電層144或146的電路可連接結構中的不同層/元件，使這些層或元件具有相同的電位。例如，接觸通孔136、138、140設置在閘極電極264和284以及場板122、123、124、125上並電耦合到閘極電極264和284。通過這種連接，閘極電極264和284以及場板122、123、124、125可以經由圖案化導電層144的電路彼此電連接以具有相同的電位，因此場板122、123、124、125可以做為閘極場板。
保護層148設置在間隔層132和圖案化導電層146上方。保護層148覆蓋間隔層132和圖案化導電層146。保護層148可防止圖案化導電層146氧化。圖案化導電層146的一些部分可以通過保護層148中的開口暴露，這些開口被配置成電連接至外部元件(例如，外部電路)。
閘極電極264和284與場板122、123、124、125之間的關係是可變的。變化可能取決於器件設計的要求。例如，對於高壓器件，寄生電容可在兩個導電層之間產生。因此，可能需要對導電層的輪廓進行修改，以符合結構要求。例如，為了抑制電場分佈，可以形成至少一個具有大面積的場板。
圖5是根據本發明的一些實施例的雙向開關器件1B的橫截面圖。雙向開關器件1B包括閘極結構26B和28B、場板122B、123B、124B和125B。閘極結構26B包括p型摻雜的III-V族化合物半導體層262B和閘極電極264B。閘極結構28B包括p型摻雜的III-V族化合物半導體層282B和閘極電極284B。
場板122B與閘極結構26B橫向重疊。在本實施例的示例性圖示中，場板122B與閘極結構26B橫向重疊，距離D1等於閘極結構26B的整個長度。 場板124B與閘極結構26B橫向重疊。在本實施例的示例性圖示中，場板124B與閘極結構26B橫向重疊，距離D1等於閘極結構26B的整個長度。場板124B與場板122B橫向重疊。在本實施例的示例性圖示中，場板124B與場板122B橫向重疊，距離D2等於場板122B的整個長度。
場板123B與閘極結構28B橫向重疊。在本實施例的示例性圖示中，場板123B與閘極結構28B橫向重疊，距離D3等於閘極結構28B的整個長度。場板125B與閘極結構28B橫向重疊。在本實施例的示例性圖示中，場板125B與閘極結構28B橫向重疊，距離D3等於閘極結構28B的整個長度。場板125B與場板123B橫向重疊。在本實施例的示例性圖示中，場板125B與場板123B橫向重疊，距離D4等於場板123B的整個長度。
圖6是根據本發明的一些實施例的雙向開關器件1C的橫截面圖。雙向開關器件1C類似於參考圖5描述和圖示的雙向開關器件1B，不同之處在於場板124B和125B被場板124C和125C替換。
雙向開關器件1C包括閘極結構26C和28C、場板122C、123C、124C和125C。閘極結構26C包括p型摻雜的III-V族化合物半導體層262C和閘極電極264C。閘極結構28C包括p型摻雜的III-V族化合物半導體層282C和閘極電極284C。
場板122C與閘極結構26C橫向重疊。在本實施例的示例性圖示中，場板122C與閘極結構26C橫向重疊，距離D5等於閘極結構26C的整個長度。場板124C與閘極結構26C橫向重疊。在本實施例的示例性圖示中，場板124C與閘極結構26C橫向重疊，距離D5等於閘極結構26C的整個長度。場板124C與場板 122C橫向重疊。在本實施例的示例性圖示中，場板124C與場板122C橫向重疊，距離D6小於場板122B的整個長度。
場板123C與閘極結構28C橫向重疊。在本實施例的示例性圖示中，場板123C與閘極結構28C橫向重疊，距離D7等於閘極結構28C的整個長度。場板125C與閘極結構28C橫向重疊。在本實施例的示例性圖示中，場板125C與閘極結構28C橫向重疊，距離D7等於閘極結構28C的整個長度。場板125C與場板123C橫向重疊。在本實施例的示例性圖示中，場板125C與場板123C橫向重疊，距離D8小於場板123C的整個長度。
圖7是根據本發明的一些實施例的雙向開關器件1D的橫截面圖。雙向開關器件1D類似於參照圖5描述和圖示的雙向開關器件1B，不同之處在於場板124B和125B被場板124D和125D替換。
雙向開關器件1D包括閘極結構26D和28D、場板122D、123D、124D和12D。閘極結構26D包括p型摻雜的III-V族化合物半導體層262D和閘極電極264D。閘極結構28D包括p型摻雜的III-V族化合物半導體層282D和閘極電極284D。
場板122D與閘極結構26D橫向重疊。在本實施例的示例性圖示中，場板122D與閘極結構26D橫向重疊，距離D9等於閘極結構26D的整個長度。場板124D與閘極結構26D橫向重疊。在本實施例的示例性圖示中，場板124D與閘極結構26D橫向重疊，距離D10小於閘極結構26D的整個長度。場板124D與場板122D橫向重疊。在本實施例的示例性圖示中，場板124D與場板122D橫向重疊，距離D11小於場板122D的整個長度。
場板123D與閘極結構28D橫向重疊。在本實施例的示例性圖示中，場板123D與閘極結構28D橫向重疊，距離D12等於閘極結構28D的整個長度。場板125D與閘極結構28D橫向重疊。在本實施例的示例性圖示中，場板125D與閘極結構28D橫向重疊，距離D13小於閘極結構28D的整個長度。場板125D與場板123D橫向重疊。在本實施例的示例性圖示中，場板125D與場板123D橫向重疊，距離D14小於場板123D的整個長度。
圖8是根據本發明的一些實施例的雙向開關器件1E的橫截面圖。雙向開關器件1E類似於參照圖5描述和圖示的雙向開關器件1B，不同之處在於場板124B和125B被場板124E和125E替換。
雙向開關器件1E包括閘極結構26E和28E、場板122E、123E、124E和12E。閘極結構26E包括p型摻雜的III-V族化合物半導體層262E和閘極電極264E。閘極結構28E包括p型摻雜的III-V族化合物半導體層282E和閘極電極284E。
場板122E與閘極結構26E橫向重疊。在本實施例的示例性圖示中，場板122E與閘極結構26E橫向重疊，距離D15等於閘極結構26E的整個長度。場板124E不與閘極結構26E橫向重疊。場板124E與場板122E橫向重疊。在本實施例的示例性圖示中，場板124E與場板122E橫向重疊，距離D16小於場板122E的整個長度。
場板123E與閘極結構28E橫向重疊。在本實施例的示例性圖示中，場板123E與閘極結構28E橫向重疊，距離D17等於閘極結構28E的整個長度。場板125E不與閘極結構28E橫向重疊。場板125E與場板123E橫向重疊。在本實 施例的示例性圖示中，場板125E與場板123E橫向重疊，距離D18小於場板123E的整個長度。
圖9是根據本發明的一些實施例的雙向開關器件1F的橫截面圖。雙向開關器件1F類似於參考圖5描述和圖示的雙向開關器件1B，不同之處在於場板122B、123B、124B和125B被場板122F、123F、124F和125F替換。
雙向開關器件1F包括閘極結構26F和28F、場板122F、123F、124F和125F。閘極結構26F包括p型摻雜的III-V族化合物半導體層262F和閘極電極264F。閘極結構28F包括p型摻雜的III-V族化合物半導體層282F和閘極電極284F。
場板122F與閘極結構26F橫向重疊。在本實施例的示例性圖示中，場板122F與閘極結構26F橫向重疊，距離D19小於閘極結構26F的整個長度。場板124F與閘極結構26F橫向重疊。在本實施例的示例性圖示中，場板124F與閘極結構26F橫向重疊，距離D20等於閘極結構26F的整個長度。場板124F與場板122F橫向重疊。在本實施例的示例性圖示中，場板124F與場板122F橫向重疊，距離D21等於場板122F的整個長度。
場板123F與閘極結構28F橫向重疊。在本實施例的示例性圖示中，場板123F與閘極結構28F橫向重疊的距離D22小於閘極結構28F的整個長度。場板125F與閘極結構28F橫向重疊。在本實施例的示例性圖示中，場板125F與閘極結構28F橫向重疊，距離D23等於閘極結構28F的整個長度。場板125F與場板123F橫向重疊。在本實施例的示例性圖示中，場板125F與場板123F橫向重疊，距離D24等於場板123F的整個長度。
圖10是根據本發明的一些實施例的雙向開關器件1G的橫截面圖。雙向開關器件1G類似於參照圖9描述和圖示的雙向開關器件1F，不同之處在於場板124F和125F被場板124G和125G替換。
雙向開關器件1G包括閘極結構26G和28G、場板122G、123G、124G和125G。閘極結構26G包括p型摻雜的III-V族化合物半導體層262G和閘極電極264G。閘極結構28G包括p型摻雜的III-V族化合物半導體層282G和閘極電極284G。
場板122G與閘極結構26G橫向重疊。在本實施例的示例性圖示中，場板122G與閘極結構26G橫向重疊，距離D25小於閘極結構26G的整個長度。場板124G與閘極結構26G橫向重疊。在本實施例的示例性圖示中，場板124G與閘極結構26G橫向重疊，距離D25小於閘極結構26G的整個長度。場板124G與場板122G橫向重疊。在本實施例的示例性圖示中，場板124G與場板122G橫向重疊，距離D26等於場板122G的整個長度。
場板123G與閘極結構28G橫向重疊。在本實施例的示例性圖示中，場板123G與閘極結構28G橫向重疊，距離D27小於閘極結構28G的整個長度。場板125G與閘極結構28G橫向重疊。在本實施例的示例性圖示中，場板125G與閘極結構28G橫向重疊，距離D27小於閘極結構28G的整個長度。場與125G板橫向重疊。在本實施例的示例性圖示中，場板125G與場板123G橫向重疊，距離D28等於場板123G的整個長度。
圖11是根據本發明的一些實施例的雙向開關器件1H的橫截面圖。雙向開關器件1H類似於參照圖9描述和圖示的雙向開關器件1F，不同之處在於場板124F和125F被場板124H和125H替換。
雙向開關器件1H包括閘極結構26H和28H、場板122H、123H、124H和125H。閘極結構26H包括p型摻雜的III-V族化合物半導體層262H和閘極電極264H。閘極結構28H包括p型摻雜的III-V族化合物半導體層282H和閘極電極284H。
場板122H與閘極結構26H橫向重疊。在本實施例的示例性圖示中，場板122H與閘極結構26H橫向重疊的距離D29小於閘極結構26H的整個長度。場板124H與閘極結構26H橫向重疊。在本實施例的示例性圖示中，場板124H與閘極結構26H橫向重疊，距離D30小於閘極結構26H的整個長度。場板124H與場板122H橫向重疊。在本實施例的示例性圖示中，場板124H與場板122H橫向重疊，距離D31小於場板122H的整個長度。
場板123H與閘極結構28H橫向重疊。在本實施例的示例性圖示中，場板123H與閘極結構28H橫向重疊，距離D32小於閘極結構28H的整個長度。場板125H與閘極結構28H橫向重疊。在本實施例的示例性圖示中，場板125H與閘極結構28H橫向重疊，距離D33小於閘極結構28H的整個長度。場板125H與場板123H橫向重疊。在本實施例的示例性圖示中，場板125H與場板123H橫向重疊，距離D34小於場板123H的整個長度。
圖12是根據本發明的一些實施例的雙向開關器件1I的橫截面圖。雙向開關器件1I類似於參照圖9描述和圖示的雙向開關器件1F，不同之處在於場板124F和125F被場板124I和125I替換。
雙向開關器件1I包括閘極結構26I和28I、場板122I、123I、124I和125I。閘極結構26I包括p型摻雜的III-V族化合物半導體層262I和閘極電極264I。閘極結構28I包括p型摻雜的III-V族化合物半導體層282I和閘極電極284I。
場板122I與閘極結構26I橫向重疊。在本實施例的示例性圖示中，場板122I與閘極結構26I橫向重疊的距離D35小於閘極結構26I的整個長度。場板124I不與閘極結構26I橫向重疊。場板124I與場板122I橫向重疊。在本實施例的示例性圖示中，場板124I與場板122I橫向重疊的距離D36小於場板122I的整個長度。
場板123I與閘極結構28I橫向重疊。在本實施例的示例性圖示中，場板123I與閘極結構28I橫向重疊，距離D37等於閘極結構28I的整個長度。場板125I不與閘極結構28I橫向重疊。場板125I與場板123I橫向重疊。在本實施例的示例性圖示中，場板125I與場板123I橫向重疊的距離D38小於場板123I的整個長度。
圖13是根據本發明的一些實施例的雙向開關器件1J的橫截面圖。雙向開關器件1J類似於參考圖3A-3C所描述和圖示的雙向開關器件1A，不同之處在於場板124B和125B被場板124J和125J替換。在本實施例中，場板124J和125J以及源極電極30J和32J由相同的導電材料製成。在製造階段，場板124J和125J以及源極電極30J和32J可以由相同的毯覆導電層所形成。
圖14是根據本發明的一些實施例的雙向開關器件1K的橫截面圖。雙向開關器件1K類似於參考圖3A-3C所描述和圖示的雙向開關器件1A。但場板122和123由場板122K和123K代替。在本實施例中，場板122K和123K以及源極電極30K和32K由相同的導電材料製成。在製造階段，場板122K和123K以及源極電極30K和32K可以由相同的毯覆導電層所形成。
如上所述，基於雙閘極電晶體的場板設計，可以實現應用這種設計的各種結構。該設計可以相容不同的要求。也就是說，本發明的雙閘極電晶體的場板設計是靈活的，因此在HEMT器件領域具有高相容性。
用於製造雙向開關器件的方法的不同階段圖如圖15A-15L所示。如下所述。在下文中，沉積技術可包括，例如但不限於，原子層沉積(atomic layer deposition,ALD)、物理氣相沉積(physical vapor deposition,PVD)、化學氣相沉積(chemical vapor deposition,CVD)、金屬有機CVD(metal organic CVD,MOCVD)、等離子體增強CVD(plasma enhanced CVD,PECVD)、低壓CVD(low-pressure CVD,LPCVD)、等離子體輔助氣相沉積(plasma-assisted vapor deposition)、外延生長(epitaxial growth)，或其他合適的工藝。
參考圖15A，提供基板20。通過使用上述沉積技術，可以在基板20上依序形成氮基半導體層22和24。通過使用上述沉積技術，可以在氮基半導體層24上方依序形成包層p型摻雜的III-V族化合物半導體層262和毯覆導電層28。
參考圖15B，對毯覆p型摻雜的III-V族化合物半導體層262和毯覆導電層28進行圖案化，以在氮基半導體層24上形成多個閘極結構26和28。閘極結構26和28中的每一個包括p型摻雜的III-V族化合物半導體層262/282和閘極電極264/284。圖案化工藝可通過光刻(photolithography)、曝光和顯影(exposure and development)、蝕刻(etching)、其他合適工藝或其組合來執行。通過使用上述沉積技術，可以形成鈍化層116以覆蓋閘極結構26的表面。通過覆蓋閘極結構26和28，鈍化層116可以在具有閘極電極264和284的氮基半導體層24上方形成多個突出部分。
參考圖15C，通過使用上述沉積技術，可在鈍化層116上方依序形成毯覆導電層121和掩模層150。掩模層150可在圖案形成期間做為毯覆導電層121的濕法蝕刻掩模。在一些實施例中，毯覆導電層121由氮化鈦(TiN)製成，掩模層150由氧化矽(SiOx)(例如二氧化矽SiO2)製成。
參考圖15D，掩模層150被圖案化以形成具有開口的掩模層152。毯覆導電層121的一些部分被掩模層152的開口暴露。掩模層152的輪廓可以通過執行圖案化工藝轉移到毯覆導電層121。
參考圖15E，毯覆導電層121被圖案化以在閘極電極264上方形成場板122。場板122具有與掩模層150的輪廓相似的輪廓，使得場板122可以橫向跨越相應的閘極電極264。圖案化工藝可以通過濕法蝕刻工藝來執行。在濕法蝕刻工藝中，掩模層152可以保護底部毯覆導電層121的部分。因此，去除被掩模層152的開口所暴露的部分毯覆導電層121。如上所述，濕法蝕刻工藝可提供高選擇性，因此在鈍化層116處不會發生過度蝕刻，故鈍化層116的厚度可保持相同或幾乎相同。在一些實施例中，毯覆導電層121由氮化鈦(TiN)製成，鈍化層116由氮化矽(Si3N4)製成，使得它們在濕法蝕刻工藝中對同一蝕刻劑具有高選擇性。
參考圖15F，去除掩模層152。然後，通過使用上述沉積技術，可以依序在鈍化層116和場板122上形成鈍化層118和毯覆導電層126。鈍化層118可以形成為毯覆鈍化層116和場板122。毯覆導電層126可形成為覆蓋鈍化層118。
參考圖15G，通過使用上述沉積技術，可以在毯覆導電層126的上/上方/之上形成掩模層154。掩模層154可在圖案形成期間做為毯覆導電層126的乾法蝕刻掩模。在一些實施例中，毯覆導電層126由氮化鈦(TiN)製成，掩模層154由光敏材料製成，例如聚合物(polymer)、敏化劑(sensitizer)和溶劑的組合物。
參考圖15H，掩模層154被圖案化以形成具有開口的掩模層156。毯覆導電層126的一些部分被掩模層156的開口所暴露。掩模層156的輪廓可以通過執行圖案化工藝轉移到毯覆導電層126。在圖15H的示例性圖示中，可以通過使用乾法蝕刻工藝來執行圖案化工藝。例如，乾法蝕刻工藝是RIE工藝，其應用來自等離子體源的高能離子158來轟擊毯覆導電層126的暴露部分並與其反應以移除該部分，從而實現圖案化。在圖案化之後，場板124由毯覆導電層126形成。
參考圖15I，在圖案化之後，去除掩模層156。場板124形成在場板122上方。場板橫向橫跨場板122。然後，可以通過使用上述沉積技術在鈍化層118和場板124上形成鈍化層120。鈍化層120可形成為毯覆鈍化層118和場板124。
參考圖15J，通過移除鈍化層116、118、120的一些部分形成接觸區域160。氮基半導體層24的至少一部分被接觸區域160暴露。
參考圖15K，在圖15J的產生的結構上方形成毯覆導電層127。毯覆導電層127與圖15J的合成結構一致。毯覆導電層127形成為覆蓋氮基半導體層24和鈍化層116、118、120。形成毯覆導電層127以填充接觸區域160，從而與氮基半導體層24接觸。下一階段是對毯覆導電層127進行圖案化。根據所需的要求，可以將毯覆導電層127圖案化為具有不同的輪廓。
參考圖15L，圖15L顯示了毯覆導電層127的圖案化結果之一，源極電極30和32通過對毯覆導電層127進行圖案化而形成。去除毯覆導電層127的一些部分，並且接觸區域160內的毯覆導電層127的其餘部分保留做為源極電極30和32。在一些實施例中，源極電極30和32(即，剩餘的毯覆導電層127)的整 體低於鈍化層120。在一些實施例中，毯覆導電層127可以形成為更厚，使得源極電極30和32(即，剩餘的毯覆導電層127)處於高於鈍化層120的位置。
在圖15L的階段之後，可以執行後續過程以在所得結構上形成鈍化層、通孔和圖案化導電層，從而獲得如上所述的結構。
本發明的以上描述是為了達到說明和描述目的而提供。本發明並非意圖全面性地或是將本發明限制成上所公開的精確形式。意圖詳盡無遺或僅限於所公開的精確形式。對於發明所屬技術領域通常知識者來說，顯著地，可存在許多修改和變化。
以上實施方式是經挑選並配上相應描述，以為了盡可能地解釋本發明的原理及其實際應用，從而使本發明領域所屬技術領域通常知識者能夠理解到，本發明的各種實施例以及適合於預期特定用途的各式修改。
如本文所用且未另行定義的術語，像是「實質上地」、「實質的」、「近似地」和「約」，其為用於描述和解釋小的變化。當與事件或狀況一起使用時，術語可以包括事件或狀況有精確發生的示例，以及事件或狀況近似發生的示例。例如，當與數值一起使用時，術語可以包含小於或等於所述數值的±10%的變化範圍，例如小於或等於±5%、小於或等於±4%、小於或等於±3%、小於或等於±2%、小於或等於±1%、小於或等於±0.5%，小於或等於±0.1%，或小於或等於±0.05%。對於術語「實質共面」，其可指沿同一平面躺在微米範圍內的兩個表面，例如在40微米(μm)內、在30μm內、在20μm內、在10μm內，或是沿同一平面躺在1μm內。
如本文所使用的，除非上下文另有明確規定，否則單數術語「單個」、「一個」和「所述單個」可包括複數參考詞。在一些實施方式的描述中， 所提供的在另一元件「上方」或「上面」的元件可以包括的狀況有，前一元件直接在後一元件上(例如，與後一元件有物理接觸)的狀況，以及一個或多個仲介元件位於前一元件和後一元件之間的狀況。
雖然已經參考本揭露內容的具體實施方式來描述和說明本揭露內容，但是這些描述和說明並不受到限制。本發明所屬技術領域通常知識者應當理解，在不脫離所附權利要求所定義的本揭露內容的真實精神和範圍的情況下，可以進行各種修改和替換為等效物。附圖並非一定是按比例繪製而成的。由於製造工藝和公差的因素，本揭露內容中所呈現的工藝與實際裝置之間可能存在區別。本揭露內容的其他實施方式可能沒有具體說明。說明書和附圖應當視為是說明性的，而不是限制性的。可作出修改以使特定情況、材料、物質組成、方法或過程能夠適應本揭露內容的目的、精神和範圍。所有這些修改都會落在本文所附權利要求的範圍內。雖然本文所揭露的方法是透過參照特定循序執行特定操作來描述的，但是應當理解，可以進行組合、子劃分或重新排序這些操作，以形成等效的方法，並且此並不會脫離本公開的教示。因此，除非在此有特別指出，否則，此些操作的順序和分組是不受限制的。
1A:雙向開關器件
20:基板
22,24:氮基半導體層
26,28:閘極結構
262,282:p型摻雜的III-V族化合物半導體層
264,284:閘極電極
30,32:源極電極
116,118,120:鈍化層
122,123,124,125:場板
130,132:間隔層
136,138,140,142:接觸通孔
144,146:圖案化導電層
148:保護層

Claims (25)

  1. 一種氮基雙向開關器件，其用於與電池保護控制器一起運作，所述電池保護控制器具有電源輸入端子、過電流放電保護（discharge over-current protection, DO）端子、過電流充電保護（charge over-current protection, CO）端子、電壓監測端子（voltage monitoring, VM）以及接地端子，其中所述氮基雙向開關器件包括： 氮基有源層，其設置在基板上； 氮基勢壘層，其設置在所述氮基有源層上，並且其具有的帶隙大於所述氮基有源層的帶隙； 多個間隔層，設置在所述氮基勢壘層之上，並且包括至少第一間隔層和第二間隔層，所述第一間隔層和所述第二間隔層在所述第一間隔層之上；以及 雙閘極電晶體，包括： 第一和第二源極電極，設置在所述多個間隔層上，所述第一源極電極被配置為電連接至所述電池保護控制器的所述接地端子，且所述第二源極電極被配置為通過電壓監測電阻器連接至所述控制器的所述VM端子；以及 第一和第二閘極結構，設置在所述氮基勢壘層上並且橫向地位於所述第一和所述第二源極電極之間，所述第一閘極結構包括第一閘極電極和第二閘極電極，所述第一閘極電極配置為電連接至所述電池保護控制器的所述DO端子，所述第二閘極電極配置為電連接至所述電池保護控制器的所述CO端子。
  2. 如請求項 1所述的氮基雙向開關器件，還包括： 第一下場板，設置在所述第一間隔層上，與所述第一閘極結構分離並橫向跨越所述第一閘極結構的至少一部分和區域，其中所述區域直接相鄰於所述第一閘極結構且在所述第一閘極結構和所述第二閘極結構之間；以及 第二下場板，設置在所述第一間隔層上，與所述第二閘極結構分離並橫向跨越所述第二閘極結構的至少一部分和區域，其中所述區域直接相鄰於所述第二閘極結構且在所述第一閘極結構和所述第二閘極結構之間，其中所述第一和所述第二下場板彼此橫向隔開。
  3. 如請求項2所述的氮基雙向開關器件，還包括： 第一上場板，設置在所述第二間隔層上，與所述第一下場板分離並橫向跨越所述第一下場板的至少一部分和區域，其中，所述區域直接相鄰於所述第一下場板且在所述第一和第二下場板之間；以及 第二上場板，設置在所述第二間隔層上，與所述第二下場板分離並橫向跨越所述第二下場板的至少一部分和區域，其中所述區域直接相鄰於所述第二下場板且位於所述第一和第二下場板之間，其中，所述第一和第二上場板彼此橫向隔開。
  4. 如請求項3所述的氮基雙向開關器件，其中所述第一下場板的側壁的輪廓不同於所述第一上場板的側壁的輪廓，其中所述第二下場板的側壁的輪廓不同於所述第二上場板的側壁的輪廓。
  5. 如請求項3所述氮基雙向開關器件，其中所述第一和第二下場板的側壁從所述第一間隔層向上延伸並向內凹陷以接收所述第二間隔層。
  6. 如請求項3所述的氮基雙向開關器件，其中所述第一和第二上場板具有傾斜的側壁。
  7. 如請求項3所述的氮基雙向開關器件，其中所述第一和第二下場板的厚度與所述第一和第二上場板的厚度大致相同。
  8. 如請求項3所述的氮基雙向開關器件，其中所述第一和第二下場板的側壁具有第一表面粗糙度，所述第一和第二上場板的側壁的第二表面粗糙度大於所述第一表面粗糙度。
  9. 如請求項3所述的氮基雙向開關器件，其中所述第一下場板與所述第一閘極結構橫向重疊的距離等於所述第一閘極結構的整個長度，其中所述第二下場板與所述第二閘極結構橫向重疊的距離等於所述第二閘極結構的整個長度。
  10. 如請求項3所述的氮基雙向開關器件，其中所述第一上場板與所述第一下場板橫向重疊的距離等於所述第一下場板的整個長度，其中所述第二上場板與所述第二下場板橫向重疊的距離等於所述第二下場板的整個長度。
  11. 如請求項3所述的氮基雙向開關器件，其中所述第一上場板與所述第一下場板橫向重疊的距離小於所述第一下場板的整個長度，其中所述第二上場板與所述第二下場板橫向重疊的距離小於所述第二下場板的整個長度。
  12. 如請求項3所述的氮基雙向開關器件，其中所述第一上場板與所述第一閘極結構橫向重疊，所述距離等於所述第一閘極結構的整個長度，其中所述第二上場板與所述第二閘極結構橫向重疊的距離等於所述第二閘極結構的整個長度。
  13. 如請求項3所述的氮基雙向開關器件，其中所述第一上場板與所述第一閘極結構橫向重疊的距離小於所述第一閘極結構的整個長度，其中所述第二上場板與第二閘極結構橫向重疊的距離小於所述第二閘極結構的整個長度。
  14. 如請求項3所述的氮基雙向開關器件，其中所述第一下場板與所述第一閘極結構橫向重疊的距離小於所述第一閘極結構的整個長度，其中所述第二下場板與所述第二閘極結構橫向重疊的距離小於所述第二閘極結構的整個長度。
  15. 如請求項3所述的氮基雙向開關器件，其中所述第一上場板與所述第一閘極結構橫向重疊的距離小於所述第一閘極結構的整個長度，其中所述第二上場板與所述第二閘極結構橫向重疊的距離小於所述第二閘極結構的整個長度。
  16. 一種用於製造氮基雙向開關器件的方法，包括： 在基板上形成氮基有源層； 在所述氮基有源層上形成氮基勢壘層，其中，所述氮基勢壘層具有的帶隙大於所述氮基有源層的帶隙； 在所述氮基勢壘層上方形成第一和第二閘極電極； 在第二氮基半導體層上形成第一鈍化層以覆蓋所述第一和第二閘極電極； 在所述第一鈍化層上形成下毯覆場板； 通過濕法蝕刻工藝以圖案化所述下毯覆場板，以在所述第一閘極電極和所述第二閘極電極上方分別形成第一和第二下場板； 在所述第一鈍化層上形成第二鈍化層以覆蓋所述第一和第二下場板； 在所述第二鈍化層上形成上毯覆場板；以及 使用乾法蝕刻工藝以圖案化所述上毯覆場板，以在所述第一和第二下場板上方分別形成第一和第二上場板。
  17. 如請求項16所述的方法，還包括： 形成第三鈍化層以覆蓋所述第一和第二上場板。
  18. 如請求項17所述的方法，還包括： 在所述氮基勢壘層上方形成一對第一和第二源極電極，使得所述第一和第二閘極電極、所述第一和第二下場板以及所述第一和第二上場板位於所述第一和第二源極電極之間。
  19. 如請求項16所述的方法，其中對所述下毯覆場板進行圖案化，使得： 所述第一下場板橫向跨越所述第一閘極結構的至少一部分和區域，其中所述區域與所述第一閘極結構直接相鄰且在所述第一閘極結構和所述第二閘極結構之間； 所述第二下場板跨越所述第二閘極結構的至少一部分和區域，其中所述區域與所述第二閘極結構直接相鄰且在所述第一閘極結構和所述第二閘極結構之間；以及 所述第一和第二下場板彼此橫向隔開。
  20. 如請求項16所述的方法，其中對所述上毯覆場板進行圖案化，以便： 所述第一上場板跨越所述第一下場板的至少一部分和區域，其中所述區域與所述第一下場板直接相鄰且在所述第一和第二下場板之間； 所述第二上場板跨越所述第二下場板的至少一部分和區域，其中所述區域與所述第二下場板直接相鄰且在所述第一和第二下場板之間的區域；以及 所述第一和第二上場板彼此橫向隔開。
  21. 一種氮基雙向開關器件，其用於與電池保護控制器一起運作，所述電池保護控制器具有電源輸入端子、過電流放電保護（discharge over-current protection, DO）端子、過電流充電保護（charge over-current protection, CO）端子、電壓監測端子（voltage monitoring, VM）以及接地端子，其中所述氮基雙向開關器件包括： 氮基有源層； 氮基勢壘層，其設置在所述氮基有源層上，並且其具有的帶隙大於所述氮基有源層的帶隙；以及 雙閘極電晶體，包括： 第一源極電極，電連接至所述電池保護控制器的所述接地端子； 第二源極電極，被配置為用於通過電壓監測電阻器連接到所述控制器的所述VM端子； 第一閘極電極，其被配置為電連接至所述電池保護控制器的所述DO端子； 第二閘極電極，其被配置為電連接至所述電池保護控制器的所述CO端子； 第一下場板，設置在所述第一閘極電極上方； 第二下場板，設置在所述第二閘極電極上方； 第一上場板，設置在所述第一下場板上方；以及 第二上場板，設置在所述第二下場板上方，其中從所述第一上場板到所述第二上場板的距離小於從所述第一下場板到所述第二下場板的距離。
  22. 如請求項21所述的氮基雙向開關器件，其中所述第一上場板與所述第一下場板橫向重疊的距離等於所述第一下場板的整個長度，其中所述第二上場板與所述第二下場板橫向重疊的距離等於所述第二下場板的整個長度。
  23. 如請求項21所述的氮基雙向開關器件，其中所述第一上場板與所述第一閘極電極橫向重疊的距離等於所述第一閘極電極的整個長度，其中所述第二上場板與所述第二閘極橫向重疊的距離等於所述第二閘極電極的整個長度。
  24. 如請求項21所述的氮基雙向開關器件，其中所述第一上場板與所述第一下場板橫向重疊的距離小於所述第一下場板的整個長度，其中所述第二上場板與所述第二下場板橫向重疊的距離小於所述第二下場板的整個長度。
  25. 如請求項21所述的氮基雙向開關器件，其中所述第一上場板與所述第一閘極電極橫向重疊的距離小於所述第一閘極電極的整個長度，其中所述第二上場板與所述第二閘極電極橫向重疊的距離小於所述第二閘極電極的整個長度。
TW111101875A 2021-12-31 2022-01-17 氮基雙向開關器件及其製造方法 TWI813135B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
WOPCT/CN2021/143702 2021-12-31
PCT/CN2021/143702 WO2023123363A1 (en) 2021-12-31 2021-12-31 Nitride-based bidirectional switching device and method for manufacturing the same

Publications (2)

Publication Number Publication Date
TW202329460A TW202329460A (zh) 2023-07-16
TWI813135B true TWI813135B (zh) 2023-08-21

Family

ID=81770957

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111101875A TWI813135B (zh) 2021-12-31 2022-01-17 氮基雙向開關器件及其製造方法

Country Status (6)

Country Link
US (1) US20240047568A1 (zh)
EP (1) EP4226425A4 (zh)
JP (1) JP2024503763A (zh)
CN (1) CN114586176B (zh)
TW (1) TWI813135B (zh)
WO (1) WO2023123363A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20240171169A1 (en) * 2022-11-23 2024-05-23 Wisconsin Alumni Research Foundation High-Voltage Bidirectional Field Effect Transistor
CN115621312B (zh) * 2022-12-13 2023-12-05 英诺赛科(苏州)半导体有限公司 一种半导体装置及其制造方法
CN117080247A (zh) * 2023-10-11 2023-11-17 荣耀终端有限公司 氮化镓异质结场效应晶体管、制造方法和电子设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050189561A1 (en) * 2004-02-12 2005-09-01 Kinzer Daniel M. III-Nitride bidirectional switch
US20070120758A1 (en) * 2003-12-12 2007-05-31 Shigeyuki Takahashi Antenna structure and radio-controlled timepiece
WO2012026134A1 (ja) * 2010-08-27 2012-03-01 三洋電機株式会社 電源装置およびそれを用いた電力変換装置
TW201511261A (zh) * 2013-06-09 2015-03-16 Cree Inc 凹入式場板電晶體結構
TW201826534A (zh) * 2016-08-23 2018-07-16 萬國半導體（開曼）股份有限公司 非對稱閉鎖雙向氮化鎵開關

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8212290B2 (en) * 2007-03-23 2012-07-03 Cree, Inc. High temperature performance capable gallium nitride transistor
US7875907B2 (en) * 2007-09-12 2011-01-25 Transphorm Inc. III-nitride bidirectional switches
US8829999B2 (en) * 2010-05-20 2014-09-09 Cree, Inc. Low noise amplifiers including group III nitride based high electron mobility transistors
JP5694020B2 (ja) * 2011-03-18 2015-04-01 トランスフォーム・ジャパン株式会社 トランジスタ回路
CN102881725B (zh) * 2012-09-28 2016-05-04 无锡中感微电子股份有限公司 一种mos管及其制造方法以及该mos管在电池保护电路中的应用
EP2747142A1 (en) * 2012-12-20 2014-06-25 ABB Technology AG Insulated gate bipolar transistor and method of manufacturing the same
WO2017159559A1 (ja) * 2016-03-15 2017-09-21 パナソニック株式会社 双方向スイッチ
US10388781B2 (en) * 2016-05-20 2019-08-20 Alpha And Omega Semiconductor Incorporated Device structure having inter-digitated back to back MOSFETs
JP2018026431A (ja) * 2016-08-09 2018-02-15 株式会社東芝 窒化物半導体装置
CN107611089B (zh) * 2017-09-19 2024-03-26 宁波宝芯源功率半导体有限公司 用于锂电保护的开关器件及其制作方法
CN113396541A (zh) * 2019-08-06 2021-09-14 富士电机株式会社 半导体装置
CN112420825A (zh) * 2019-08-23 2021-02-26 世界先进积体电路股份有限公司 半导体结构及其形成方法
WO2022174400A1 (en) * 2021-02-19 2022-08-25 Innoscience (Suzhou) Technology Co., Ltd. Semiconductor device and method for manufacturing the same
WO2022252146A1 (en) * 2021-06-02 2022-12-08 Innoscience (Suzhou) Technology Co., Ltd. Nitride-based semiconductor device and method for manufacturing the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070120758A1 (en) * 2003-12-12 2007-05-31 Shigeyuki Takahashi Antenna structure and radio-controlled timepiece
US20050189561A1 (en) * 2004-02-12 2005-09-01 Kinzer Daniel M. III-Nitride bidirectional switch
WO2012026134A1 (ja) * 2010-08-27 2012-03-01 三洋電機株式会社 電源装置およびそれを用いた電力変換装置
TW201511261A (zh) * 2013-06-09 2015-03-16 Cree Inc 凹入式場板電晶體結構
TW201826534A (zh) * 2016-08-23 2018-07-16 萬國半導體（開曼）股份有限公司 非對稱閉鎖雙向氮化鎵開關

Also Published As

Publication number Publication date
EP4226425A4 (en) 2024-01-10
TW202329460A (zh) 2023-07-16
JP2024503763A (ja) 2024-01-29
CN114586176A (zh) 2022-06-03
US20240047568A1 (en) 2024-02-08
CN114586176B (zh) 2024-01-23
EP4226425A1 (en) 2023-08-16
WO2023123363A1 (en) 2023-07-06

Similar Documents

Publication Publication Date Title
TWI813135B (zh) 氮基雙向開關器件及其製造方法
TWI553859B (zh) 具有閘極源場極板之寬能帶隙電晶體
US11929406B2 (en) Semiconductor device and method for manufacturing the same
US7863648B2 (en) Field effect transistor
US8637905B2 (en) Semiconductor device and fabrication method thereof
JP6083548B2 (ja) 窒化物半導体装置
WO2011148443A1 (ja) 電界効果トランジスタ
EP3008760A2 (en) Recessed field plate transistor structures
EP2741324B1 (en) III nitride transistor with source connected heat-spreading plate and method of making the same
CN211578757U (zh) 高电子迁移率晶体管
WO2019003746A1 (ja) 半導体装置
US20120274402A1 (en) High electron mobility transistor
US20230095367A1 (en) Semiconductor device and method for manufacturing the same
US11335797B2 (en) Semiconductor devices and methods for fabricating the same
JP2020198327A (ja) 窒化物半導体装置
JP2014222724A (ja) 窒化物半導体を用いたトランジスタおよびその製造方法
CN116344586A (zh) 折叠沟道氮化镓基场效应晶体管及其制备方法
CN108352408B (zh) 半导体装置、电子部件、电子设备以及半导体装置的制造方法
US20230343864A1 (en) Nitride-based semiconductor device and method for manufacturing the same
EP4135010A1 (en) Semiconductor device for power amplification
CN111613666B (zh) 半导体组件及其制造方法
US11437473B2 (en) Nitride semiconductor device and method of manufacturing the same
JPWO2014097369A1 (ja) 窒化物半導体を用いたトランジスタおよびその製造方法
WO2023133664A1 (en) Semiconductor device and method for manufacturing thereof
CN111668302A (zh) 半导体装置及其制造方法