JP4245726B2 - ミリ波帯半導体スイッチ回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、ミリ波帯で使用される半導体スイッチ回路に関する。
【0002】
【従来の技術】
マイクロ波、ミリ波帯の通信、レーダー等に使用する通信、受信、あるいは送受信モジュールには、送受信信号を切り換えるスイッチ用素子として一般に電界効果トランジスタ( Field Effect Transistor : 以下、FETと表す)が使用される。
【0003】
図17は、従来のFET600を1入力1出力( SPST : Single-Pole-Single-Throw )スイッチとして用いる半導体スイッチ回路の構成図である。図17の(a)は、FET600の正面図であり、(b)は、FET600のX−X’断面図である。ドレイン電極引き出し線路601とドレイン電極602は、ソース電極605及びゲート電極612を跨ぐ導電性のエアーブリッジ617により接続されている。ドレイン電極602とドレイン電極603は、ソース電極606及びゲート電極613,614を跨ぐ導電性のエアーブリッジ616により接続されている。ドレイン電極603とドレイン電極引き出し線路604は、ソース電極607及びゲート電極615を跨ぐ導電性のエアーブリッジ619により接続されている。ソース電極605,606,607は、ソース電極引き出し線路608を介してバイアホール609に接続される。上記ソース電極とドレイン電極との間には、ゲート電極給電線路616に接続されるゲート電極612,613,614及び615が櫛状に設けられている。ドレイン電極引き出し線路601は、MMICを構成する伝送線路610に接続されている。ドレイン電極引き出し線路604は、同じくMMICを構成する伝送線路611に接続されている。
【0004】
【発明が解決しようとする課題】
図18は、FET600の等価回路である。FET600の前後段に設けられるインダクタンス623,624は、図17に示すFET600の形状に付随するインダクタンス成分Lであり、インダクタンス625は、図17に示すソース電極605,606,607の左側に設けたバイアホール607のインダクタンス成分Lsである。
【0005】
スイッチの切り換えは、FET600のゲート電極(ゲート電極給電線路616)に与える電圧(以下、ゲート電圧Vg)を制御して行う。FET600は、ゲート電圧Vgの値を所定のしきい値以下、例えば、約0Vに設定した時にオンとなり、伝送線路610と接地導体622を接続する。この場合、伝送線路611には信号が流れない。
【0006】
他方、FET600は、ゲート電圧Vgの値を上記所定のしきい値電圧より大きくした時にオフとなり、伝送線路610から接地導体622への信号の流れを遮断して、伝送線路610から伝送線路611に信号を流す。
【0007】
図19は、FET600がオンしている時の等価回路である。抵抗626は、オン抵抗Ronである。点Bから見たFETのインピーダンスZonは、Zon=Ron+j2πf(2L+Ls)と表される。上記関係式より理解されるように、回路に入力されるRF信号の周波数fが大きくなると、インピーダンスZonは大きくなる。インピーダンスZonが大きくなると、抵抗分割の作用により、伝送線路610から接地導体622に全て流れるべき信号の一部が伝送線路611にも流れてしまい、スイッチ特性が劣化(高損失化、低アイソレーション化)する。
【0008】
図20は、FET600がオフしている場合の等価回路である。容量627は、オフ容量Coffである。点Bから見たFET600のインピーダンスZoffは、Zoff=−j/2πfCoff+j2πf(2L+Ls)=−j[1−4π2f2Coff/(2L+Ls)]/(2πfCoff)で表される。上記構成において、RF信号の周波数fの値が大きくなると、インピーダンスZoffが小さくなる。インピーダンスZoffが小さくなると、抵抗分割の作用により伝送線路610から伝送線路611に全て流れるべき信号の一部が接地導体622にも流れてしまい、スイッチ特性が劣化(高損失化、低アイソレーション化)する。
【0009】
図21は、周波数f=75GHzのRF信号が流れる場合に図19及び図20の点Bから見たインピーダンスZon及びZoffを黒丸により表すスミスチャートである。上述したように、オン時におけるインピーダンスZon及びオフ時におけるZoffの値は、RF信号の周波数fに比例した値を取る。高い周波数(ミリ波帯)のRF信号に対するスイッチ特性を向上するには、インダクタンス623,624,625の値、即ち、FETの形状に付随するインダクタンス成分L及びバイアホールのインダクタンス成分Lsを小さく抑えることが要求される。
【0010】
本発明は、FETの形状等に起因するインダクタンス成分(L,Ls)を小さく抑え、特に、高い周波数(ミリ波帯)のRF信号に対して良好なスイッチ特性(低損失、高アイソレーション)を示す電界効果トランジスタを提供することを目的とする。
【0011】
【課題を解決するための手段】
請求項1に記載のミリ波帯半導体スイッチ回路は、ミリ波帯の第1、第2伝送線路(5、7)間に、接地との間にスイッチング素子としての電界効果トランジスタ(1、1’、200)を設けてなるミリ波帯半導体スイッチ回路において、給電線路(17)に接続される複数の櫛歯状のゲート電極(13、14、15)と、上記複数のゲート電極を所定の間隔をおいて交互に挟む1以上の第1電極(2、3)と複数の第2電極(8、9、10)と、上記1以上の第1電極を、該第1電極の長手方向の両端においてそれぞれ接続する第1、第2の第1電極接続配線(4、6)と、隣り合う第2電極をエアーブリッジ(11、12)により接続する第2電極接続配線と、上記第2電極接続配線により接続される第2電極であって接続方向の両端に位置する2つの第2電極を接地する第1、第2接地配線とを備え、上記第1の第1電極接続配線に第1伝送線路を接続し、上記第2の第1電極接続配線に第2伝送線路を接続したことを特徴とする。
【0012】
請求項2に記載のミリ波帯半導体スイッチ回路は、ミリ波帯の第1、第2伝送線路(41、43)間に、接地との間にスイッチング素子としての電界効果トランジスタ(30、30’、300)を設けてなるミリ波帯半導体スイッチ回路において、給電線路(48)に接続される複数の櫛歯状のゲート電極(44、45、46、47)と、上記複数のゲート電極を所定の間隔をおいて交互に挟む1以上の第1電極(31、32)と複数の第2電極(37、38、39)と、上記1以上の第1電極を、該第1電極の長手方向の両端においてそれぞれ接続する第1、第2の第1電極接続配線(33、35)と、隣り合う第2電極をエアーブリッジ(50、51)により接続する第2電極接続配線と、上記第1の第1電極接続配線に接続される第1接地配線と、第2の第1電極接続配線に接続される第2接地配線とを備え、上記第2電極接続配線により接続される第2電極であって接続方向の両端に位置する2つの電極に第1、第2伝送線路を接続したことを特徴とする。
【0013】
請求項3に記載のミリ波帯半導体スイッチ回路は、請求項1又は2に記載のミリ波帯半導体スイッチ回路において、第1電極を複数有していることを特徴とする。
【0014】
請求項4に記載のミリ波帯半導体スイッチ回路は、請求項1乃至請求項2の何れかに記載のミリ波帯半導体スイッチ回路において、第1電極がドレイン電極であり、第2電極がソース電極であることを特徴とする。
【0015】
請求項5に記載のミリ波帯半導体スイッチ回路は、請求項1乃至請求項3の何れかに記載のミリ波帯半導体スイッチ回路において、第1電極がソース電極であり、第2電極がドレイン電極であることを特徴とする。
【0016】
請求項6に記載のミリ波帯半導体スイッチ回路は、請求項1乃至請求項5の何れかに記載のミリ波帯半導体スイッチ回路において、上記第1、第2接地配線が、バイアホール(18、19、34、36、54、56)を介して接地することを特徴とする。
【0017】
請求項7に記載のミリ波帯半導体スイッチ回路は、請求項1乃至請求項5の何れかに記載のミリ波帯半導体スイッチ回路において、上記第1、第2接地配線が、接地平板(150、151、160、161)に接続されていることを特徴とする。
【0018】
請求項8に記載のミリ波帯半導体スイッチ回路は、請求項1乃至請求項7の何れかに記載のミリ波帯半導体スイッチ回路において、第1電極接続配線と第2電極接続配線を所定のインダクタンス成分を有する共振回路(201、202、301、302)により接続してなることを特徴とする。
【0019】
請求項9に記載のミリ波帯半導体スイッチ回路は、ミリ波帯の第1、第2伝送線路間に、接地との間にスイッチング素子としての電界効果トランジスタ(60)を設けてなるミリ波帯半導体スイッチ回路において、給電線路(75)に接続される複数の櫛歯状のゲート電極(71、72、73、74)と、上記複数のゲート電極を所定の間隙を持って交互に挟む複数の第1電極(65、66、67)と1以上の第2電極(61、62)と、上記複数の第1電極の各々を直接接地する接地配線(68、69、70)と、上記1以上の第2電極を、該第2電極の長手方向の両側においてそれぞれ接続する第1、第2の電極接続配線(63、64)と、を備え、上記第1の電極接続配線に上記第1電送線路を接続し、上記第2の電極接続配線に上記第2電送線路を接続する、ことを特徴とする。
【0020】
請求項10に記載のミリ波帯半導体スイッチ回路は、請求項9に記載のミリ波帯半導体スイッチ回路において、上記第2電極を複数有していることを特徴とする。
【0021】
【発明の実施の形態】
(1)実施の形態1
実施の形態1に係るFET1は、1入力1出力の半導体スイッチとして機能する。当該FET1は、給電線路に櫛状に接続されたゲート電極を有するFETであって、ソース電極同士をエアーブリッジにより接続し、更に、上記並列に接続されるFETの両端に位置する2つのソース電極に、それぞれ1個以上のバイアホールを接続することを特徴とする。
上記構成を採用することで、各ソース電極からバイアホールまでの距離の短縮を図り、オン又はオフ時に該バイアホールにより付加されるインダクタンス成分を低減することができる。これにより、オン時におけるインピーダンスZonの増加、及び、オフ時におけるZoffの減少を抑制してスイッチ特性を向上する。
【0022】
図1は、接地層を有する半導体基板(図示せず)上に形成されるFET1の構成を示す図である。図1の(a)は、FET1の正面図であり、(b)は、FET1のA−A’断面図である。ドレイン電極2及び3は、櫛状に延びるゲート電極13,14,15,16に平行な向きに引き出され、両端に設けられるドレイン電極引き出し線路4及び6に接続される。上記ゲート電極13,14,15,16は、ゲート電極給電線路17に接続されている。なお、ドレイン電極引き出し線路4とゲート電極給電線路17との交差部20a,20bは、絶縁体により絶縁されている。
【0023】
図1の(b)に示すように、ソース電極8とソース電極9は、ゲート電極13,14及びドレイン電極2を跨ぐ導電性のエアーブリッジ11により接続されている。また、ソース電極9とソース電極10は、ゲート電極15,16及びドレイン電極3を跨ぐ導電性のエアーブリッジ12により接続されている。ソース電極8は、図示しない半導体基板の接地層に直接接続されるバイアホール18に接続されている。ソース電極10は、図示しない半導体基板の接地層に直接接続されるバイアホール19に接続されている。
なお、ソース電極8及び10に接続されるバイアホールの数は、各々1個以上が好ましい。
【0024】
図2は、上記FET1をMMIC内で1入力1出力スイッチとして用いた場合であって、所定のゲート電圧Vgを印加してFET1をオンした場合の等価回路を示す図である。インダクタンス21,22は、FET1の形状に付随するインダクタンス成分L’である。インダクタンス23,24は、バイアホール18,19のインダクタンス成分Lsである。抵抗25は、FET1のソース・ドレイン間抵抗Ronである。Ronが数Ωの場合、点aから見たFET1のインピーダンスZonは、近似的に次の「数1」により表される。
【数1】
上記「数1」において、インダクタンス成分L’は、スイッチ素子1の形状に付随するインダクタンス成分であり、インダクタンス成分Lssumは、2以上設けられるバイアホールのインダクタンス成分Lsの合計を表す。
【0025】
図2に示す等価回路において、並列に接続されるインダクタンス成分Ls(インダクタンス23,24)の数は、ソース電極に接続されるバイアホールの数に比例する。ここで、伝送線路に垂直な向きに、片側に1つだけバイアホールを設けた場合のインダクタンス成分をLs0とし、両端のソース電極8,10に接続されるバイアホールの数をnとすると、伝送線路に垂直な向きに両側に各1個以上接続されるバイアホールのインダクタンス成分Lsの合計Lssumは、次の「数2」に示す関係を満たす。
【数2】
【0026】
上記「数1」に示すように、図2の点aから見たインピーダンスZonは、入力されるRF信号の周波数fの増加に伴い増加する。インピーダンスZonが増加すると、抵抗分割の作用により伝送線路5に流れるRF信号が完全に接地導体26,27へと流れず、一部のRF信号が伝送線路7に流れてしまうといった問題が生じる。しかし、両端に位置するソース電極に各1個以上のバイアホールを接続する構成を採用することで、上記「数2」に示すようにバイアホールのインダクタンス成分Lssumの値を半分以下に減少することができる。
これにより、RF信号の高周波化に伴うインピーダンスZonの増加を大幅に抑えることが可能となり、FET1のオン時のスイッチ特性の大幅な向上(低損失化及び高アイソレーション化)を図ることができる。
【0027】
図3は、FET1をMMICに使用した場合であって、ゲート電極給電線路17へ供給する電圧をFET1のドレイン電流遮断電圧(ピンチオフ電圧:以下、Vp)よりも低い値に切り換え、FET1をオフに切り換えた場合の等価回路を示す図である。図中、FET1のソース・ドレイン間容量をCoffと表す。点aからみたFET1のインピーダンスZoffは、次の「数3」により表される。
【数3】
【0028】
上記「数3」に示すように、点aから見たインピーダンスZoffは、入力されるRF信号の周波数の増加に伴い減少する。しかし、上記「数2」に示すように、ソース電極に2以上のバイアホールを接続する構成を採用することで、バイアホールによるインダクタンス成分Lssumの値を1/2以下の値に減少することができる。これにより、高周波信号の入力時におけるインピーダンスZoffの減少を抑制することができ、FET1のオフ時におけるスイッチ特性の大幅な向上(低損失化及び高アイソレーション化)を図ることができる。
【0029】
図4は、周波数f=75GHzのRF信号が流れる場合に図2及び図3に示す点aからみたインピーダンスZon及びZoffを表すスミスチャートである。図中、両端のソース電極の片側(例えばソース電極8だけ)に1つだけバイアホール(例えばバイアホール18だけ)を備えた場合におけるインピーダンスZon’及びZoff’を点線で示し、ソース電極8にバイアホール18を接続すると共に、ソース電極10にバイアホール19を接続した場合におけるインピーダンスZon及びZoffを実線で示す。
図示するように、両端に位置する各ソース電極にバイアホールを備えることで、インピーダンスZonの増加を効率的に抑制すると共に、インピーダンスZoffの減少を効率的に抑制できることが確認される。
【0030】
なお、図1に示すように、伝送線路を伝わるRF信号の進行方向に対して垂直な向きに、バイアホール18及び19を左右対称に配置することで、RF信号とバイアホールとのカップリング容量が左右対象となり、RF特性が安定するといった効果を得ることができる。
【0031】
FET1は、伝送線路5及び7を同一線状に接続し、バイヤホール18,19を伝送線路に対して直交する向きに2個対称に設ける形状を採用する。当該構成を採用することで、半導体スイッチとしての設計の便を図ることができる。
以下、上記構成のFET1を採用して3分配スイッチを単一の半導体基板上に作成する場合について考察する。上述したようにFET1では、接続する2つの伝送線路5及び7を同一直線上に形成する。このため、図5に示すように、1つの伝送線路を信号の入力方向に設け、更に、残りの2つの伝送線路を信号の入力方向に対して90度及び270度の方向に設け、信号の入力端子から各スイッチまでの距離を等しくすることができる。当該構成を採用することで、低損失でかつ等損失の3分配スイッチを形成することができる。
【0032】
なお、上記FET1のように、バイアホール18及び19を用いる代わりに、図6に示すFET1’のように、基板表面に接地平板150,151を設ける構成を採用してもよい。図6に示すように、FET1’では、ソース電極8には、接地平板150を接続する。ソース電極10には、接地平板151を接続する。FET1’のオン時におけるインピーダンスZon、及び、オフ時におけるインピーダンスZoffは、上記FET1と同様の数式(「数1」〜「数3」を参照)により表されるため、ここでの説明は省く。
【0033】
(2)実施の形態1の変形例1
図7は、上記FET1の変形例であるFET30の構成を示す図である。図7の(a)は、FET30の正面図であり、(b)は、B−B’断面図である。上記FET30とFET1の相違点は、FET1ではソース電極にバイアホールが接続されているのに対し、FET30ではドレイン電極にバイアホールが接続されている点である。
上記構成を採用することで、FET30では、伝送線路41及び43が同一直線上に設けられ、当該伝送線路41,43と直交する向きに2つのバイアホール34,36が設けられる。
【0034】
ドレイン電極31,32の図中左端は、ドレイン電極引き出し線路33を介してバイアホール34に接続される。ドレイン電極31,32の図中右端は、ドレイン電極引き出し線路35を介してバイアホール36に接続される。ソース電極37とソース電極38は、ゲート電極44,45及びドレイン電極31を跨ぐ導電性のエアーブリッジ50により接続される。ソース電極38とソース電極39は、ゲート電極46,47及びドレイン電極32を跨ぐ導電性のエアーブリッジ51により接続されている。ソース電極37,39は、それぞれドレイン電極引き出し線路40,42に接続されている。ゲート電極44,45,46,47は、ゲート電極給電線路48に櫛状に接続されている。ゲート電極給電線路48とドレイン電極引き出し線路33a,33bとの交差部49a,49bは、絶縁層を介して絶縁されている。
上記構成のFET30のオン時におけるインピーダンスZon、及び、オフ時におけるインピーダンスZoffは、上記FET1と同様の数式(「数1」〜「数3」を参照)で表されるため、ここでの説明は省く。
【0035】
なお、上記バイアホール34,36の代わりに、表面に接地平板を設ける構成を採用してもよい。図8は、上記FET30の変形例であるFET30’の構成を示す図である。当該FET30’では、バイアホール34,36のかわりに接地平板160,161を備える。接地平板160は、ドレイン電極引き出し線路33a,33bに接続される。接地平板161は、ドレイン電極引き出し線路35a,35bに接続される。なお、上記構成のFET30’のオン時におけるインピーダンスZon、及び、オフ時におけるインピーダンスZoffは、上記FET1と同様の数式(「数1」〜「数3」を参照)で表されるため、ここでの説明は省く。
【0036】
(3)実施の形態2
実施の形態2に係るFET60は、各ソース電極に該ソース電極を直接接地するバイアホールを備えることを特徴とする。当該構成を採用することで、オン又はオフ時にインピーダンスZon又はZoffおけるバイアホールのインダクタンス成分Lsを一層低減する。これにより、スイッチ特性の大幅な向上(低損失化及び高アイソレーション化)を図る。
【0037】
図9は、実施の形態2に係るFET60の構成を示す図である。各ソース電極65,66,67は、該ソース電極を図示しない半導体基板の接地層に直接接続するバイアホール68,69,70を備える。ドレイン電極61,62の図中右端は、ドレイン電極引き出し線路63に接続される。ドレイン電極61,62の図中左端は、ドレイン電極引き出し線路64に接続される。ソース・ドレイン電極間に配置されるゲート電極71,72,73,74は、ゲート電極給電線路75に接続される。ゲート電極給電線路75とドレイン電極引き出し線路64との交差部76a,76bは、絶縁体により絶縁されている。
【0038】
上記構成を採用することで、上記実施の形態1に係るFET1に比べ、ソース電極とバイアホール間の距離を短縮してインダクタンス成分Lssumの一層の低減を図ることができる。
【0039】
(4)実施の形態2の変形例1
図10は、実施の形態2の変形例1に係るFET80の構成を示す図である。図10の(a)は、FET80の正面図であり、(b)は、FET80のC−C’断面図である。各ソース電極86,87,88は、半導体基板の接地層に接続されるバイアホール89,90,91を備える。ドレイン電極引き出し線路83とドレイン電極81は、ソース電極86とゲート電極92を跨ぐ導電体であるエアーブリッジ97により接続される。ドレイン電極81とドレイン電極82は、ゲート電極93,94及びソース電極87を跨ぐ導電性のエアーブリッジ98により接続される。ドレイン電極82とドレイン電極83は、ゲート電極95及びソース電極88を跨ぐ導電性のエアーブリッジ99により接続される。櫛状に延びるゲート電極92,93,94,95は、ゲート電極給電線路96に接続されている。
上記構成のFET80では、ゲート電極給電線路96がソース及びドレインの何れの電極とも交差しないため、構成の簡単化を図ることができる。
【0040】
上記構成を採用することで、上記FET1,FET1’,FET30,FET30’に比べ、ソース電極とバイアホール間の距離をさらに短縮してインダクタンス成分Lssumの一層の低減を図ることができる。即ち、上記構成において、ドレイン電極引き出し線路83から見たインピーダンスZonを低減し、かつ、オフ状態のインピーダンスZoffを増加することができる。これにより、スイッチ特性を向上することができる。
【0041】
(5)実施の形態2の変形例2
図11は、実施の形態2の変形例2であるFET100の構成を示す図である。各ソース電極104,105,106は、基板裏面の接地導体に接続されるバイアホールを備える。ドレイン電極101,102は、ソース電極104,105,106と交差しないように、図中右端部において、ドレイン電極引き出し線路103に接続される。
【0042】
上記構成を採用することで、上記図10を用いて説明したFET80と同様にソース電極とバイアホール間のインダクタンス成分Lssumの一層の低減を図ることができる。即ち、上記構成を採用することで、オン時におけるインピーダンスZonの増加を抑制すると共に、オフ時のインピーダンスZoffの減少を抑制することができる。これにより、スイッチ特性を向上することができる。
【0043】
(6)実施の形態3
図12は、実施の形態3に係るFET200の構成を示す図である。当該FET200は、図1に示したFET1に、共振線路201,202を追加したものである。共振線路201は、インダクタンス成分Lcを持ち、バイアホール18と伝送線路7を接続する。共振線路202は、上記共振線路201と同じインダクタンス成分Lcを持ち、バイアホール19と伝送線路7を接続する。
【0044】
図13は、FET200をMMIC内で1入力1出力スイッチとして使用し、所定のゲート電圧Vgを印加してFET200をオンした場合の等価回路を示す図である。インダクタンス21,22は、FET200の形状に付随するインダクタンス成分L’である。インダクタンス23,24は、バイアホール18,19のインダクタンス成分Lsである。抵抗25は、FET200のソース・ドレイン間抵抗Ronである。Ronが数オームの場合、点pから見たFET200のインピーダンスZonは、次の「数4」により表される。
【数4】
上記「数4」より、RF信号の周波数fが増加すると、インピーダンスZonが増加することがわかる。
【0045】
また、図14は、FET200をMMICに使用した場合であって、ゲート電極給電線路17へ供給する電圧をFET200のドレイン電流遮断電圧(ピンチオフ電圧:以下、Vp)よりも低い値に切り換え、FET200をオフに切り換えた場合の等価回路を示す図である。図中、FET200のソース・ドレイン間容量をCoffと表す。点aからみたFET200のインピーダンスZoffは、次の「数5」により表される。
【数5】
【0046】
ここで、L’≪Lcの場合、次の「数6」を満足するインダクタンス成分Lcの共振線路201,202を採用すれば、インピーダンスZoff≒∞となり、周波数fのRF信号に対して当該FET200を、ほぼ開放端と同様にみなすことが可能となり、理想的なスイッチ特性(高アイソレーション)を得ることができる。
【数6】
【0047】
図15は、周波数f=75GHzのRF信号が流れる場合に図13及び図14の点Bから見たインピーダンスZon及びZoffを表すスミスチャートである。図示するように、FET200では、FET1に比べてインピーダンスZonの値を更に低減できると共に、インピーダンスZoffの値を無限大にまで増加することができる。これにより、オフ時におけるスイッチ特性が向上する。
【0048】
(7)実施例3の変形例
図16は、実施例3の変形例であるFET300の構成図である。当該FET300は、図7に示したFET30のバイアホール54と伝送線路43をインダクタンス成分Lcを持つ共振線路301により接続すると共に、バイアホール56と伝送線路43を上記共振線路301と同じインダクタンス成分Lcを持つ共振線路302により接続したことを特徴とする。
なお、当該FET300のオン時におけるインピーダンスZon、及び、オフ時におけるインピーダンスZoffは、上記図12に示したFET200と同様の数式(「数4」〜「数6」)で表されるため、ここでの説明は省く。
【0049】
【発明の効果】
請求項1に記載のミリ波帯半導体スイッチ回路は、エアーブリッジで接続されている複数の第2電極を第1、第2伝送線路に交差して並列に設けられる2つの第1、第2接地配線を備えることによって、等価回路上でインダクタンス成分を並列接続する回路を実現し、電極から接地層までのインダクタンス成分を低減し、スイッチ特性を向上することができる。
【0050】
請求項2に記載のミリ波帯半導体スイッチ回路は、1以上の第1電極の長手方向の両側に、第1、第2伝送線路に交差して並列に設けられる2つの第1、第2接地配線を備えることによって、等価回路上でインダクタンス成分を並列接続する回路を実現し、電極から接地層までのインダクタンス成分を低減し、スイッチ特性を向上することができる。
【0051】
請求項3に記載のミリ波帯半導体スイッチ回路は、複数の第1電極を有している、上記請求項1又は2に記載のミリ波帯半導体スイッチ回路であって、電極から接地層までのインダクタンス成分を低減し、スイッチ特性を向上することができる。
【0052】
請求項4に記載のミリ波帯半導体スイッチ回路は、第1電極がドレイン電極であり、第2電極がソース電極である上記請求項1又は2に記載のミリ波帯半導体スイッチ回路であって、電極から接地層までのインダクタンス成分を低減し、スイッチ特性を向上することができる。
【0053】
請求項5に記載のミリ波帯半導体スイッチ回路は、第1電極がソース電極であり、第2電極がドレイン電極である上記請求項1乃至請求項3の何れかに記載のミリ波帯半導体スイッチ回路であって、電極から接地層までのインダクタンス成分を低減し、スイッチ特性を向上することができる。
【0054】
請求項6に記載のミリ波帯半導体スイッチ回路は、第1、第2接地配線がバイアホールである請求項1乃至請求項5の何れかに記載のミリ波帯半導体スイッチ回路であって、電極から接地層までのインダクタンス成分を低減し、スイッチ特性を向上することができる。
【0055】
請求項7に記載のミリ波帯半導体スイッチ回路は、第1、第2接地配線が接地平板である請求項1乃至請求項5の何れかに記載のミリ波帯半導体スイッチ回路であって、電極から接地層までのインダクタンス成分を低減し、スイッチ特性を向上することができる。
【0056】
請求項8に記載のミリ波帯半導体スイッチ回路は、請求項1乃至請求項7の何れかに記載のミリ波帯半導体スイッチ回路であって、共振回路を用いることによって、更に、電極から接地層までのインダクタンス成分を低減し、スイッチ特性を向上することができる。
【0057】
請求項9に記載のミリ波帯半導体スイッチ回路は、伝送線路に並列に並ぶように設けられる、各々直接接地されている複数の第1電極を備えることによって、等価回路上でインダクタンス成分を並列接続する回路を実現し、電極から接地層までのインダクタンス成分を低減し、スイッチ特性を向上することができる。
【0058】
請求項10に記載のミリ波帯半導体スイッチ回路は、複数の第1電極を有している上記請求項9に記載のミリ波帯半導体スイッチ回路であって、電極から接地層までのインダクタンス成分を低減し、スイッチ特性を向上することができる。
【図面の簡単な説明】
【図1】 実施の形態1に係るFETの構成図である。
【図2】 FETのオン時における等価回路図である。
【図3】 FETのオフ時における等価回路図である。
【図4】 スミスチャートである。
【図5】 FETを用いた1入力3出力回路の構成図である。
【図6】 実施の形態2に係るFETの構成図である。
【図7】 変形例に係るFETの構成図である。
【図8】 変形例に係るFETの構成図である。
【図9】 変形例に係るFETの構成図である。
【図10】 変形例に係るFETの構成図である。
【図11】 変形例に係るFETの構成図である。
【図12】 実施の形態3に係るFETの構成図である。
【図13】 オン時における等価回路図である。
【図14】 オフ時における等価回路図である。
【図15】 スミスチャートである。
【図16】 実施の形態3の変形例のFETの構成図である。
【図17】 従来のFETの構成図である。
【図18】 図17に示す従来のFETの等価回路図である。
【図19】 オン時におけるFETの等価回路図である。
【図20】 オフ時におけるFETの等価回路図である。
【図21】 スミスチャートである。
【符号の説明】
1,1’,1”,30,30’,30”,60,600 電界効果トランジスタ、2,3,61,62,81,82,101,102,602,603 ドレイン電極、4,6,63,64,83,84,103,601,604 ドレイン電極引き出し線路、5,7,41,42,610,611 伝送線路、8,9,10,65,66,67,86,87,88,104,105,109 ソース電極、11,12,50,51,97,98,99,617,618,619 エアーブリッジ、13,14,15,16,71,72,73,74,110,111,112,113,612,613,614,615 ゲート電極、17,75,96,114,616 ゲート電極給電線路、18,19,68,69,70,89,90,91,107,108,109 バイアホール、20,49,76 ドレイン電極とゲート電極の交差部、21,22,23,24,623,624,625 リアクタンス、25,626 オン抵抗、627 オフ容量、26,27,622,625 接地導体、40 ソース電極引き出し線路、150,151,160,161 接地平板、201,202,301,302 共振線路。
Claims (9)
- ミリ波帯の第1、第2伝送線路(5、7)間に、接地との間にスイッチング素子としての電界効果トランジスタ(1、1’、200)を設けてなるミリ波帯半導体スイッチ回路において、
給電線路(17)に接続される複数の櫛歯状のゲート電極(13、14、15)と、
上記複数のゲート電極を所定の間隔をおいて交互に挟む1以上の第1電極(2、3)と複数の第2電極(8、9、10)と、
上記1以上の第1電極を、該第1電極の長手方向の両端においてそれぞれ接続する第1、第2の第1電極接続配線(4、6)と、
隣り合う第2電極をエアーブリッジ(11、12)により接続する第2電極接続配線と、
上記第2電極接続配線により接続される第2電極であって接続方向の両端に位置する2つの第2電極を接地する第1、第2接地配線とを備え、
上記第1の第1電極接続配線に第1伝送線路を接続し、上記第2の第1電極接続配線に第2伝送線路を接続したことを特徴とするミリ波帯半導体スイッチ回路。 - 請求項1に記載のミリ波帯半導体スイッチ回路において、
第1電極を複数有しているミリ波帯半導体スイッチ回路。 - 請求項1又は2に記載のミリ波帯半導体スイッチ回路において、
第1電極がドレイン電極であり、第2電極がソース電極であるミリ波帯半導体スイッチ回路。 - 請求項1又は2に記載のミリ波帯半導体スイッチ回路において、
第1電極がソース電極であり、第2電極がドレイン電極であるミリ波帯半導体スイッチ回路。 - 請求項1乃至請求項4の何れか1つに記載のミリ波帯半導体スイッチ回路において、
上記第1、第2接地配線が、バイアホール(18、19、34、36、54、56)を介して接地するミリ波帯半導体スイッチ回路。 - 請求項1乃至請求項4の何れか1つに記載のミリ波帯半導体スイッチ回路において、
上記第1、第2接地配線が、接地平板(150、151、160、161)に接続されているミリ波帯半導体スイッチ回路。 - 請求項1乃至請求項6の何れか1つに記載のミリ波帯半導体スイッチ回路において、
第1電極接続配線と第2電極接続配線を所定のインダクタンス成分を有する共振回路(201、202、301、302)により接続してなるミリ波帯半導体スイッチ回路。 - ミリ波帯の第1、第2伝送線路間に、接地との間にスイッチング素子としての電界効果トランジスタ(60)を設けてなるミリ波帯半導体スイッチ回路において、
給電線路(75)に接続される複数の櫛歯状のゲート電極(71、72、73、74)と、
上記複数のゲート電極を所定の間隙を持って交互に挟む複数の第1電極(65、66、67)と1以上の第2電極(61、62)と、
上記複数の第1電極の各々を直接接地する接地配線(68、69、70)と、
上記1以上の第2電極を、該第2電極の長手方向の両側においてそれぞれ接続する第1、第2の電極接続配線(63、64)と、を備え、
上記第1の電極接続配線に上記第1電送線路を接続し、上記第2の電極接続配線に上記第2電送線路を接続する、ことを特徴とするミリ波帯半導体スイッチ回路。 - 請求項8に記載のミリ波帯半導体スイッチ回路において、
上記第2電極を複数有しているミリ波帯半導体スイッチ回路。
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