JPH0748602B2

JPH0748602B2 - マイクロ波半導体スイツチ

Info

Publication number: JPH0748602B2
Application number: JP62239372A
Authority: JP
Inventors: 誠松永; 義忠伊山
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1987-09-24
Filing date: 1987-09-24
Publication date: 1995-05-24
Anticipated expiration: 2010-05-24
Also published as: JPS6481501A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、入射電波の伝搬径路を切り換えるマイクロ
波半導体スイツチのアイソレーシヨン改良に関するもの
である。

〔従来の技術〕

第４図は、例えば、昭和62年３月に開催された「電子情
報通信学会総合全国大会予稿集NO.757」に示された、従
来のマイクロ波半導体スイツチの構造を示す図である。

図中、（１）は半導体基板、（２）はこの半導体基板の
裏面に設けられた地導体、（３）は第１の入出力線路、
（４）は第２の入出力線路、（５）は第３の入出力線路
であり、これらはマイクロストリツプ線路構造となつて
いる。

（６）は第１の電界効果トランジスタ（以下第１のFET
と略称する）、（７）は第１のFET（６）のドレイン電
極、（８）は第１のFET（６）のソース電極、（９）は
第１のFET（６）のゲート電極である。第１のFET（６）
のドレイン電極（７）は、第１の入出力線路（３）と、
第２の入出力線路（４）の接続点（10）に接続され、第
１のFET（６）のソース電極（８）は、第３の入出力線
路（５）に接続されている。また、第１のFET（６）の
ドレイン電極（７）と、ソース電極（８）は、第１のイ
ンダクタ線路（11）により接続されている。

一方、（12）は第２の電界効果トランジスタ（以下第２
のFETと略称する）、（13）は第２のFET（12）のドレイ
ン電極、（14）は第２のFET（12）のソース電極、（1
5）は第２のFET（12）のゲート電極である。

第２のFET（12）のドレイン電極（13）は、上記接続点
（10）から概略1/4波長の位置の第２の入出力線路
（４）に接続され、第２のFET（12）のソース電極（1
4）は、地導体（２）に導通孔であるバイアホール（1
6）を介して接地されている。また、第２のFET（12）の
ドレイン電極（13）と、ソース電極（14）、は第２にイ
ンダクタ線路（17）により接続されている。これら第１
・第２のFET（６）・（12）は、共に同一電極形状の同
一特性を有し、また並列共振用インダクタ線路（11）・
（17）も、同一形状を有している。

そこで、第１のFET（６）のゲート電極（９）、第２のF
ET（12）のゲート電極（15）には、それぞれ抵抗（1
8）、キヤバシタ（19）、バイアス用マイクロストリツ
プ線路（20）、およびバイアス端子（21）から成るバイ
アス回路を介して、バイアス電圧が印加される。

さらに図中、（22）・（23）・（24）は、それぞれ第１
・第２・第３の入出力端子を示している。

次に動作について説明する。ここでは、第１の入出力端
子（22）にアンテナ（ANT）が、第２の入出力端子（2
3）に受信機（RX）が、第３の入出力端子（24）に送信
機（TX）が接続される場合を説明する。

まず、第１の入出力端子（22）に、アンテナから低電力
レベルの受信電波が入射し、第２の入出力端子（23）に
接続される受信機へ、低損失で伝搬していくスイツチ状
態を考える。これを便宜上、受信状態と称する。

この状態においては、バイアス端子（21）に、FETのピ
ンチオフ電圧V_pより小さい負のバイアス電圧が印加さ
れ、第１・第２のFET（６）・（12）のインピーダンス
は容量性となり、インダクタ用線路（11）・（17）のイ
ンダクタと並列共振し、共に高インピーダンスを呈す
る。そのため、接続点（10）から第３の入出力端子（2
4）側を見たインピーダンスは高くなり、第１の入出力
端子（22）から入射したマイクロ波は、第１の入出力線
路（３）から第２の入出力線路（４）へ伝搬する。さら
に、第２の入出力線路（４）へ並列に接続された第２の
FET（12）も、高インピーダンスを呈するため、伝搬す
るマイクロ波への影響は少ない。

つぎに、第３の入出力端子（24）から、大電力レベルの
マイクロ波が入射する送信状態を考える。

この状態においては、バイアス端子（21）には、接地電
位に等しい0Vのゲートバイアス電圧が印加され、第１・
第２のFET（６）・（12）は、低インピーダンスを呈す
る。ここで、接続点（10）と、第２のFET（12）の間隔
は、約1/4波長に設定しているため、接続点（10）から
第２の入出力端子（23）側を見たインピーダンスは、開
放状態に近い高インピーダンスとなる。一方、同じく第
１のFET（６）も低インピーダンスとなるため、第３の
入出力端子（24）から入射した大電力レベルのマイクロ
波は、第３の入出力線路（５）及び第１のFET（６）を
通過し、第１の入出力線路（３）を伝搬して、第１の入
出力端子（22）へ現われる。この大電力入射の送信状態
では、第１・第２のFET（６）・（12）は共に低インピ
ーダンスとなるため、これらに印加される高周波電圧は
小さく、FETのゲートブレークダウン電圧を越えること
はない。

一方、FETは低インピーダンス状態であるため、大きな
高周波電流が流れる。したがつて、FETのゲート幅を大
きくし、FETの飽和電流を大きくする必要があり、この
種のスイツチに用いられるFETは、面積的にも大きくな
る。

〔発明が解決しようとする問題点〕

従来のマイクロ波半導体スイツチは、以上のように構成
されており、FETの面積が大きくなるため、第２の入出
力線路（４）の側辺に沿つて、第２のFETのドレイン電
極（13）を接続し、この第２のFETのソース電極（14）
を、バイアホール（16）を介して接地したのでは、第２
の入出力線路（４）と、接地点（16）間の距離が長くな
り、送信状態でのアイソレーシヨンが十分得られないと
いう問題点が生じる。

すなわち、第二の入出力線路（４）と接地点（16）間の
距離が長くなるため、その長さによるインダクタンス成
分が発生してしまう。したがって、高周波では、このイ
ンダクタンスの呈するインピーダンスが高くなり、伝送
路を短絡できなくなる結果、電波が伝送路を伝搬してし
まう。

この発明は上記のような問題点を解消するためになされ
たもので、送信状態において、第２の入出力端子（23）
への、高周波電圧の漏れが少ないマイクロ波半導体スイ
ツチを得ることを目的とする。

〔問題点を解決するための手段〕

２つのFETは共に、インダクタ用線路と同一の周波数で
共振する必要があり、従来は同じ構造のFETが用いられ
ていた。

しかし、ここで述べるスイツチのように、FETが伝送線
路に直列、および並列に接続される構成では、直列接続
に適したFET構成、並列接続に適したFET構造とし、２つ
のFETの形状を変えることが望ましい。

そこで、この発明に係るマイクロ波半導体スイツチは、
半導体基板と、前記半導体基板上に設けられた第一の電
界効果トランジスタと、前記半導体基板上に設けられ、
前記第一の電界効果トランジスタのドレイン端子に、1/
4波長の線路を介してドレイン端子が接続されている第
二の電界効果トランジスタと、前記第一の電界効果トラ
ンジスタのドレイン端子に接続されている第一の入出力
端子と、前記第二の電界効果トランジスタのドレイン端
子に接続されている第二の入出力端子と、前記第一の電
界効果トランジスタのソース端子に接続されている第三
の入出力端子と、を含み、前記第二の電界効果トランジ
スタのソース端子は、複数の突起部を備えた櫛形の形状
をなしており、前記第二の電界効果トランジスタのドレ
イン端子は、前記ソース端子の複数の突起部の間にそれ
ぞれ位置する電極群であって、列状に配列している複数
の電極群から構成され、前記第二の電界効果トランジス
タのソース端子はアース端子に接続され、前記第二の電
界効果トランジスタには、前記第二の電界効果トランジ
スタのドレイン端子を構成する前記複数の電極群を接続
する配線であって、前記突起部を跨ぐように設けられて
いるブリッジ状配線が設けられ、前記複数の電極群は一
体のドレイン端子として動作し、前記ブリッジ状配線の
一端は前記1/4波長の線路を介して前記第１の電界効果
トランジスタのドレイン端子に接続されるとともに、他
端は前記第二の入出力端子に接続されており、かつ、前
記電界効果トランジスタにバイアスを印加する手段を具
備したことを特徴とするマイクロ波半導体スイッチであ
る。

〔作用〕

この発明におけるマイクロ波半導体スイッチは、第二の
入出力線路（４）と、接地との距離を短くすることが可
能である。したがって、第二の入出力線路（４）と接地
との間に生じる不測のインダクタンスの大きさを小さく
することができる。その結果、送信状態でのアイソレー
ションを大きく取ることができ、受信機の保護に有効で
ある。

〔発明の実施例〕以下この発明の一実施例を、図について説明する。第１
図は、この発明の一実施例の構造を示した図である。第
１のFET（６）は、第２図に示すように、第１のFETのゲ
ート電極（９）が複数に分割され、これらがゲート電極
接続用ブリッジ状金属（25）により接続された構造を持
っている。また、従来と異なる点は、第２のFET（12）
が、第３図に示すように、第２のFETのドレイン電極（1
3）が複数に分割され多電極群から構成されていること
である。これらの電極群はドレイン電極接続用ブリッジ
状金属（26）により接続されることにより、単一のドレ
インとして動作する。本実施例において特徴的なこと
は、ドレイン電極接続用ブリッジ状金属（26）がソース
電極（14）のそれぞれを跨ぐように設けられていること
である。このような構成により、各ドレイン電極群を接
続するための配線領域を別個設ける必要がなくなり、ト
ランジスタの専有面積が減少する。

第２図に示した第１のFET（６）は、複数のゲート電極
（９）が、ソース電極（８）とドレイン電極（７）の間
に挿入され、ブリツジ状金属（25）により、ソース電極
（８）の上を橋渡しするように、これら複数のゲート電
極（９）が接続される。この様な構成により、接続点
（10）と、第３の入出力線路（５）とを、直線的に配置
できる電極形状が実現でき、スイツチ形状の小形化に適
している。

また、このFETは複数のゲート電極から成るため、極細
の金属から成るゲートが断線しても、その数が少なけれ
ば、特性に与える影響は少ない。

第３図に示した第２のFET（12）は、クシ歯状のゲート
電極（15）が、ソース電極（14）とドレイン電極（13）
との間に挿入された形状を有している。この様な構成に
より、ソース電極（14）とドレイン電極（13）にそれぞ
れ接続する線路を、各電極に対して互いに直交するよう
に配置することができる。

また、本実施例において特徴的なことは、上記ドレイン
電極接続用ブリツジ状金属（26）は、信号路の一部を形
成していることである。すなわち、このドレイン電極接
続用ブリツジ状金属は、各ドレイン電極（13）を接続
し、一体のドレイン電極を構成するとともに、一列に配
列されたドレイン電極（13）の列の一端は1/4波長の線
路を介して第１のFET（６）に接続されているととも
に、他端は第２の入出力線路に接続されているのであ
る。

このようにして、ドレイン電極接続用ブリッジ状金属
（26）が信号路として動作しているため、信号路とバイ
アホール（16）とを極めて近い位置に配置することが可
能となる。したがつて、第２のFET（12）が低インピー
ダンスとなるように、バイアス端子（21）に0Vを印加し
たとき、第２の入出力線路（４）は、最短距離で、バイ
アホール（16）を介して接地することができる。

したがって、第２の入出力線路（４）とバイアホール
（16）との間のインダクタンス成分を極めて小さくする
ことができる。すなわち、送信状態において、第２の入
出力線路（４）と、第２のFET（12）の接続点における
インピーダンスを、短絡状態に近しインピーダンスに下
げることができるため、高アイソレーシヨンが得られ
る。

〔発明の効果〕

以上のように、この発明によれば、線路に直列および並
列に接続するFETの電極形状を、上述のような異なつた
形状とすることにより、送信状態において高アイソレー
シヨンが得られるため、送信時の受信機保護に有効であ
る。

【図面の簡単な説明】

第１図は、この発明の一実施例によるマイクロ波半導体
スイツチの構成を示すパターン図、第２図は、第１図の
うち直列に接続する第１のFETの電極形状を示すパター
ン図、第３図は、第１図のうち、並列に接続する第２の
FETの電極形状を示す構造図、第４図は、従来のマイク
ロ波半導体スイツチの構成を示すパターン図である。図中、（１）は半導体基板、（２）は地導体、（３）は
第１の入出力線路、（４）は第２の入出力線路、（５）
は第３の入出力線路、（６）は第１の電界効果トランジ
スタ、（７）は第１の電界効果トランジスタのドレイン
電極、（８）は第１の電界効果トランジスタのソース電
極、（10）は接続点、（12）は第２の電界効果トランジ
スタ、（13）は第２の電界効果トランジスタのドレイン
電極、（14）は第２の電界効果トランジスタのソース電
極、（16）はバイアホール、（21）はバイアス端子、
（25）はゲート電極接続用ブリツジ状金属、（26）はド
レイン電極接続用ブリツジ状金属である。尚、図中、同一符号は同一、又は相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭63−7008（ＪＰ，Ａ) 特開昭62−97403（ＪＰ，Ａ) 電子情報通信学会創立70周年記念総合全国大会講演論文集、Ｐ．３−199，「ＦＥＴ直並列接続形Ｘ帯ＭＭＩＣスイッチ」、昭和62年３月

Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板上に設けら
れた第一の電界効果トランジスタと、前記半導体基板上
に設けられ、前記第一の電界効果トランジスタのドレイ
ン端子に、1/4波長の線路を介してドレイン端子が接続
されている第二の電界効果トランジスタと、前記第一の
電界効果トランジスタのドレイン端子に接続されている
第一の入出力端子と、前記第二の電界効果トランジスタ
のドレイン端子に接続されている第二の入出力端子と、
前記第一の電界効果トランジスタのソース端子に接続さ
れている第三の入出力端子と、を含み、前記第二の電界
効果トランジスタのソース端子は、複数の突起部を備え
た櫛形の形状をなしており、前記第二の電界効果トラン
ジスタのドレイン端子は、前記ソース端子の複数の突起
部の間にそれぞれ位置する電極群であって、列状に配列
している複数の電極群から構成され、前記第二の電界効
果トランジスタのソース端子は、アース端子に接続さ
れ、前記第二の電界効果トランジスタには、前記第二の
電界効果トランジスタのドレイン端子を構成する前記複
数の電極群を接続する配線であって、前記突起部を跨ぐ
ように設けられているブリッジ状配線が設けられ、前記
複数の電極群は一体のドレイン端子として動作し、前記
ブリッジ状配線の一端は前記1/4波長の線路を介して前
記第１の電界効果トランジスタのドレイン端子に接続さ
れるとともに、他端は前記第二の入出力端子に接続され
ており、かつ、前記電界効果トランジスタにバイアスを
印加する手段を具備したことを特徴とするマイクロ波半
導体スイッチ。