JP3630797B2 - 半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、信号を伝送する複数の伝送経路に対して伝送の切り換えを行うスイッチング素子を実装した半導体装置に関する。
【０００２】
【従来の技術】
携帯電話，自動車電話等の移動体通信における送受信の切り換えはアンテナスイッチを用いて行う。アンテナにて受信された微弱な信号を伝送する一系統の伝送経路と、送信用の中程度のレベルの信号をアンテナに伝送する他系統の伝送経路とを切り換えるためのスイッチング素子として、複数のＦＥＴにて構成されているＦＥＴスイッチング素子が従来から一般的に使用されている。
【０００３】
図１４は、従来のＦＥＴスイッチング素子の構成を示す回路図である。入出力端子ＲＣから入力される高周波信号は、ＦＥＴ５１を介して受信端子ＲＸへ出力される。受信端子ＲＸとグランドとの間にＦＥＴ５３が介装されている。送信端子ＴＸから入力される高周波信号は、ＦＥＴ５２を介して入出力端子ＲＣへ出力される。送信端子ＴＸとグランドとの間にＦＥＴ５４が介装されている。ＦＥＴ５１のゲートは抵抗Ｒ１を介し、ＦＥＴ５４のゲートは抵抗Ｒ４を介して、夫々制御用の電圧端子Ｖ２に接続されている。ＦＥＴ５２のゲートは抵抗Ｒ２を介し、ＦＥＴ５３のゲートは抵抗Ｒ３を介して、夫々制御用の電圧端子Ｖ１に接続されている。
【０００４】
複数のＦＥＴを用いるこのような構成のＳＰＤＴ（Ｓｉｎｇｌｅ Ｐｏｌｅ Ｄｕａｌ Ｔｈｒｏｕｇｈ）スイッチング素子において、例えばアンテナから入出力端子ＲＣに高周波信号が入力された場合に、制御用の電圧端子Ｖ１，Ｖ２に夫々０Ｖ，−３Ｖを与える。ＦＥＴ５１，５４はオン、ＦＥＴ５２，５３はオフとなり、入出力端子ＲＣに入力された高周波信号は受信端子ＲＸへ伝送される。一方、送信端子ＴＸに高周波信号が入力された場合に、制御用の電圧端子Ｖ１，Ｖ２に夫々−３Ｖ，０Ｖを与える。ＦＥＴ５２，５３はオン、ＦＥＴ５１，５４はオフとなり、送信端子ＴＸに入力された高周波信号は入出力端子ＲＣへ伝送される。
【０００５】
【発明が解決しようとする課題】
以上のようなスイッチング素子にあっては、一般的に、周波数が高くなるにつれてアイソレーション特性が悪くなってしまい、特にミリ波帯域では十分なアイソレーション特性を得ることが困難である。従って、使用する高周波信号の所望の帯域において高いアイソレーション特性を得るための様々な改良技術、特に共振作用を利用して高アイソレーション化を図る技術が従来から提案されている。例えば、１９９３年電子情報通信学会春季大会でのＣ−８６「ＬＣ共振切り替えによる低電圧駆動低歪Ｔ／ＲスイッチＭＭＩＣ」，１９９４年電子情報通信学会秋季大会でのＣ−７０「ミリ波ＭＭＩＣＦＥＴスイッチの高アイソレーション化の検討」にその技術が示されている。
【０００６】
前者の技術は、オン状態のＦＥＴを用いてオフ状態を実現する図１５に示すようなＬＣ共振切替回路を、前述した図１４ののＦＥＴ５１とＦＥＴ５４とに使用する。図１５に示す回路では、ＦＥＴがオンのときに端子▲１▼−▲２▼間が開放（並列共振）となり、ＦＥＴがオフのときに端子▲１▼−▲２▼間が導通（直列共振）となる。
【０００７】
後者の技術は、図１６に示すように、３個のＦＥＴを直列−並列−直列に接続したスイッチ回路に伝送線路を付加して共振を起こすようにした回路構成であり、スイッチ回路がオフ状態のときに一種の共振回路が形成されることを利用している。なお、共振時の周波数は、伝送線路の特性インピーダンスと線路長とを適当に選択することにより、所望の値に設定できる。
【０００８】
上述した２例の従来技術では、伝送経路内に共振回路を形成した構成であるので、夫々の伝送経路毎にインダクタまたは伝送線路を設ける必要があり、全体として回路規模が大きくなるという課題がある。
【０００９】
本発明は斯かる事情に鑑みてなされたものであり、共振回路を形成するためのインダクタを伝送経路外に設けた構成にすることにより、規模が小さい回路構成にて高いアイソレーション特性を得ることができるスイッチング素子を実装した半導体装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】
請求項１の半導体装置は、入出力端子，受信端子間の第１の伝送経路と、送信端子，前記入出力端子間の第２の伝送経路とを切り換えるチップスイッチング素子と、前記受信端子と前記送信端子との間に前記入出力端子を介さずに接続したチップインダクタとをプリント基板上に実装した構成を有することをその要旨とする。
【００１９】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００２０】
図１は、本発明のスイッチング素子を用いた携帯電話用のアンテナスイッチの構成を示す回路図である。このスイッチング素子には、アンテナ１から入力される微弱な信号を増幅器（図示せず）に伝送するための、入出力端子ＲＣ，受信端子ＲＸ間の第１伝送経路と、増幅器（図示せず）からの送信信号をアンテナ１に伝送するための、送信端子ＴＸ，入出力端子ＲＣ間の第２伝送経路とが存在する。第１伝送経路にはＦＥＴ２とＦＥＴ３とが設けられ、第２伝送経路にはＦＥＴ４とＦＥＴ５とが設けられている。
【００２１】
第１伝送経路のＦＥＴ２は入出力端子ＲＣ，受信端子ＲＸ間に介装され、ＦＥＴ３は受信端子ＲＸとグランドとの間に介装されている。ＦＥＴ２のゲートは抵抗Ｒ１を介して、制御用の電圧端子Ｖ２に接続され、ＦＥＴ３のゲートは抵抗Ｒ３を介して、制御用の電圧端子Ｖ１に接続されている。一方、第２伝送経路のＦＥＴ４は送信端子ＴＸ，入出力端子ＲＣ間に介装され、ＦＥＴ５は送信端子ＴＸとグランドとの間に介装されている。ＦＥＴ４のゲートは抵抗Ｒ２を介して、制御用の電圧端子Ｖ１に接続され、ＦＥＴ５のゲートは抵抗Ｒ４を介して、制御用の電圧端子Ｖ２に接続されている。また、受信端子ＲＸと送信端子ＴＸとの間には、第１，第２伝送経路の何れの伝送経路外であって、第１，第２伝送経路にまたがる態様にて、本発明の特徴部分であるインダクタ６が設けられている。
【００２２】
次に、動作について説明する。スイッチング素子を構成するこれらの各ＦＥＴは、制御用の電圧端子Ｖ１，Ｖ２への印加ゲート電圧によりオン，オフが制御される。電圧端子Ｖ１に０Ｖの電圧が印加されている場合には、電圧端子Ｖ２には−３Ｖの電圧が印加され、これとは逆に、電圧端子Ｖ１に−３Ｖの電圧が印加されている場合には、電圧端子Ｖ２には０Ｖの電圧が印加されるようになっている。そして、−３Ｖの電圧がゲートに印加されると各ＦＥＴはオンとなり、０Ｖの電圧がゲートに印加されると各ＦＥＴはオフとなる。
【００２３】
アンテナ１が信号を受信した場合には、電圧端子Ｖ１に０Ｖの電圧を印加し、電圧端子Ｖ２に−３Ｖの電圧を印加する。そうすると、ＦＥＴ２，５はオン、ＦＥＴ３，４はオフとなる。従って、アンテナ１にて受信された信号は、入出力端子ＲＣを介して第１伝送経路に入って、第２伝送経路には入らない。そして、ＦＥＴ３はオフ状態であるので、その受信信号は受信端子ＲＸに達する。ここで、ＦＥＴ５をオンとしている理由は、第２伝送経路に漏れて入った信号をグランドに流して送信端子ＴＸに達することを防止するためである。
【００２４】
アンテナ１に送信用の信号を伝送する場合には、電圧端子Ｖ１に−３Ｖの電圧を印加し、電圧端子Ｖ２に０Ｖの電圧を印加して、ＦＥＴ３，４をオン、ＦＥＴ２，５をオフとする。送信端子ＴＸに入力された送信信号は、ＦＥＴ２，５がオフ状態であるので、第２伝送経路，入出力端子ＲＣを経てアンテナ１に確実に供給される。ここで、ＦＥＴ３をオンとしている理由は、第１伝送経路に漏れて入った信号をグランドに流して受信端子ＲＸに達することを防止するためである。
【００２５】
次に、インダクタ６を設けた本発明のスイッチング素子の回路特性の詳細について説明する。
【００２６】
図２は、前述した図１の簡略化した等価回路（第１伝送経路がオン，第２伝送経路がオフ）を示す。第１伝送経路は信号が導通するので抵抗Ｒｏｎで表現し、第２伝送経路は信号が遮断されるのでコンデンサＣｏｆｆ で表現する。ここで、図２における抵抗Ｒｏｎは一般的に数Ω程度と小さな値であるので、入出力端子ＲＣと受信端子ＲＸとはほとんど等電位となる。よって、図２の回路を更に図３に示すような回路に変形できる。図３において、インダクタＬとコンデンサＣｏｆｆ との共振作用によって、その共振条件を満足する周波数にて、入出力端子ＲＣ，送信端子ＴＸ間、及び、受信端子ＲＸ，送信端子ＴＸ間における絶縁度が向上する。
【００２７】
次に、本発明のスイッチング素子をプリント基板に実装する場合について説明する。図４は実装する基板１１の平面図、図５は基板１１にチップ状のスイッチング素子２０及びチップインダクタ（インダクタ素子）２１を実装した状態を示す図である。図４に示すように、基板１１の上面には、金膜からなる導体パターンが点在して形成されている。この導体パターンは、基板１１の中央に存在するＴ字状のグランドパターン１２と、このＴ字の柄の部分を挟んで対称に基板１１の辺縁まで延在する２個のＲＦパターン１３ａ， １３ｂと、このＴ字の柄と反対方向にＴ字の傘から少し離れた位置から基板１１の辺縁まで延在するＲＦパターン１４と、このＲＦパターン１４を挟んで対称に設けられた２個の直流電源用のＤＣパターン１５ａ， １５ｂとから構成される。そして、グランドパターン１２が形成されているＴ字型領域には、数個のヴィアホール１６が形成されている。各ヴィアホール１６の内壁及び基板１１の下面にもグランド用の金膜が形成されており、グランドパターン１２をなす金膜と基板１１の下面の金膜とは、各ヴィアホール１６内壁の金膜を介して電気的に接続されている。
【００２８】
以上のような構成のプリント基板１１上に、前述したような回路構成を有して樹脂にて封止されてパッケージ化されたチップ状のスイッチング素子２０、及び、同様にパッケージ化されたインダクタ６となるチップインダクタ２１が、半田等により実装されている（図５参照）。スイッチング素子２０は、電気的接続を取るための６本のピンを有しており、この６本のピンは、１本のグランドピン２２と３本のＲＦピン２３ａ， ２３ｂ， ２３ｃ と２本のＤＣピン２４ａ， ２４ｂとからなる。グランドピン２２はグランドパターン１２に接続されている。３本のＲＦピンのうちの１本のＲＦピン２３ａ はＲＦパターン１４に接続され、残りの２本のＲＦピン２３ｂ， ２３ｃはＲＦパターン１３ａ， １３ｂにそれぞれ接続されている。そして、ＲＦパターン１４が入出力端子ＲＣに相当し、ＲＦパターン１３ａ， １３ｂがそれぞれ送信端子ＴＸ，受信端子ＲＸに相当する。２本のＤＣピン２４ａ， ２４ｂは基板１１のＤＣパターン１５ａ， １５ｂにそれぞれ接続されている。
【００２９】
更に、チップインダクタ２１は、その両端子をＲＦパターン１３ａ， １３ｂにそれぞれ接続させた態様でプリント基板１１に実装されている。図６に示すように、チップインダクタ２１を付加しても、１個のスイッチング素子２０に対して１個のチップインダクタ２１を付加するだけで良いので、実装面積はほとんど変わらず、全体の大きさにあまり変化はなく、回路規模の大型化の虞はない。
【００３０】
本発明に使用するインダクタに必要なインダクタンスは２２ｎＨ程度である。これはインダクタ成分としては大きな値であり、スイッチング素子に組み込ませて同一のチップ上に作成することは困難である。よって、インダクタもチップ状にして、チップ状のスイッチング素子に外付けする構成とする。
【００３１】
次に、インダクタ６の配設の有無における特性比較について説明する。図６はインダクタ６を設けない従来例（図１４参照）における特性、図７はインダクタ６を設けた本発明例（図１参照）における特性を示す。図６，図７において、実線ａは入出力端子ＲＣ，送信端子ＴＸ間のアイソレーション、破線ｂは受信端子ＲＸ，送信端子ＴＸ間のアイソレーション、一点鎖線ｃは挿入損失をそれぞれ表している。図７に示す本発明例では、 １．６ＧＨｚ付近でアイソレーション特性が改善されていることがわかる。また、このときの挿入損失は劣化していない。
【００３２】
ＳＰＤＴスイッチング素子の従来例と本発明例とにおける各端子間のアイソレーション特性の差異について、図８〜図１２を参照して以下に詳述する。
【００３３】
図８（ａ）は、最も簡単なスイッチ回路の第２端子と第３端子との間にインダクタを取り付けた本発明の回路構成を示し、図８（ｂ）は、その第１ＦＥＴがオン、第２ＦＥＴがオフの場合の等価回路を示す。スイッチ等の測定系は通常５０Ω系を用いる。つまりこれは、測定装置，ケーブルはインピーダンスが５０Ωであるものを使用するということである。例えば図８（ｂ）において、第１端子，第２端子，第３端子を、それぞれ上述の入出力端子ＲＣ，受信端子ＲＸ，送信端子ＴＸと設定してスイッチを設計する場合、アンテナ，受信部，送信部は何れも５０Ωのインピーダンスに置き換えて考えることができる。
【００３４】
第２，第３端子間のアイソレーションは、図８（ｃ）のように第１端子に５０Ωが接続された場合の第２，第３端子間の絶縁度である。この場合の回路は図８（ｅ）のように変形できる。また、第１，第３端子間のアイソレーションは、図８（ｄ）のように第２端子に５０Ωが接続された場合の第１，第３端子間の絶縁度である。この場合の回路は図８（ｆ）のように変形できる。図８（ｅ），（ｆ）において、コイルＬとコンデンサＣｏｆｆ とによって共振回路を構成でき、図８（ｅ）の場合では第２，第３端子を、図８（ｆ）の場合では第１，第３端子を分離できる。
【００３５】
図８（ｅ），図８（ｆ）を比較すると、コイルＬとコンデンサＣｏｆｆ との位置が異なっており、この位置の違いがアイソレーション特性に反映される。図９は、Ｒｏｎ＝ ７．５Ω，Ｃｏｆｆ ＝ ０．１７４ｐＦ，Ｌ＝２２ｎＨとした場合の第２，第３端子間のアイソレーション（図中○−○のｅ）と第１，第３端子間のアイソレーション（図中□−□のｆ）との計算例を示している。図９に示すように、共振点を分けることができる。
【００３６】
この場合、図８（ｆ）の回路における共振点ｆ１は図８（ｅ）の回路における共振点ｅ１より高くなる。従って高周波側では、第１，第３端子間のアイソレーションを第２，第３端子間のそれより高くできる。このように、周波数帯域の違いにより、第１，第３端子間のアイソレーションと第２，第３端子間のアイソレーションとの大小関係を変えることが可能である。このことは、図７に示す本発明例のアイソレーション特性のグラフに見られている。
【００３７】
一方、第２，第３端子間にインダクタを接続しない場合（従来例）を考えると、第１，第３端子間はＣｏｆｆ だけで信号を減衰させるが、第２，第３端子間では、Ｃｏｆｆ とＲｏｎとによって信号を減衰させるので、Ｒｏｎがある分だけ、第２，第３端子間の方が必ずアイソレーション特性が良くなる。このことは、図６の従来例のアイソレーション特性のグラフに見られている。
【００３８】
次に、アイソレーション特性を求めるための計算について示す。図８（ｅ），（ｆ）の回路に信号源（内部抵抗５０Ω）と負荷（抵抗５０Ω）とが接続された場合の回路を図１０（ａ），（ｂ）に示す。図１０（ａ），（ｂ）のＡ−Ｂ−Ｃで構成する△形回路を、図１１に示すようにして、Ｙ形回路に変えた場合を図１２に示す。ここで、図１２におけるＺａ，Ｚｂ，Ｚｃ は以下のように表される。
Ｚａ ＝（Ｚａｂ・Ｚｃａ）／（Ｚａｂ＋Ｚｂｃ＋Ｚｃａ）
Ｚｂ ＝（Ｚａｂ・Ｚｂｃ）／（Ｚａｂ＋Ｚｂｃ＋Ｚｃａ）
Ｚｃ ＝（Ｚｃａ・Ｚｂｃ）／（Ｚａｂ＋Ｚｂｃ＋Ｚｃａ）
また、図８（ｅ）の回路では、Ｚａｂ＝ｊωＬ，Ｚｃａ＝Ｒｏｎ，Ｚｂｃ＝１／（ｊωＣｏｆｆ）であり、図８（ｆ）の回路では、Ｚａｂ＝１／（ｊωＣｏｆｆ），Ｚｃａ＝Ｒｏｎ，Ｚｂｃ＝ｊωＬである。
【００３９】
図１２の回路における全体のインピーダンスＺは、次のようになる。
Ｚ＝１００ ＋Ｚａ ＋Ｚｃ −（５０＋Ｚｃ）^２ ／（１００ ＋Ｚｂ ＋Ｚｃ）
図８（ｅ）の回路と図８（ｆ）の回路とにおいて共振点が違ってくることは、上記計算で、最もＺが大きくなる点が異なることからわかる。
【００４０】
以上のように、従来例では端子間のアイソレーションの大小関係は、使用周波数とは無関係に常に一定であるが、本発明例ではその大小関係を、使用周波数に関連付けて変えることができる。よって、特に高いアイソレーションが要求される端子間にて高アイソレーションが得られるように周波数を設定できる等、本発明例に見られる上述したようなアイソレーション特性を有効に利用できる。以下、この適用例について説明する。
【００４１】
前述したようなアンテナスイッチに本発明のスイッチング素子を用いる場合（図１参照）、送信端子ＴＸ側（パワーアンプ側）の信号が受信端子ＲＸ側に漏れない必要がある。この場合、送信端子ＴＸ，受信端子ＲＸ間での高いアイソレーションが要求されるため、送信端子ＴＸ，受信端子ＲＸ間で最も高いアイソレーションが得られるようにインダクタ６を取り付ける。
【００４２】
図１３は、本発明のスイッチング素子を用いたデュアルシンセサイザの構成を示す。この構成は、ＰＨＳシステムの親機または基地局に採用される構成である。２つの第１，第２シンセサイザ（発振器）３１，３２の発振周波数がわずかに違っており、両者をスイッチで切り替えるシステムである。この場合、２つの第１，第２シンセサイザ（発振器）３１，３２間で高アイソレーションを得る必要がある。このシステムの第２〜第５スイッチ３４〜３７は、前述の図８で示した第１，第３端子間に相当するアイソレーションが高いことが要求され、第１スイッチ３３では第２，第３端子間のアイソレーションが高いことが要求される。この場合、各スイッチ３３〜３７において、それぞれに適したインダクタンスを有するインダクタを設けることにより、全体として取り付けない場合よりも、高いアイソレーションが得られる。
【００４３】
なお、携帯電話等におけるＳＰＤＴスイッチに使用される素子としてはＭＥＳＦＥＴが望ましい。この理由について以下に説明する。ダイオードを用いたスイッチでは、オン状態において順方向電流を流すためにバイアス電流が必要であり、低消費電力化の流れに適応できない。バイポーラトランジスタを用いたスイッチでは、ベース電流によってコレクタ電流を制御するので、切り換えを制御する電流（ベース電流）が信号電流に影響を与えて好ましくない。ＭＯＳＦＥＴを用いたスイッチでは、携帯電話で使用するＧＨｚ帯域での動作を行えない。これらに対して、ＭＥＳＦＥＴを用いたスイッチでは、大きな電力を消費しない、切り換えを電圧にて制御するのでバイポーラトランジスタのような問題はない、ＧＨｚ帯域での動作が可能であるという利点があり、ＳＰＤＴスイッチにはＭＥＳＦＥＴが使用されることが多い。
【００４４】
【発明の効果】
以上のように本発明の半導体装置では、信号の伝送経路外にインダクタを設けて共振回路を構成するようにしたので、規模が小さい回路構成にて、挿入損失を劣化させることなく高いアイソレーション特性を得ることができる。
【図面の簡単な説明】
【図１】本発明のスイッチング素子を用いたアンテナスイッチの構成を示す回路図である。
【図２】図１の簡略化した等価回路図である。
【図３】図２の回路を変形した回路図である。
【図４】本発明のスイッチング素子を実装する基板を示す平面図である。
【図５】本発明のスイッチング素子を基板に実装した状態を示す図である。
【図６】従来例のスイッチング素子における特性（アイソレーション，挿入損失）を示すグラフである。
【図７】本発明のスイッチング素子における特性（アイソレーション，挿入損失）を示すグラフである。
【図８】各端子間のアイソレーションの大小関係を説明するための回路図である。
【図９】各端子間のアイソレーションの計算結果を示すグラフである。
【図１０】図８の回路に信号源と負荷とを接続した回路図である。
【図１１】△形回路とＹ形回路との関連を示す回路図である。
【図１２】図１０の回路を変形した回路図である。
【図１３】本発明のスイッチング素子を用いたローカルスイッチの構成図である。
【図１４】従来のＦＥＴスイッチング素子の構成を示す回路図である。
【図１５】共振作用を利用して高アイソレーション化を図る従来技術の一例を示す図である。
【図１６】共振作用を利用して高アイソレーション化を図る従来技術の他の例を示す図である。
【符号の説明】
１ アンテナ
２，３，４，５ ＦＥＴ
６ インダクタ
１１ 基板
２０ スイッチング素子
２１ チップインダクタ
ＲＣ 入出力端子（第１端子）
ＲＸ 受信端子（第２端子）
ＴＸ 送信端子（第３端子）

Claims (1)

1. 入出力端子，受信端子間の第１の伝送経路と、送信端子，前記入出力端子間の第２の伝送経路とを切り換えるチップスイッチング素子と、前記受信端子と前記送信端子との間に前記入出力端子を介さずに接続したチップインダクタとをプリント基板上に実装した構成を有することを特徴とする半導体装置。

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