JP4899380B2

JP4899380B2 - 半導体装置

Info

Publication number: JP4899380B2
Application number: JP2005242789A
Authority: JP
Inventors: 和成北村; 真喜雄小丸
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2005-08-24
Filing date: 2005-08-24
Publication date: 2012-03-21
Anticipated expiration: 2025-08-24
Also published as: JP2007059604A

Description

この発明は例えばＭＭＩＣなどとして好ましく用いることができる半導体装置に関し、さらに詳細にはバイアホールの裏面に設けられた接地配線との導通検出を容易にした半導体装置に関するものである。

従来の技術として、ミリ波帯の伝送線路に対して、接地との間にスイッチング素子としての電界効果トランジスタを設けてなるミリ波帯半導体スイッチ回路において、給電線路に接続される複数の櫛歯状のゲート電極と、上記複数のゲート電極を所定の間隔をおいて交互に挟む各複数の第１電極及び第２電極と、上記複数の第１電極を、該第１電極の長手方向の両端において互いに接続する第１電極接続配線と、隣り合う第２電極をエアーブリッジにより接続する第２電極接続配線と、上記第１電極接続配線、又は、上記第２電極接続配線により接続される第２電極であって接続方向の両端に位置する２つの第２電極を接地する接地配線とを備え、上記接地配線に接続されていない、上記第２電極接続配線により接続される第２電極であって接続方向の両端に位置する２つの電極、又は、上記第１電極接続配線に、伝送線路を接続したことを特徴とするミリ波帯半導体スイッチ回路がある（例えば特許文献１参照。）。

特開２０００−２９４５６８号公報（第２頁、図１、図１０）

従来の半導体装置としてのトラジスタは以上のように構成されているので、ソース電極−裏面間を複数のバイアホールが並列接続された状態になるため、バイアホールの未導通状態の検出は困難であり、バイアホールの導通状態の検出は、ＲＦ検査が行なわれる段階まで検出することができず、製造工程などで不具合品を早期に確実に除去できないなどの問題点があった。

この発明は上記のような従来技術の課題を解消するためになされたもので、従来構造品と同等の特性を出せるとともに、バイアホールの導通状態の検査を容易にし、不具合品を早期に除去することができる半導体装置を提供することを目的としている。

この発明による半導体装置は、半導体基板の表面に並設された複数のゲート電極並びにこれらゲート電極をそれぞれ挟むように配設された第１の電極及び第２の電極からなる複数組のＦＥＴと、上記並設された複数組のＦＥＴの一端部側及び他端部側にそれぞれ配設され、上記一端部側ＦＥＴの第１の電極に接続された第１のバイアホール、及び上記他端部側のＦＥＴの第１の電極に接続された第２のバイアホールと、上記半導体基板の裏面側に設けられ上記第１のバイアホール及び第２のバイアホールを接続する接地用の裏面導体と、上記一端部側ＦＥＴの第１の電極から上記他端部側のＦＥＴの第１の電極に向けて隣接する第１の電極同士を順次接続する場合に要するｎ個（但し、ｎは２以上の整数）の接続体の内、任意の１箇所が切断または非導通状態に形成されて、（ｎ−１）個の接続体によって上記第１の電極相互を接続してなるエアーブリッジと、を備えたものである。

この発明においては、一端部側ＦＥＴの第１の電極から他端部側のＦＥＴの第１の電極に向けて隣接する第１の電極相互を順次接続したときに要するｎ個の接続体の内、任意の１箇所を切断または非導通状態に形成したことにより、第１のバイアホール及び第２のバイアホール間の導通チェックにて容易、かつ早期にバイアホールの導通状態の検出が可能となり、不具合品の除去が簡単にできる。

実施の形態１．
以下、この発明の実施の形態１による半導体装置を図について説明する。図１（ａ）は半導体装置としてのトランジスタを模式的に示す上面図、図１（ｂ）は図１（ａ）のＩｂ−Ｉｂ線における断面図である。図において、化合物半導体からなる半導体基板１の表面には、ゲート電極２１〜２６と、このゲート電極２１〜２６をそれぞれ挟むように配設されたソース電極を構成する第１の電極３１〜３４、及びドレイン電極を構成する第２の電極４１〜４３からなる複数組のＦＥＴが並設されている。

上記並設された複数組のＦＥＴの一端部側（図の上方側）には、該一端部側ＦＥＴの第１の電極３１に接続された第１のバイアホール５１が設けられ、他端部側（図の下方側）には、該他端部側のＦＥＴの第１の電極３４に接続された第２のバイアホール５２が設けられている。上記第１のバイアホール５１及び第２のバイアホール５２は、半導体基板１の裏面側に設けられた接地用の裏面導体７によって相互に接続されている。また、ゲート電極２１〜２６はゲート電極給電線路２０によって並列に接続され、第２の電極４１〜４３はドレイン電極引き出し線路４０によって並列に接続されている。

そして、一端部側の第１の電極３１は、隣接する第１の電極３２に対して、導電性のエアーブリッジからなる第１電極接続線路６１によって、ゲート電極２１、２２、及び第２の電極４１を跨いで上記ドレイン電極引き出し線路４０の引き出し方向に直交する向きに接続され、他端部側の第１の電極３４は、一端部側の方向に隣接する第１の電極３３に対して、同様の導電性のエアーブリッジからなる第１電極接続線路６２によってゲート電極２５、２６、及び第２の電極４３を跨いで接続されている。この実施の形態１では、図の中央部に位置している隣接する第１の電極３２、３３同士を相互に接続するエアーブリッジ（第１電極接続線路）は設けられていない。結局、この例では隣接する第１の電極３１〜３４の全てをエアーブリッジ（第１電極接続線路）で順次接続する場合に要する接続体の数ｎは３つであるが、一つ少ない（ｎ−１）個の接続体で接続されている。

上記ＦＥＴは、並設されたゲート電極２１〜２６同士が図１（ａ）の右側に設けられたゲート電極給電線路２０によって櫛歯状に並列接続され、ドレイン電極である第２の電極４１〜４３同士が図１（ａ）の左側に設けられたドレイン電極引き出し線路４０によって並列に接続され、ソース電極である第１の電極３１〜３４同士は２つのエアーブリッジからなる第１電極接続線路６１、６２により中央部を除いて相互に接続し、更に、上記並列に接続されるトランジスタの両端に位置する２つのソース電極である第１の電極３１、３４に、それぞれ１個のバイアホール５１、５２が接続された構造を有する例えばＭＭＩＣの半導体スイッチなどとして好適に用いられるトランジスタである。

次に上記のように構成された実施の形態１の動作について説明する。この例では、図の中央部に位置する第１の電極３２、３３同士を相互に接続するエアーブリッジ（第１電極接続線路）は設けられていないが、第１の電極３２と第１の電極３３とは、第１電極接続線路６１、第１の電極３１、第１のバイアホール５１、裏面導体７、第２のバイアホール５２、第１の電極３４、及び第１電極接続線路６２を介して同一の電位に保持されており、結局ドレイン電極とソース電極間にゲート電極を挟んだ複数組のＦＥＴの全てを並列接続したものと同様であるので、第１の電極３２、３３同士をエアーブリッジで接続したものと同等の特性を得ることができる。

一方、上記のように構成された半導体装置の例えば製造過程で、第１及び第２のバイアホール５１、５２の導通状態を検出する場合、半導体基板１の表面側では、バイアホール５１及びバイアホール５２の間は、第１の電極３２、及び第１の電極３３同士を接続するエアーブリッジ（第１電極接続線路）が設けられていない、即ち、切断ないしは非導通状態に形成されているので、第１のバイアホール５１、裏面導体７、及び第２のバイアホール５２の直列回路の構成となり、その直列回路の導通検査を、例えばＦＥＴのＤＣ検査で用いる図示を省略している測定用のプローブを表面側のバイアホール５１、５２部分に接触させることで、導通状態（未導通状態）を容易に検知することができ、不良品の選別、あるいは除去が早期にかつ容易にできるという顕著な効果が得られる。

なお、上記バイアホールの導通検査を行う場合、第１及び第２のバイアホール５１、５２の上面に測定用のプローブ（検査端子）を当てて検査を行うと、バイアホール上面部は薄い金属膜のため、穴を開けたり、傷を付けてしまう恐れがあるため、第１及び第２のバイアホール５１、５２に接続された測定用パッド（図示省略）を、例えば第１及び第２のバイアホール５１、５２にそれぞれ隣接させて設けることは好ましく、その場合には上記の様な不具合の発生を防止できる効果が得られる。

また、上記説明では、複数（６組）のＦＥＴの第１の電極３１、３２、３３、３４に対して、エアーブリッジ（第１電極接続線路）を設けない位置を、中央部の第１の電極３２、及び３３の間としたが、これに限定されるものではなく、例えば一端部側の第１の電極３１、及び３２の間のみを切断または非導通状態に形成し、あるいは、他端部側の第１の電極３３、及び３４の間のみを切断または非導通状態に形成しても差し支えない。要するに、この例においては、一端部側ＦＥＴの第１の電極３１から他端部側のＦＥＴの第１の電極３４に向けて、隣接する第１の電極相互を順次全て接続する場合に少なくとも３つの第１電極接続線路を必要とする構成において、第１電極接続線路の任意の１箇所が切断または非導通状態に形成されていればよい。

上記説明したように、この発明の実施の形態１によれば、一端部側ＦＥＴの第１の電極３１から他端部側のＦＥＴの第１の電極３４に向けて、隣接する第１の電極相互を順次全て接続する場合に要する３つの第１電極接続線路の内、任意の１箇所を切断または非導通状態に形成したことにより、第１のバイアホール５１及び第２のバイアホール５２間の導通チェックによってバイアホールの導通状態の検出が容易かつ早期に可能となり、不具合品の除去が簡単にかつ完全にできる。このため、得られる半導体装置の信頼性も向上する効果が得られる。

なお、上記実施の形態の説明では、第１の電極３１〜３４同士を接続する接続体である第１電極接続線路６１、６２を、エアーブリッジで構成した場合について説明したが、必ずしもこれに限定されるものではない。また、半導体基板１の種類、得られる半導体装置の用途など、種々の変形や変更が可能であることは言うまでもない。

この発明の実施の形態１による半導体装置を説明するもので、図１（ａ）は半導体装置としてのトランジスタを模式的に示す上面図、図１（ｂ）は図１（ａ）のＩｂ−Ｉｂ線における断面図である。

符号の説明

１半導体基板、２０ゲート電極給電線路、２１〜２６ゲート電極、３１〜３４第１の電極（ソース電極）、４０ドレイン電極引き出し線路、４１〜４３第２の電極（ドレイン電極）、５１第１のバイアホール、５２第２のバイアホール、６１、６２第１電極接続線路（エアーブリッジ）、７裏面導体。

Claims

半導体基板の表面に並設された複数のゲート電極並びにこれらゲート電極をそれぞれ挟むように配設された第１の電極及び第２の電極からなる複数組のＦＥＴと、上記並設された複数組のＦＥＴの一端部側及び他端部側にそれぞれ配設され、上記一端部側ＦＥＴの第１の電極に接続された第１のバイアホール、及び上記他端部側のＦＥＴの第１の電極に接続された第２のバイアホールと、上記半導体基板の裏面側に設けられ上記第１のバイアホール及び第２のバイアホールを接続する接地用の裏面導体と、上記一端部側ＦＥＴの第１の電極から上記他端部側のＦＥＴの第１の電極に向けて隣接する第１の電極同士を順次接続したときに要するｎ個（但し、ｎは２以上の整数）の接続体の内、任意の１箇所が切断または非導通状態に形成されて、（ｎ−１）個の接続体によって上記第１の電極相互を接続してなるエアーブリッジと、を備えたことを特徴とする半導体装置。
上記半導体基板は化合物半導体基板であることを特徴とする請求項１に記載の半導体装置。
上記第１の電極はソース電極であることを特徴とする請求項１または請求項２に記載の半導体装置。
上記第１のバイアホール及び第２のバイアホールにそれぞれ接続された検査用の一対の測定パッドを設けてなることを特徴とする請求項１ないし請求項３の何れかに記載の半導体装置。