CN111952285B - 阵列基板母板和检测刻蚀残留的方法 - Google Patents

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Abstract

本发明实施例公开了一种阵列基板母板和检测刻蚀残留的方法。该阵列基板母板包括至少一个阵列基板和至少一个测试元件，测试元件用于监控阵列基板的被监控层的刻蚀残留；测试元件包括：测试走线层，测试走线层与阵列基板的被监控层同层设置；测试走线层包括相邻设置的第一测试走线和第二测试走线，第一测试走线和第二测试走线均沿第一方向延伸且绝缘；第一焊盘，位于第一测试走线的一端，第一焊盘与第一测试走线短接；第二焊盘，位于第二测试走线的一端，第二焊盘与第二测试走线短接；其中，通过侦测第一焊盘和第二焊盘的电学参数测试第一测试走线和第二测试走线之间是否短接。与现有技术相比，本发明实施例提升了产品良率、降低了生产成本。

Description

阵列基板母板和检测刻蚀残留的方法
技术领域
本发明实施例涉及显示技术领域，尤其涉及一种阵列基板母板和检测刻蚀残留的方法。
背景技术
随着显示技术的不断发展，显示面板的应用范围越来越广泛，因此阵列基板的生产规模也随之不断扩大。面板生产厂商研发高品质显示面板的同时也在追求更低的生产成本。
在现有技术中，由于阵列基板上的走线间距较小，阵列基板在生产过程中走线之间容易发生短路，且不能及时检出。直到在形成显示面板后进行点屏检测时，显示面板产生烧角的现象，阵列基板中的短路缺陷才能被检出。因此，现有技术存在产品的良率较低、生产成本较高的问题。
发明内容
本发明实施例提供一种阵列基板母板和检测刻蚀残留的方法，以提升产品良率、降低生产成本。
为实现上述技术目的，本发明实施例提供了如下技术方案：
一种阵列基板母板，包括至少一个阵列基板和至少一个测试元件，所述测试元件用于监控所述阵列基板的被监控层的刻蚀残留；所述测试元件包括：
测试走线层，所述测试走线层与所述阵列基板的被监控层同层设置；所述测试走线层包括相邻设置的第一测试走线和第二测试走线，所述第一测试走线和所述第二测试走线均沿第一方向延伸且绝缘；
第一焊盘，位于所述第一测试走线的一端，所述第一焊盘与所述第一测试走线短接，作为所述第一测试走线的测试端子；
第二焊盘，位于所述第二测试走线的一端，所述第二焊盘与所述第二测试走线短接，作为所述第二测试走线的测试端子；其中，通过侦测所述第一焊盘和所述第二焊盘的电学参数测试所述第一测试走线和所述第二测试走线之间是否短接。
进一步地，所述被监控层包括被监控走线，所述被监控走线沿所述第一方向延伸；
所述第一测试走线和所述第二测试走线均为测试走线；所述被监控走线的线宽和所述测试走线的线宽相同；相邻两根所述测试走线的线距与相邻两根所述被监控走线的线距相同。
进一步地，阵列基板母板还包括衬底，所述阵列基板和所述测试元件均设置在所述衬底上；
所述阵列基板还包括：
第一走线层，所述第一走线层设置于所述衬底和所述被监控层之间；所述第一走线层包括至少两条第一走线，所述第一走线沿第二方向延伸；所述第二方向与所述第一方向交叉；
第一绝缘层，所述第一绝缘层设置于所述第一走线层和所述被监控层之间；对应所述第一绝缘层设置有所述第一走线的区域高于对应所述第一绝缘层未设置有所述第一走线的区域；
所述测试元件还包括：
第二走线层，与所述第一走线层同层设置；所述第二走线层包括至少两条第二走线，所述第二走线沿所述第二方向延伸；
第二绝缘层，与所述第一绝缘层同层设置；对应所述第二绝缘层设置有所述第二走线的区域高于对应所述第二绝缘层未设置有所述第二走线的区域。
进一步地，至少两个所述测试元件构成第一测试元件组；
所述第一测试元件组对应的各测试元件中的所述第二走线的线距均相同，且线宽均不相同；
或者，所述第一测试元件组对应的各测试元件中的所述第二走线的线宽均相同，且线距均不相同。
进一步地，所述阵列基板包括层叠设置的第一金属层、第二金属层和第三金属层；
其中，所述第一走线层包括第一金属层和/或第二金属层；所述被监控层包括第三金属层。
进一步地，所述第一测试走线的数量为至少两条，每条所述第一测试走线的一端均与所述第一焊盘短接；
所述第二测试走线的数量为至少两条，每条所述第二测试走线的一端均与所述第二焊盘短接；
所述第一测试走线与所述第二测试走线每隔M条交替设置，M为正整数。
进一步地，至少两个所述测试元件构成第二测试元件组；
所述第一测试走线和所述第二测试走线均为测试走线；所述第二测试元件组对应的各测试元件中的所述测试走线的线宽均相同；所述第二测试元件组对应的各测试元件中的所述测试走线的线距均相同；且所述第二测试元件组对应的各测试元件中的M的取值均不相同。
进一步地，至少两个所述测试元件构成第三测试元件组；所述第一测试走线和所述第二测试走线均为测试走线；
所述第三测试元件组对应的各测试元件中的所述测试走线的线距均相同；所述第三测试元件组对应的各测试元件中的M的取值均相同；且所述第三测试元件组对应的各测试元件中的所述测试走线的线宽均不相同；
或者，所述第三测试元件组对应的各测试元件中的所述测试走线的线宽均相同；所述第三测试元件组对应的各测试元件中的M的取值均相同；且所述第三测试元件组对应的各测试元件中的所述测试走线的线距均不相同。
进一步地，所述测试元件位于所述阵列基板母板的边缘；
或者，所述阵列基板的数量为至少两个，所述测试元件位于相邻两个所述阵列基板之间。
相应地，本发明还提供了一种检测刻蚀残留的方法，该方法可适用于对本发明任意实施例提供的阵列基板母板中的阵列基板的刻蚀残留的检测，该方法包括：
在衬底上形成至少一个阵列基板的同时，在所述衬底上形成至少一个测试元件；其中，所述测试元件包括：测试走线层、第一焊盘和第二焊盘，所述测试走线层与所述阵列基板的被监控层同层设置；所述测试走线层包括第一测试走线和第二测试走线，所述第一测试走线和所述第二测试走线均沿第一方向延伸且绝缘；第一焊盘位于所述第一测试走线的一端，所述第一焊盘与所述第一测试走线短接，作为所述第一测试走线的测试端子；第二焊盘位于所述第二测试走线的一端，所述第二焊盘与所述第二测试走线短接，作为所述第二测试走线的测试端子；
侦测所述第一焊盘和所述第二焊盘的电学参数，判断所述第一测试走线和所述第二测试走线之间是否短接。
本发明实施例通过在阵列基板外设置测试元件，测试元件中的第一测试走线和第二测试走线与被监控层同层设置，第一焊盘位于第一测试走线的一端，第一焊盘与第一测试走线短接；第二焊盘位于第二测试走线的一端，第二焊盘与第二测试走线短接；第一焊盘和第二焊盘用于测试第一测试走线和第二测试走线之间是否短接，以此实现测试元件监控阵列基板的刻蚀残留的作用。与现有技术中直到显示面板进行点屏检测时才能够发现阵列基板中的走线短路相比，本发明实施例可以在阵列基板中的被监控层制作完成之后，在第一时间准确监控到被监控层的刻蚀残留，从而提升了产品良率、降低了生产成本，对生产具有重要意义。
附图说明
图1为本发明实施例提供的一种阵列基板母板的结构示意图；
图2为沿图1中A-A的剖面结构示意图；
图3为图1中的测试元件的结构示意图；
图4为图3中的第一测试走线和第二测试走线短接的结构示意图；
图5为本发明实施例提供的另一种测试元件的结构示意图；
图6为图5中的第一测试走线和第二测试走线短接的结构示意图；
图7为本发明实施例提供的另一种测试元件的结构示意图；
图8为本发明实施例提供的又一种测试元件的结构示意图；
图9为本发明实施例提供的另一种阵列基板母板的结构示意图；
图10为沿图9中B-B的剖面结构示意图；
图11为图9中的测试元件的结构示意图；
图12为图11中的第一测试走线和第二测试走线短接的结构示意图；
图13为本发明实施例提供的一种DOE实验的结构示意图；
图14为本发明实施例提供的另一种DOE实验的结构示意图；
图15为本发明实施例提供的又一种DOE实验的结构示意图；
图16为本发明实施例提供的又一种DOE实验的结构示意图；
图17为本发明实施例提供的又一种DOE实验的结构示意图；
图18为本发明实施例提供的又一种阵列基板母板的结构示意图；
图19为本发明实施例提供的一种检测刻蚀残留的方法的流程图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
图1为本发明实施例提供的一种阵列基板母板的结构示意图，图2为沿图1中A-A的剖面结构示意图。参见图1和图2，阵列基板母板包括衬底100、至少一个阵列基板110和至少一个测试元件120，阵列基板110和测试元件120均设置在衬底100上。可选地，阵列基板110和衬底100之间还可以设置有绝缘层、有源层等膜层结构；测试元件120和衬底100之间还可以设置有绝缘层等膜层结构，本发明不做限定。测试元件120用于监控阵列基板110的被监控层的刻蚀残留。图1中示例性地示出了阵列基板母板包括四个阵列基板110和四个测试元件120，四个测试元件120构成测试元件区120A。在后续阵列基板的制作工艺中，可以通过切割阵列基板母板形成四个独立的阵列基板。在其他实施例中，还可以设置阵列基板母板包括一个阵列基板110和一个测试元件120、一个阵列基板110和多个测试元件120、或者多个阵列基板110和一个测试元件120等。
示例性地，阵列基板110中的薄膜晶体管TFT为顶栅型结构，阵列基板110包括层叠设置的第一金属层113、栅极绝缘层115、第二金属层114、中间绝缘层116和第三金属层111。其中，第一金属层113可以设置有扫描线和电容的第一极板，第二金属层114可以设置有电容的第二极板，第三金属层111可以设置有数据线。在阵列基板的制作过程中，需要采用刻蚀工艺对第一金属层113、第二金属层114和第三金属层111等走线层进行图案化，形成多条走线。然而，由于刻蚀工艺本身的技术缺陷，在进行刻蚀工艺时走线之间会产生刻蚀残留，相邻两条走线之间的刻蚀残留可能导致走线短路。
测试元件120用于监控阵列基板110中走线的刻蚀残留是指，采用测试元件120模拟阵列基板110中的走线，测试元件120中的测试走线与被监控层中的走线同层设置且在同一工艺步骤中形成。若被监控层中的走线存在刻蚀残留，那么测试走线也会存在刻蚀残留。因此，通过侦测测试元件120的短路情况，可以监控阵列基板110内的短路情况，及时发现阵列基板在生产过程中的缺陷。
可选地，若监控第一金属层113中走线的刻蚀残留，可以将第一金属层113称为被监控层，测试元件120中的测试走线层与第一金属层113同层设置，以使测试走线层与第一金属层113在同一工艺步骤中形成。可选地，若监控第二金属层114中走线的刻蚀残留，可以将第二金属层114称为被监控层，测试元件120中的测试走线层与第二金属层114同层设置。可选地，若监控第三金属层111中走线的刻蚀残留，可以将第三金属层111称为被监控层，测试元件120中的测试走线层与第三金属层111同层设置。可选地，若监控第二金属层114和第三金属层111中的刻蚀残留，可以将第二金属层114和第三金属层111均称为被监控层，测试元件120中的第一测试走线层与第二金属层114同层设置，测试元件120中的第二测试走线层与第三金属层111同层设置。可选地，若监控第一金属层113、第二金属层114和第三金属层111中的刻蚀残留，可以将第一金属层113、第二金属层114和第三金属层111均称为被监控层，测试元件120中的第一测试走线层与第一金属层113同层设置，测试元件120中的第二测试走线层与第二金属层114同层设置，测试元件120中的第三测试走线层与第三金属层111同层设置。
图3为图1中的测试元件的结构示意图。结合图1-图3，以第三金属层111作为被监控层为例对测试元件120的结构进行说明，测试元件120包括：测试走线层121、第一焊盘1221和第二焊盘1222。测试走线层121与第三金属层111同层设置。测试走线层121包括至少两条测试走线，具体地，测试走线层121包括相邻设置的第一测试走线1211和第二测试走线1212，第一测试走线1211和第二测试走线1212均沿第一方向X延伸且绝缘。第一焊盘1221位于第一测试走线1211的一端，第一焊盘1221与第一测试走线1211短接。第一焊盘1221作为第一测试走线1211的测试端子，以便于在进行检测时与测试探针连接，将第一测试走线1211上的电信号引出。第二焊盘1222位于第二测试走线1212的一端，第二焊盘1222与第二测试走线1212短接。第二焊盘1222作为第二测试走线1212的测试端子，以便于在进行检测时与测试探针连接，将第二测试走线1212上的电信号引出。即，通过侦测第一焊盘1221和第二焊盘1222的电学参数可以测试第一测试走线1211和第二测试走线1212之间是否短路。
图4为图3中的第一测试走线和第二测试走线短接的结构示意图。参见图3和图4，当刻蚀残留130将第一测试走线1211和第二测试走线1212短接，第一焊盘1221和第二焊盘1222之间呈现电学导通。示例性地，采用电子探针进行电学测试，当第一焊盘1221和第二焊盘1222之间的电阻接近零时，可以判断出第一测试走线1211和第二测试走线1212短路；反之第一测试走线1211和第二测试走线1212未短路。或者，当第一焊盘1221和第二焊盘1222之间存在电流时，可以判断出第一测试走线1211和第二测试走线1212短路；反之第一测试走线1211和第二测试走线1212未短路。
本发明实施例通过在阵列基板110外设置测试元件120，测试元件120中的第一测试走线1211和第二测试走线1212与被监控层同层设置，第一焊盘1221位于第一测试走线1211的一端，第一焊盘1221与第一测试走线1211短接；第二焊盘1222位于第二测试走线1212的一端，第二焊盘1222与第二测试走线1212短接；第一焊盘1221和第二焊盘1222用于测试第一测试走线1211和第二测试走线1212之间是否短接，以此实现测试元件120监控阵列基板110的刻蚀残留130的作用。与现有技术中直到显示面板进行点屏检测时才能够发现阵列基板中的走线短路相比，本发明实施例可以在阵列基板中的被监控层制作完成之后，在第一时间准确监控到被监控层的刻蚀残留，从而提升了产品良率、降低了生产成本，对生产具有重要意义。
在上述各实施例中，第一焊盘1221和第二焊盘1222可以是与测试走线层121同层设置，也可以是异层设置。其中，若第一焊盘1221和第二焊盘1222与测试走线层121同层设置，可以在被监控层和测试走线层121制作完成之后即对被监控层进行侦测；若第一焊盘1221和第二焊盘1222与测试走线层121异层设置，可以在第一焊盘1221和第二焊盘1222制作完成之后再对被监控层进行侦测。可选地，第三金属层111为被监控层，测试走线层121与第三金属层111同层设置，第一焊盘1221和第二焊盘1222与测试走线层121同层设置，可以在第三金属层111制作完成之后即对第三金属层111进行侦测。可选地，第一金属层113和第三金属层111均为被监控层，第一测试走线层与第一金属层113同层设置，第二测试走线层与第三金属层111同层设置，第一测试走线层中的第一焊盘1221和第二焊盘1222与第三金属层111同层设置，第二测试走线层中的第二焊盘1222和第三焊盘与第三金属层111同层设置。这样，可以在第三金属层111制作完成之后，再同时对第一金属层113和第三金属层111进行侦测。
在本发明的一种实施方式中，可选地，测试走线层121中的测试走线(包括第一测试走线1211和第二测试走线1212)与被监控层中的被监控走线的延伸方向、线宽和线距均相同，即测试走线层121与被监控层的制作工艺条件一致，提升了测试走线层121对被监控层中的刻蚀残留监控的精度和有效性。
继续参见图1-图4，以第三金属层111是被监控层为例进行说明，第三金属层111包括走线1111和走线1112，走线1111和走线1112沿第一方向X延伸，且绝缘；走线1111、走线1112、第一测试走线1211和第二测试走线1212的线宽相同；第一测试走线1211和第二测试走线1212的线距d2与走线1111和走线1112的线距d1相同。这样，测试元件120能够更为准确地模拟第三金属层111的制作工艺条件，监控第三金属层111中的刻蚀残留。
在上述各实施例中，示例性地示出了第一测试走线1211和第二测试走线1212均为一条，这并非对本发明的限定。为了进一步提升测试元件120监控刻蚀残留的准确性，还可以设置第一测试走线1211的数量为至少两条，每条第一测试走线1211的一端均与第一焊盘1221短接；第二测试走线1212的数量为至少两条，每条第二测试走线1212的一端均与第二焊盘1222短接；第一测试走线1211与第二测试走线1212每隔M条交替设置，M为正整数。
下面就第一测试走线1211和第二测试走线1212的其他设置方式进行说明。
图5为本发明实施例提供的另一种测试元件的结构示意图。参见图5，在本发明的一种实施方式中，可选地，第一测试走线1211的数量为两条，每条第一测试走线1211的一端均与第一焊盘1221短接；第二测试走线1212的数量为两条，每条第二测试走线1212的一端均与第二焊盘1222短接；每条第一测试走线1211与每条第二测试走线1212交替设置，即M＝1。
图6为图5中的第一测试走线和第二测试走线短接的结构示意图。参见图5和图6，当刻蚀残留130将任意两条第一测试走线1211和第二测试走线1212短接，第一焊盘1221和第二焊盘1222呈现电学导通。例如，第二条第一测试走线1211和第一条第二测试走线1212被刻蚀残留130短接时，第一焊盘1221、第二条第一测试走线1211、刻蚀残留130、第一条第二测试走线1212和第二焊盘1222呈现电学导通。又如，第二条第一测试走线1211和第二条第二测试走线1212短路时，第一焊盘1221、第二条第一测试走线1211、刻蚀残留130、第二条第二测试走线1212和第二焊盘1222呈现电学导通。
图7为本发明实施例提供的另一种测试元件的结构示意图。参见图7，在本发明的一种实施方式中，可选地，第一测试走线1211的数量为多条，每条第一测试走线1211的一端均与第一焊盘1221短接；第二测试走线1212的数量为多条，每条第二测试走线1212的一端均与第二焊盘1222短接；每条第一测试走线1211与每条第二测试走线1212交替设置，即M＝1。与图5中类似，当刻蚀残留130将任意两条第一测试走线1211和第二测试走线1212短路，第一焊盘1221和第二焊盘1222呈现电学导通。
由此可见，设置测试元件120中第一测试走线1211和的第二测试走线1212的数量为至少两条，且M＝1，只要任意两条第一测试走线1211和第二测试走线1212短路，即能够检测出第一焊盘1221和第二焊盘1222呈现电学导通，监控出阵列基板110内存在刻蚀残留130导致的短路，有利于避免测试元件120出现漏检，提升了监控的准确性。
图8为本发明实施例提供的又一种测试元件的结构示意图。参见图8，在本发明的一种实施方式中，可选地，第一测试走线1211的数量为四条，每条第一测试走线1211的一端均与第一焊盘1221短接；第二测试走线1212的数量为四条，每条第二测试走线1212的一端均与第二焊盘1222短接；第一测试走线1211和第二测试走线1212每隔两条交替设置，即M＝2。与图5中类似，当刻蚀残留130将任意相邻设置的第一测试走线1211和第二测试走线1212短路，第一焊盘1221和第二焊盘1222呈现导通。
在上述各实施例中，示例性地示出了测试元件120中的走线层仅包括测试走线层121，这并非对本发明的限定。为了进一步提升测试元件120监控阵列基板110刻蚀残留的准确性，还可以在测试元件120中设置更多的走线层来模拟阵列基板110内的膜层结构。下面进行具体说明：
图9为本发明实施例提供的另一种阵列基板母板的结构示意图，图10为沿图9中B-B的剖面结构示意图，图11为图9中的测试元件的结构示意图，图12为图11中的第一测试走线和第二测试走线短接的结构示意图。参见图9-图12，在本发明的一种实施方式中，可选地，阵列基板110还包括第一走线层和第一绝缘层，第一走线层设置于衬底100和被监控层之间；第一走线层包括多条第一走线，第一走线沿第二方向Y延伸；第二方向Y与第一方向X交叉；第一绝缘层设置于第一走线层和被监控层之间；对应第一绝缘层设置有第一走线的区域高于对应第一绝缘层未设置有第一走线的区域。相应地，测试元件120还包括：第二走线层和第二绝缘层，第二走线层与第一走线层同层设置；第二走线层包括多条第二走线，第二走线沿第二方向Y延伸；第二绝缘层与第一绝缘层同层设置；对应第二绝缘层设置有第二走线的区域高于对应第二绝缘层未设置有第二走线的区域。
其中，由于被监控层以下的膜层结构的影响，被监控层并非是平坦的，其表面存在凹陷和凸起，当被监控层中的走线与第二走线交叠时，被监控层中的走线相应地呈现出高低不平的现象，在凹陷区域140，被监控层中的走线更容易产生刻蚀残留130，称为跨层薄膜导致的刻蚀残留130。因此，被监控层是否产生刻蚀残留也会受到其以下膜层的影响。本发明实施例提供的测试元件120不仅能够模拟被监控层的结构，还能够模拟被监控层以下的膜层结构，有利于更加准确地模拟被监控层的整体情况，从而有利于进一步提升测试元件120监控阵列基板110刻蚀残留的准确性。
可选地，第三金属层111为被监控层，测试元件120中的测试走线层121与第三金属层111同层设置；第一走线层包括第一金属层113和/或第二金属层114，第二走线层包括与第一金属层113同层设置的膜层结构和/或与第二金属层114同层设置的膜层结构。
继续参见图9-图12，在本发明的一种实施方式中，可选地，第一走线层包括第一金属层113和第二金属层114，第一金属层113和第二金属层114中的走线均沿第二方向Y延伸。第一金属层113与第二金属层114之间的栅极绝缘层115对应设置有走线的区域高于未设置有走线的区域，呈现出高低不平的状态。同样地，第二金属层114和第三金属层111之间的中间绝缘层116对应设置有走线的区域高于未设置有走线的区域，呈现出高低不平的状态。第三金属层111中的走线沿第一方向X延伸，也就是说第三金属层111中的走线和第一金属层113中的走线交叠，第三金属层111中的走线随中间绝缘层116呈现出高低不平的状态。且在凹陷区域140，第三金属层111的走线更容易产生刻蚀残留130。
相应地，测试元件120还包括：与第一金属层113同层设置的第二走线层123，与第二金属层114同层设置的第二走线层124。第二走线层124中的第二走线1231沿第二方向Y延伸；栅极绝缘层115延伸至测试元件区120A，覆盖第二走线层123。对应栅极绝缘层115设置有第二走线1231的区域高于对应第二绝缘层未设置有第二走线1231的区域。第二走线层中的第二走线1241沿第二方向Y延伸；中间绝缘层116延伸至测试元件区120A，覆盖第二走线层124。对应中间绝缘层116设置有第二走线1231和第二走线1241的区域高于对应中间绝缘层116未设置有第二走线1231和第二走线1241的区域。以此，测试元件120模拟阵列基板110的膜层结构。
示例性地，当刻蚀残留130出现在凹陷区域140，且刻蚀残留130将第一测试走线1211和第二测试走线1212短路，通过电学侦测能够得出第一焊盘1221和第二焊盘1222呈现电学导通，进而判断出第三金属层111存在刻蚀残留130。因此，本发明实施例解决了跨层薄膜(第一金属层113和第二金属层114)导致的本层(第三金属层111)刻蚀残留的问题。
在本发明的一种实施方式中，可选地，测试元件120还包括半导体层，半导体层与阵列基板110的有源层同层设置，有利于更加准确地模拟被监控层的整体情况，从而有利于进一步提升测试元件120监控阵列基板110刻蚀残留的准确性。
在上述各实施例的基础上，本发明实施例提供的测试元件120还可以用于阵列基板110的试验设计(Design Of Experiment，DOE)，下面进行具体说明。
在一种实施方式中，可选地，采用控制变量法，控制测试走线层121的测试走线的线宽、线距和M的取值均保持相同，对第二走线层进行DOE实验。
图13为本发明实施例提供的一种DOE实验的结构示意图。参见图13，在本发明的一种实施方式中，可选地，至少两个测试元件120构成第一测试元件组10；第一测试元件组10对应的各测试元件120中的第二走线的线距均相同，且线宽均不相同。图13中示例性地示出了两个测试元件120构成第一测试元件组10，第二个测试元件120的第二走线(包括第二走线1231和第二走线1241)的线宽小于第一个测试元件120的第二走线(包括第二走线1231和第二走线1241)的线宽。两个测试元件120的第二走线(包括第二走线1231和第二走线1241)的线距均相等。这样，根据测试元件120进行的DOE实验，可以得到第二走线的合适线宽，从而得到第一金属层113和第二金属层114的合适线宽，以减少第三金属层111中的刻蚀残留。
图14为本发明实施例提供的另一种DOE实验的结构示意图。参见图14，在本发明的一种实施方式中，可选地，至少两个测试元件120构成第一测试元件组10；第一测试元件组10对应的各测试元件120中的第二走线的线宽均相同，且线距均不相同。图14中示例性地示出了两个测试元件120构成第一测试元件组10，第二个测试元件120的第二走线(包括第二走线1231和第二走线1241)的线距大于第一个测试元件120的第二走线(包括第二走线1231和第二走线1241)的线距。两个测试元件120的第二走线(包括第二走线1231和第二走线1241)的线宽相等。这样，根据测试元件120进行的DOE实验，可以得到第二走线的合适线距，从而得到第一金属层113和第二金属层114的合适线距，以减少第三金属层111中的刻蚀残留。
在一种实施方式中，可选地，采用控制变量法，控制第二走线(包括第二走线1231和第二走线1241)的线宽和线距均保持相同，对测试走线层121进行DOE实验。
图15为本发明实施例提供的又一种DOE实验的结构示意图。参见图15，在本发明的一种实施方式中，可选地，至少两个测试元件120构成第二测试元件组20；第二测试元件组20对应的各测试元件120中的测试走线的线宽和线距均相同；且第二测试元件组20对应的各测试元件120中的M的取值均不相同。图15中示例性地示出了两个测试元件120构成第二测试元件组20，两个测试元件120的测试走线(包括第一测试走线1211和第二测试走线1212)的线宽相等；两个测试元件120的测试走线(包括第一测试走线1211和第二测试走线1212)的线距相等。第一个测试元件120的M的取值为1，第二测试元件组20中的第二个测试元件120的M的取值为2。这样，根据测试元件120进行的DOE实验，可以得到测试走线的合适的M的取值，从而提升测试元件120对刻蚀残留检测的有效性和准确性。
图16为本发明实施例提供的又一种DOE实验的结构示意图。参见图16，在本发明的一种实施方式中，可选地，至少两个测试元件120构成第三测试元件组30；第三测试元件组30对应的各测试元件120中的测试走线的线距均相同；第三测试元件组30对应的各测试元件120中的M的取值均相同；且第三测试元件组30对应的各测试元件120中的测试走线的线宽均不相同。图16中示例性地示出了两个测试元件120构成第三测试元件组30，两个测试元件120的测试走线(包括第一测试走线1211和第二测试走线1212)的线距相等；两个测试元件120的M的取值相等。第二个测试元件120中的测试走线(包括第一测试走线1211和第二测试走线1212)的线宽大于第一个测试元件120中的测试走线(包括第一测试走线1211和第二测试走线1212)的线宽。这样，根据测试元件120进行的DOE实验，可以得到测试走线(包括第一测试走线1211和第二测试走线1212)的合适线宽，从而得到第三金属层111的合适线宽，以减少第三金属层111中的刻蚀残留。
图17为本发明实施例提供的又一种DOE实验的结构示意图。参见图17，在本发明的一种实施方式中，可选地，至少两个测试元件120构成第三测试元件组30；第三测试元件组30对应的各测试元件120中的测试走线的线宽均相同；第三测试元件组30对应的各测试元件120中的M的取值均相同；且第三测试元件组30对应的各测试元件120中的测试走线的线距均不相同。图17中示例性地示出了两个测试元件120构成第三测试元件组30，两个测试元件120的测试走线(包括第一测试走线1211和第二测试走线1212)的线宽相等；两个测试元件120的M的取值相等。第二个测试元件120中的测试走线(包括第一测试走线1211和第二测试走线1212)的线距大于第一个测试元件120中的测试走线(包括第一测试走线1211和第二测试走线1212)的线距。这样，根据测试元件120进行的DOE实验，可以得到测试走线(包括第一测试走线1211和第二测试走线1212)的合适线距，从而得到第三金属层111的合适线距，以减少第三金属层111中的刻蚀残留。
需要说明的是，在上述各实施例中，示例性地示出了进行DOE实验的第一测试元件组10、第二测试元件组20和第三测试元件组30均包括两个测试元件120，并非对本发明的限定，在其他实施例中，可以设置测试元件120的数量为多个，且测试元件120的数量越多，得到的DOE实验结果越精确。
在上述各实施例中，本发明对测试元件120的结构以及基于测试元件的DOE实验进行了说明，下面对测试元件120在阵列基板母板中的位置进行说明。
图18为本发明实施例提供的又一种阵列基板母板的结构示意图。参见图18，在上述各实施例的基础上，可选地，测试元件120位于阵列基板母板的边缘；或者，阵列基板110的数量为至少两个，测试元件120位于相邻两个阵列基板110之间。其中，将测试元件120设置为与阵列基板110相邻，有利于进一步模拟阵列基板110所处的工艺环境，提升监控阵列基板110刻蚀残留的准确性。
本发明实施例还提供了一种检测刻蚀残留的方法，该方法可适用于对本发明任意实施例提供的阵列基板母板中的阵列基板的刻蚀残留的检测。图19为本发明实施例提供的一种检测刻蚀残留的方法的流程图。参见图19，该检测刻蚀残留的方法包括以下步骤。
S110、在衬底上形成至少一个阵列基板110的同时，在基板上形成至少一个测试元件120；其中，测试元件120包括：测试走线层、第一焊盘1221和第二焊盘1222，测试走线层与阵列基板110的被监控层同层设置；测试走线层包括第一测试走线1211和第二测试走线1212，第一测试走线1211和第二测试走线1212均沿第一方向X延伸且绝缘；第一焊盘1221位于第一测试走线1211的一端，第一焊盘1221与第一测试走线1211短接，作为第一测试走线1211的测试端子；第二焊盘1222位于第二测试走线1212的一端，第二焊盘1222与第二测试走线1212短接，作为述第二测试走线1212的测试端子。
S120、侦测第一焊盘1221和第二焊盘1222的电学参数，判断第一测试走线1211和第二测试走线1212之间是否短接。
其中，侦测第一焊盘1221和第二焊盘1222的电学参数的方式有多种，例如，采用阵列检测(Array Test，AT)或电子探针测试(Electron Probe Microanalysis，EPM)等。
本发明实施例通过在形成至少一个阵列基板110的同时，在阵列基板110外形成至少一个测试元件120，测试元件120中的第一测试走线1211和第二测试走线1212与被监控层同层设置，第一焊盘1221位于第一测试走线1211的一端，第一焊盘1221与第一测试走线1211短接；第二焊盘1222位于第二测试走线1212的一端，第二焊盘1222与第二测试走线1212短接；侦测第一焊盘1221和第二焊盘1222的电学参数，判断第一测试走线1211和第二测试走线1212之间是否短接，以此实现采用测试元件120监控阵列基板110的刻蚀残留130。与现有技术中直到显示面板进行点屏检测时才能够发现阵列基板中的走线短路相比，本发明实施例可以在阵列基板中的被监控层制作完成之后，在第一时间准确监控到被监控层的刻蚀残留，从而提升了产品良率、降低了生产成本，对生产具有重要意义。
在上述各实施例的基础上，可选地，阵列基板110还包括第一走线层和第一绝缘层，第一走线层设置于衬底100和被监控层之间；第一走线层包括多条第一走线，第一走线沿第二方向Y延伸；第二方向Y与第一方向X交叉；第一绝缘层设置于第一走线层和被监控层之间；对应第一绝缘层设置有第一走线的区域高于对应第一绝缘层未设置有第一走线的区域。相应地，测试元件120还包括：第二走线层和第二绝缘层，第二走线层与第一走线层同层设置；第二走线层包括多条第二走线，第二走线沿第二方向Y延伸；第二绝缘层与第一绝缘层同层设置；对应第二绝缘层设置有第二走线的区域高于对应第二绝缘层未设置有第二走线的区域。
其中，由于被监控层以下的膜层结构的影响，被监控层并非是平坦的，其表面存在凹陷和凸起，当被监控层中的走线与第二走线交叠时，被监控层中的走线相应地呈现出高低不平的现象，在凹陷区域，被监控层中的走线更容易产生刻蚀残留，称为跨层薄膜导致的刻蚀残留。因此，被监控层是否产生刻蚀残留也会受到其以下膜层的影响。本发明实施例提供的测试元件120不仅能够模拟被监控层的结构，还能够模拟被监控层以下的膜层结构，有利于更加准确地模拟被监控层的整体情况，从而有利于进一步提升测试元件120监控阵列基板110刻蚀残留的准确性。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (8)

1.一种阵列基板母板，其特征在于，包括至少一个阵列基板和至少一个测试元件，所述测试元件用于监控所述阵列基板的被监控层的刻蚀残留；所述测试元件包括：
测试走线层，所述测试走线层与所述阵列基板的被监控层同层设置；所述测试走线层包括相邻设置的第一测试走线和第二测试走线，所述第一测试走线和所述第二测试走线均沿第一方向延伸且绝缘；
第一焊盘，位于所述第一测试走线的一端，所述第一焊盘与所述第一测试走线短接，作为所述第一测试走线的测试端子；
第二焊盘，位于所述第二测试走线的一端，所述第二焊盘与所述第二测试走线短接，作为所述第二测试走线的测试端子；其中，通过侦测所述第一焊盘和所述第二焊盘的电学参数测试所述第一测试走线和所述第二测试走线之间是否短接；
所述第一测试走线的数量为至少两条，每条所述第一测试走线的一端均与所述第一焊盘短接；
所述第二测试走线的数量为至少两条，每条所述第二测试走线的一端均与所述第二焊盘短接；
所述第一焊盘和第二焊盘分别位于所述第一测试走线和所述第二测试走线的两侧；
所述第一测试走线与所述第二测试走线每隔M条交替设置，M为正整数；
至少两个所述测试元件构成第三测试元件组；所述第一测试走线和所述第二测试走线均为测试走线；
所述第三测试元件组对应的各测试元件中的所述测试走线的线距均相同；所述第三测试元件组对应的各测试元件中的M的取值均相同；且所述第三测试元件组对应的各测试元件中的所述测试走线的线宽均不相同；
或者，所述第三测试元件组对应的各测试元件中的所述测试走线的线宽均相同；所述第三测试元件组对应的各测试元件中的M的取值均相同；且所述第三测试元件组对应的各测试元件中的所述测试走线的线距均不相同。
2.根据权利要求1所述的阵列基板母板，其特征在于，所述被监控层包括被监控走线，所述被监控走线沿所述第一方向延伸；
所述第一测试走线和所述第二测试走线均为测试走线；所述被监控走线的线宽和所述测试走线的线宽相同；相邻两根所述测试走线的线距与相邻两根所述被监控走线的线距相同。
3.根据权利要求2所述的阵列基板母板，其特征在于，还包括衬底，所述阵列基板和所述测试元件均设置在所述衬底上；
所述阵列基板还包括：
第一走线层，所述第一走线层设置于所述衬底和所述被监控层之间；所述第一走线层包括至少两条第一走线，所述第一走线沿第二方向延伸；所述第二方向与所述第一方向交叉；
第一绝缘层，所述第一绝缘层设置于所述第一走线层和所述被监控层之间；对应所述第一绝缘层设置有所述第一走线的区域高于对应所述第一绝缘层未设置有所述第一走线的区域；
所述测试元件还包括：
第二走线层，与所述第一走线层同层设置；所述第二走线层包括至少两条第二走线，所述第二走线沿所述第二方向延伸；
第二绝缘层，与所述第一绝缘层同层设置；对应所述第二绝缘层设置有所述第二走线的区域高于对应所述第二绝缘层未设置有所述第二走线的区域。
4.根据权利要求3所述的阵列基板母板，其特征在于，至少两个所述测试元件构成第一测试元件组；
所述第一测试元件组对应的各测试元件中的所述第二走线的线距均相同，且线宽均不相同；
或者，所述第一测试元件组对应的各测试元件中的所述第二走线的线宽均相同，且线距均不相同。
5.根据权利要求3或4所述的阵列基板母板，其特征在于，所述阵列基板包括层叠设置的第一金属层、第二金属层和第三金属层；
其中，所述第一走线层包括第一金属层和/或第二金属层；所述被监控层包括第三金属层；
所述第一测试走线与所述第二测试走线每隔M条交替设置，M为正整数。
6.根据权利要求1所述的阵列基板母板，其特征在于，至少两个所述测试元件构成第二测试元件组；
所述第一测试走线和所述第二测试走线均为测试走线；所述第二测试元件组对应的各测试元件中的所述测试走线的线宽均相同；所述第二测试元件组对应的各测试元件中的所述测试走线的线距均相同；且所述第二测试元件组对应的各测试元件中的M的取值均不相同。
7.根据权利要求1所述的阵列基板母板，其特征在于，所述测试元件位于所述阵列基板母板的边缘；
或者，所述阵列基板的数量为至少两个，所述测试元件位于相邻两个所述阵列基板之间。
8.一种检测刻蚀残留的方法，其特征在于，包括：
在衬底上形成至少一个阵列基板的同时，在所述衬底上形成至少一个测试元件；其中，所述测试元件包括：测试走线层、第一焊盘和第二焊盘，所述测试走线层与所述阵列基板的被监控层同层设置；所述测试走线层包括第一测试走线和第二测试走线，所述第一测试走线和所述第二测试走线均沿第一方向延伸且绝缘；第一焊盘位于所述第一测试走线的一端，所述第一焊盘与所述第一测试走线短接，作为所述第一测试走线的测试端子；第二焊盘位于所述第二测试走线的一端，所述第二焊盘与所述第二测试走线短接，作为所述第二测试走线的测试端子；
侦测所述第一焊盘和所述第二焊盘的电学参数，判断所述第一测试走线和所述第二测试走线之间是否短接；
所述第一测试走线的数量为至少两条，每条所述第一测试走线的一端均与所述第一焊盘短接；
所述第二测试走线的数量为至少两条，每条所述第二测试走线的一端均与所述第二焊盘短接；
所述第一焊盘和第二焊盘分别位于所述第一测试走线和所述第二测试走线的两侧；
所述第一测试走线与所述第二测试走线每隔M条交替设置，M为正整数；
至少两个所述测试元件构成第三测试元件组；所述第一测试走线和所述第二测试走线均为测试走线；
所述第三测试元件组对应的各测试元件中的所述测试走线的线距均相同；所述第三测试元件组对应的各测试元件中的M的取值均相同；且所述第三测试元件组对应的各测试元件中的所述测试走线的线宽均不相同；
或者，所述第三测试元件组对应的各测试元件中的所述测试走线的线宽均相同；所述第三测试元件组对应的各测试元件中的M的取值均相同；且所述第三测试元件组对应的各测试元件中的所述测试走线的线距均不相同。
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