JPH11260833A - 高出力半導体デバイスおよびその設計方法ならびに半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 櫛形構造を有するソース電極、ゲート電極お
よびドレイン電極をもって構成されるＦＥＴのような高
出力半導体デバイスにおいて、周囲への、あるいは周囲
からの熱的干渉を抑制し、設計を容易なものとする。 【解決手段】 高出力半導体デバイスの一例としてのＦ
ＥＴ２１において、半導体基板２２の一方主面側に設け
られた櫛形構造のソース電極２４、ゲート電極２５およ
びドレイン電極２６によって構成された複数の並列接続
された単位ＦＥＴ３０と半導体基板２２の他方主面側の
導電膜３２とを電気的に接続するためのバイアホール３
１を、端部に位置するゲートフィンガ２８の外側に沿っ
て位置させるとともに、ゲートフィンガ２９の長手方向
に対して平行な方向に測定した、半導体基板２２の一方
主面側でのバイアホール３１の寸法Ｌｖを、ゲートフィ
ンガ長Ｌｇ以上の長さとする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、電界効果トラン
ジスタ（以下、「ＦＥＴ」と言う。）、高電子移動度ト
ランジスタ（以下、「ＨＥＭＴ」と言う。）およびヘテ
ロ・バイポーラトランジスタ（以下、「ＨＢＴ」と言
う。）のように、高周波高出力回路に使用され得る高出
力半導体デバイスおよびその設計方法、ならびに高出力
半導体デバイスを備える半導体集積回路に関するもので
ある。

【０００２】

【従来の技術】図５には、この発明にとって興味ある従
来の高出力ＦＥＴ１が図解的に平面図で示されている。
ＦＥＴ１は、半導体基板２と、この半導体基板２の一方
主面側に設けられるソース電極３、ゲート電極４および
ドレイン電極５とを備えている。これらソース電極３、
ゲート電極４およびドレイン電極５は、それぞれ、複数
のソースフィンガ６、複数のゲートフィンガ７および複
数のドレインフィンガ８を形成する櫛形構造を有してい
る。

【０００３】ソースフィンガ６、ゲートフィンガ７およ
びドレインフィンガ８の各組は、それぞれ、単位ＦＥＴ
９を構成する。また、複数の単位ＦＥＴ９は、上述した
ように櫛形構造を有するソース電極３、ゲート電極４お
よびドレイン電極５によって互いに並列接続されてい
る。また、半導体基板２には、単位ＦＥＴ９とこの半導
体基板２の他方主面側とを電気的に接続するためのバイ
アホール１０が形成されている。バイアホール１０は、
このＦＥＴ１においては、ソースパッド１１の下に形成
される。

【０００４】図６は、この発明にとって興味ある従来の
他のＦＥＴ１ａを図解的に示す平面図である。図６にお
いて、図５に示した要素に相当する要素には同様の参照
符号を付し、重複する説明は省略する。図６に示したＦ
ＥＴ１ａは、複数のソースフィンガ６の配列における端
部に位置するソースフィンガ６の下にバイアホール１０
が形成されている点において、図５に示したＦＥＴ１と
大きく異なっている。

【０００５】これらのＦＥＴ１または１ａにおいて、バ
イアホール１０をソースパッド１１またはソースフィン
ガ６の下に位置させているのは、利得を低減させる成分
であるソースインダクタンスを低減することを目的とし
ており、これによって、利得の低下を防ぐ効果がある。

【０００６】

【発明が解決しようとする課題】上述したようなＦＥＴ
１または１ａにおいて高出力を得るには、複数の単位Ｆ
ＥＴ９を並列接続すればよい。また、ＦＥＴ１または１
ａは、電子が走行するチャネル部で自己発熱し、温度上
昇する。多数のゲートフィンガ７が並んだ櫛形構造のゲ
ート電極４を有する高出力ＦＥＴ１または１ａでは、各
ゲートフィンガ７の部分で発熱するため、より高温にな
る。このように、ＦＥＴ１または１ａのような高出力半
導体デバイスが高温になると、その特性が悪化するた
め、温度上昇を防ぐ技術または放熱を促進させる技術が
必要である。

【０００７】また、ＦＥＴのさらなる高出力化を図るに
は、一般には、図５または図６に示したようないくつか
の単位ＦＥＴ９を並列接続したＦＥＴ１または１ａをユ
ニットセルとし、これを複数並列接続することが行なわ
れている。しかしながら、この場合には、１つのユニッ
トセルにおける温度上昇は、自己発熱による温度上昇だ
けでなく、近くのユニットセルからの温度上昇に影響さ
れる。このため、設計段階においてデバイスの特性を予
想することが困難であり、デバイスの設計に長時間を要
したり、あるいは、過剰に余裕を持たせた設計としなけ
ればならない。この問題を回避するためには、たとえ
ば、ユニットセル同士の間隔を広げて、上述した近くの
ユニットセルからの温度上昇による影響を押さえること
も可能であるが、この場合には、デバイスサイズが大き
くなってしまうという別の問題に遭遇する。

【０００８】同様のことが、ＦＥＴまたはユニットセル
同士の接続の場合だけでなく、ＦＥＴと他の回路素子と
の接続の場合にも言える。すなわち、ＦＥＴと他の回路
素子（インダクタ、キャパシタ、抵抗等）とを備える半
導体集積回路において、高出力ＦＥＴの近くに配置され
た回路素子は、ＦＥＴの発熱により温度上昇し、この温
度変化により、回路素子の特性が変化する。そのため、
設計に用いた回路シュミレーション結果との間で食い違
いを生じ、回路設計を困難にさせる。

【０００９】以上、ＦＥＴに関連して説明したが、同様
のことが，ＨＥＭＴまたはＨＢＴの場合にも当てはま
る。そこで、この発明の目的は、上述した要望を満た
し、あるいは問題を解決し得る、高出力半導体デバイス
およびその設計方法、ならびにこのような高出力半導体
デバイスを備える半導体集積回路を提供しようとするこ
とである。

【００１０】

【課題を解決するための手段】この発明に係る高出力半
導体デバイスは、半導体基板と、電界効果トランジスタ
または高電子移動度トランジスタを構成するように半導
体基板の一方主面側に設けられるソース電極、ゲート電
極およびドレイン電極とを備え、これらソース電極、ゲ
ート電極およびドレイン電極は、それぞれ、複数のソー
スフィンガ、複数のゲートフィンガおよび複数のドレイ
ンフィンガを形成する櫛形構造を有していて、また、ソ
ースフィンガ、ゲートフィンガおよびドレインフィンガ
の各組が、それぞれ、単位電界効果トランジスタまたは
単位高電子移動度トランジスタを構成するとともに、複
数の単位電界効果トランジスタまたは単位高電子移動度
トランジスタが、ソース電極、ゲート電極およびドレイ
ン電極によって互いに並列接続され、さらに、半導体基
板には、単位電界効果トランジスタまたは単位高電子移
動度トランジスタと当該半導体基板の他方主面側とを電
気的に接続するためのバイアホールが形成されている、
そのような高出力半導体デバイスであって、上述した技
術的課題を解決するため、バイアホールは、複数のゲー
トフィンガの配列における各端部に位置するものの少な
くとも一方のゲートフィンガの外側に沿って形成され、
かつ、ゲートフィンガの長手方向に対して平行な方向に
測定した、半導体基板の一方主面側でのバイアホールの
寸法は、ゲートフィンガ長以上の長さを有していること
を特徴としている。

【００１１】この発明は、また、次のような構成の高出
力半導体デバイス、すなわち、半導体基板と、ヘテロ・
バイポーラトランジスタを構成するように半導体基板の
一方主面側に設けられるエミッタ電極、ベース電極およ
びコレクタ電極とを備え、これらエミッタ電極、ベース
電極およびコレクタ電極は、それぞれ、複数のエミッタ
フィンガ、複数のベースフィンガおよび複数のコレクタ
フィンガを形成する櫛形構造を有していて、また、エミ
ッタフィンガ、ベースフィンガおよびコレクタフィンガ
の各組が、それぞれ、単位ヘテロ・バイポーラトランジ
スタを構成するとともに、複数の単位ヘテロ・バイポー
ラトランジスタが、エミッタ電極、ベース電極およびコ
レクタ電極によって互いに並列接続され、さらに、半導
体基板には、単位ヘテロ・バイポーラトランジスタと当
該半導体基板の他方主面側とを電気的に接続するための
バイアホールが形成されている、そのような高出力半導
体デバイスにも向けられる。この場合、上述した技術的
課題を解決するため、バイアホールは、複数のエミッタ
フィンガの配列における各端部に位置するものの少なく
とも一方のエミッタフィンガの外側に沿って形成され、
かつ、エミッタフィンガの長手方向に対して平行な方向
に測定した、半導体基板の一方主面側でのバイアホール
の寸法は、エミッタフィンガ長以上の長さを有している
ことを特徴としている。

【００１２】上述した２つの典型的な高出力半導体デバ
イスをユニットセルとしながら、バイアホールを共通に
してこれら複数のユニットセルが並列接続されていても
よい。この発明は、また、上述したような高出力半導体
デバイスを設計する方法にも向けられる。この設計方法
は、上述した高出力半導体デバイスであって、平面構造
の互いに異なる高出力半導体デバイスを複数種類作製す
る工程と、これら複数種類の高出力半導体デバイスの各
特性を測定する工程と、目的とする高出力半導体デバイ
スの平面構造として、複数種類の高出力半導体デバイス
から選ばれた、所望の特性を得るために必要な高出力半
導体デバイスの平面構造を採用する工程とを備えること
を特徴としている。

【００１３】この発明は、また、上述したような高出力
半導体デバイスに備える半導体基板に関連して、他の回
路素子がさらに構成された、半導体集積回路にも向けら
れる。

【００１４】

【発明の実施の形態】図１は、この発明の一実施形態に
よるＦＥＴ２１を図解的に示す平面図である。図２は、
図１の線ＩＩ―ＩＩに沿う断面図である。ＦＥＴ２１
は、たとえばＧａＡｓ基板のような半導体基板２２を備
えている。この半導体基板２２の一方主面側には、たと
えばエピタキシャル成長またはイオン注入により活性層
２３が形成される。また、半導体基板２２の一方主面側
であって、活性層２３が形成された領域上には、たとえ
ばフォトリソグラフィ技術を用いて、オーミック特性を
持つソース電極２４、ショットキー特性を持つゲート電
極２５、およびオーミック特性を持つドレイン電極２６
がそれぞれ形成され、さらに、その他、必要な接続用配
線、保護膜等が形成される。

【００１５】ソース電極２４、ゲート電極２５およびド
レイン電極２６は、それぞれ、複数のソースフィンガ２
７、複数のゲートフィンガ２８および複数のドレインフ
ィンガ２９を形成する櫛形構造を有している。これらの
ソースフィンガ２７、ゲートフィンガ２８およびドレイ
ンフィンガ２９の各組は、それぞれ、単位ＦＥＴ３０を
構成する。また、複数の単位ＦＥＴ３０は、上述したよ
うに櫛形構造を有するソース電極２４、ゲート電極２５
およびドレイン電極２６によって互いに並列接続され
る。

【００１６】他方、半導体基板２２の他方主面側には、
たとえばウェットエッチングもしくはドライエッチング
またはこれら両方の組み合わせによるエッチングが施さ
れ、この部分に金属膜を形成することによって、バイア
ホール３１が設けられる。バイアホール３１は、上述し
た単位ＦＥＴ３０と半導体基板２２の他方主面側に形成
された導電膜３２とを電気的に接続するためのものであ
る。バイアホール３１を形成するため、上述した金属膜
に代えて、金属を充填してもよい。

【００１７】バイアホール３１は、複数のゲートフィン
ガ２８の配列における両端部に位置するゲートフィンガ
２８の各外側に沿ってそれぞれ形成される。この実施形
態では、複数のソースフィンガ２７の配列における両端
部に位置する各ソースフィンガ２７の下に、バイアホー
ル３１がそれぞれ位置される。バイアホール３１の寸法
において、ゲートフィンガ２８の長手方向に対して平行
な方向に測定した、半導体基板２２の一方主面側での寸
法Ｌｖが重要である。すなわち、このバイアホール３１
の寸法Ｌｖは、ゲートフィンガ長（単位ゲート幅）Ｌｇ
以上の長さを有するように設定される。より詳細には、
バイアホール３１のこの特定の寸法Ｌｖは、ゲートフィ
ンガ長Ｌｇと等しいかそれよりも長くされる。

【００１８】このように構成された高出力ＦＥＴ２１
は、ゲート電極２５直下の半導体基板２２の表面付近で
発熱する。ここで生じた熱は、半導体基板２２内をほぼ
等方的に熱伝導する。この実施形態によれば、最も外側
のゲートフィンガ２８に沿って、ゲートフィンガ長Ｌｇ
以上の寸法Ｌｖを有するバイアホール３１を位置させて
いるため、多くの熱流をバイアホール３１を介して放熱
させることができる。もちろん、これらバイアホール３
１は、従来のように、ソースインダクタンスを低減させ
る機能をも果たしている。

【００１９】図３は、この発明の他の実施形態に係るＦ
ＥＴ２１ａを示す、図１に相当する図である。図３に示
したＦＥＴ２１ａは、バイアホール３１が、複数のゲー
トフィンガ２８の配列における各端部に位置するものの
一方のゲートフィンガ２８の外側にのみ沿って形成され
ていることを特徴としている。その他の構成は、図１に
示したＦＥＴ２１と実質的に同様である。

【００２０】図３に示した実施形態は、当該ＦＥＴ２１
ａと他のＦＥＴまたは回路素子との位置関係によって
は、必ずしも、複数のゲートフィンガ２８の配列におけ
る両端部に位置するゲートフィンガ２８のそれぞれの外
側に沿って、バイアホール３１が形成される必要がない
ことを示すものである。図４は、この発明のさらに他の
実施形態によるＦＥＴ２１ｂを示す、図１に相当する図
である。

【００２１】図４に示したＦＥＴ２１ｂは、図１に示し
たＦＥＴ２１をユニットセル３３および３４として、こ
れら複数のユニットセル３３および３４が、バイアホー
ル３１を共通にして並列接続された構造を有している。
図４において、図１に示す要素に相当する要素には同様
の参照符号を付し、重複する説明は省略する。図４に示
すように、第１のユニットセル３３と第２のユニットセ
ル３４との間に、前述したような寸法関係を有するバイ
アホール３１が設けられているため、第１のユニットセ
ル３３と第２のユニットセル３４との間での熱の伝導量
を小さくすることができ、互いの間での熱的干渉をを抑
制することができる。

【００２２】図４に示したＦＥＴ２１ｂの設計は、次の
ように行なうことができる。たとえば、ゲートフィンガ
数が異なり、ゲート長、ゲートフィンガ長、その他の平
面構造パラメータが等しいユニットセルを複数種類作成
する。そして、これらのユニットセルのデバイス特性
（ＤＣ：Ｉ−Ｖ特性、ＲＦ：入出力電力特性等）を、各
ユニットセルごとに測定する。次いで、これらの特性測
定済みの複数種類のユニットセルから、所望の特性を得
るために必要なユニットセルを選択し、これら選択され
たユニットセルの平面構造を、目的とするユニットセル
の平面構造として採用する。

【００２３】具体例を挙げると、ゲートフィンガ数が互
いに異なる第１、第２および第２のユニットセルを作製
し、これらユニットセルのＲＦ出力電力を測定する。そ
の測定結果が、第１、第２および第２のユニットセルに
ついて、それぞれ、Ｐｏ１、Ｐｏ２およびＰｏ３であっ
たとする。他方、目的とするＦＥＴの電力仕様がＰｏ０
であり、 Ｐｏ０＝Ｐｏ１＋Ｐｏ３＊２ と表せるならば、１個の第１のセルと２個の第３のセル
とをバイアホールを共通にするように並列接続すること
によって、目的とするＦＥＴを実現することができる。

【００２４】ＦＥＴの電力特性には、温度依存性があ
り、周囲温度が変われば、出力電力も変化する。しかし
ながら、たとえば図４に示したＦＥＴ２１ｂのように、
この発明に係るＦＥＴでは、ユニットセルの相互間に放
熱効果の優れたバイアホールが存在するため、各ユニッ
トセルは、これと隣り合うユニットセルからの温度上昇
の影響をほとんど受けない。したがって、いくつかのユ
ニットセルを並列接続して構成される高出力ＦＥＴにお
いて、ユニットセルごとに測定した出力電力を各々足し
合わせた電力値、あるいは、足し合わせた電力値に極め
て近い値を得ることができる。また、ユニットセルの組
み合わせを変更することによって、様々な出力電力をも
つ高出力ＦＥＴを容易に設計でき、かつ実現することが
できる。

【００２５】この発明に係る高出力ＦＥＴに備える半導
体基板に関連して、たとえば、スパイラルインダクタ、
ＭＩＭキャパシタ、薄膜抵抗等の回路素子をさらに構成
して、たとえば高出力増幅器のような半導体集積回路を
構成することもできる。この場合、スパイラルインダク
タ、ＭＩＭキャパシタ、薄膜抵抗等の回路素子も、ＦＥ
Ｔと同様に、温度によって特性が変化する。一般に、回
路設計は回路シミュレーションによって行なわれるが、
これらの回路素子を、発熱により比較的高温となる高出
力ＦＥＴの近くに配置すると、これら回路素子は、回路
シミュレーション時とは特性が変化し、設計値と実際の
回路特性との間に差を生じさせることがある。従来、こ
れを防ぐには、これらの回路素子を、発熱源となる高出
力ＦＥＴから離して配置しなければならず、その結果、
集積回路チップの面積が大きくなってしまう。

【００２６】これに対して、この発明に係る半導体集積
回路によれば、バイアホールを介しての熱伝導がほとん
ど生じないため、上述のような回路素子を高出力ＦＥＴ
の近くに問題なく配置することができる。また、このよ
うに高出力ＦＥＴの近くに配置した回路素子の回路特性
についても、シミュレーション値に極めて近い値を得る
ことができる。

【００２７】以上、この発明を、ＦＥＴに関連して説明
したが、同様のことが、ＨＥＭＴについても言え、ま
た、ソース電極、ゲート電極およびドレイン電極を、そ
れぞれ、コレクタ電極、エミッタ電極およびベース電極
に置き換えることにより、ＨＢＴにも適用することがで
きる。

【００２８】

【発明の効果】以上のように、この発明に係る高出力半
導体デバイスによれば、バイアホールが、複数のゲート
フィンガまたはエミッタフィンガの配列における各端部
に位置するものの少なくとも一方のゲートフィンガまた
はエミッタフィンガの外側に沿って形成され、かつ、ゲ
ートフィンガまたはエミッタフィンガの長手方向に対し
て平行な方向に測定した、半導体基板の一方主面側での
バイアホールの寸法が、ゲートフィンガ長またはエミッ
タフィンガ長以上の長さを有しているので、当該高出力
半導体デバイスの温度上昇が周囲に影響を及ぼすことを
抑制することができる。また、バイアホールによる利得
の低下を防ぐ効果は、損なわれることはない。

【００２９】この発明に係る高出力半導体デバイスにお
いて、当該高出力半導体デバイスをユニットセルとし
て、バイアホールを共通にして複数のユニットセルが並
列接続されるように構成されると、隣り合うユニットセ
ル間において、互いの温度上昇の影響を抑えることがで
きる。したがって、同一面積で温度上昇が小さい、また
は、同一温度でデバイス面積が小さい、高出力半導体デ
バイスを実現することができる。

【００３０】この発明に係る高出力半導体デバイスの設
計方法によれば、平面構造の互いに異なる高出力半導体
デバイスを複数種類作成し、その各特性を測定し、その
結果から、所望の特性を得るために必要な高出力半導体
デバイスを選び、この選ばれた高出力半導体デバイスの
平面構造を、目的とする高出力半導体デバイスの平面構
造として採用するので、目的とする高出力半導体デバイ
スの設計を、少ない設計回数で実現することができ、結
果として、高出力半導体デバイスの低価格化に寄与する
ことができる。

【００３１】この発明に係る半導体集積回路によれば、
高出力半導体デバイスの近くに他の回路素子を配置する
ことができるので、集積回路チップの面積を小さくする
ことができる。また、回路設計において、シミュレーシ
ョン精度を上げることができるので、半導体集積回路の
設計回数を低減でき、結果として、半導体集積回路の低
価格化に寄与することができる。

【図面の簡単な説明】

【図１】この発明の一実施形態によるＦＥＴ２１を図解
的に示す平面図である。

【図２】図１の線ＩＩ―ＩＩに沿う断面図である。

【図３】この発明の他の実施形態に係るＦＥＴ２１ａを
示す、図１に相当する図である。

【図４】この発明のさらに他の実施形態に係るＦＥＴ２
１ｂを示す、図１に相当する図である。

【図５】この発明にとって興味ある従来のＦＥＴ１を示
す、図１に相当する図である。

【図６】この発明にとって興味ある従来の他のＦＥＴ１
ａを示す、図１に相当する図である。

【符号の説明】

２１，２１ａ，２１ｂ ＦＥＴ（高出力半導体デバイ
ス） ２２ 半導体基板 ２４ ソース電極 ２５ ゲート電極 ２６ ドレイン電極 ２７ ソースフィンガ ２８ ゲートフィンガ ２９ ドレインフィンガ ３０ 単位ＦＥＴ ３１ バイアホール ３２ 導電膜 ３３，３４ ユニットセル

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 21/331 Ｈ０１Ｌ 29/80 Ｅ 29/73 27/095

Claims (5)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、電界効果トランジスタま
   たは高電子移動度トランジスタを構成するように前記半
   導体基板の一方主面側に設けられるソース電極、ゲート
   電極およびドレイン電極とを備え、 前記ソース電極、前記ゲート電極および前記ドレイン電
   極は、それぞれ、複数のソースフィンガ、複数のゲート
   フィンガおよび複数のドレインフィンガを形成する櫛形
   構造を有していて、 前記ソースフィンガ、前記ゲートフィンガおよび前記ド
   レインフィンガの各組が、それぞれ、単位電界効果トラ
   ンジスタまたは単位高電子移動度トランジスタを構成す
   るとともに、複数の前記単位電界効果トランジスタまた
   は単位高電子移動度トランジスタが、前記ソース電極、
   前記ゲート電極および前記ドレイン電極によって互いに
   並列接続され、 前記半導体基板には、前記単位電界効果トランジスタま
   たは単位高電子移動度トランジスタと当該半導体基板の
   他方主面側とを電気的に接続するためのバイアホールが
   形成されている、高出力半導体デバイスであって、 前記バイアホールは、前記複数のゲートフィンガの配列
   における各端部に位置するものの少なくとも一方のゲー
   トフィンガの外側に沿って形成され、かつ、前記ゲート
   フィンガの長手方向に対して平行な方向に測定した、前
   記半導体基板の前記一方主面側での前記バイアホールの
   寸法は、ゲートフィンガ長以上の長さを有していること
   を特徴とする、高出力半導体デバイス。
2. 【請求項２】 半導体基板と、ヘテロ・バイポーラトラ
   ンジスタを構成するように前記半導体基板の一方主面側
   に設けられるエミッタ電極、ベース電極およびコレクタ
   電極とを備え、 前記エミッタ電極、前記ベース電極および前記コレクタ
   電極は、それぞれ、複数のエミッタフィンガ、複数のベ
   ースフィンガおよび複数のコレクタフィンガを形成する
   櫛形構造を有していて、 前記エミッタフィンガ、前記ベースフィンガおよび前記
   コレクタフィンガの各組が、それぞれ、単位ヘテロ・バ
   イポーラトランジスタを構成するとともに、複数の前記
   単位ヘテロ・バイポーラトランジスタが、前記エミッタ
   電極、前記ベース電極および前記コレクタ電極によって
   互いに並列接続され、 前記半導体基板には、前記単位ヘテロ・バイポーラトラ
   ンジスタと当該半導体基板の他方主面側とを電気的に接
   続するためのバイアホールが形成されている、高出力半
   導体デバイスであって、 前記バイアホールは、前記複数のエミッタフィンガの配
   列における各端部に位置するものの少なくとも一方のエ
   ミッタフィンガの外側に沿って形成され、かつ、前記エ
   ミッタフィンガの長手方向に対して平行な方向に測定し
   た、前記半導体基板の前記一方主面側での前記バイアホ
   ールの寸法は、エミッタフィンガ長以上の長さを有して
   いることを特徴とする、高出力半導体デバイス。
3. 【請求項３】 請求項１または２に記載の高出力半導体
   デバイスをユニットセルとして、前記バイアホールを共
   通にして複数の前記ユニットセルが並列接続されてい
   る、高出力半導体デバイス。
4. 【請求項４】 請求項１ないし３のいずれかに記載の高
   出力半導体デバイスを設計する方法であって、 請求項１または２に記載の高出力半導体デバイスであっ
   て、平面構造の互いに異なる高出力半導体デバイスを複
   数種類作製する工程と、 複数種類の前記高出力半導体デバイスの各特性を測定す
   る工程と、 目的とする高出力半導体デバイスの平面構造として、複
   数種類の前記高出力半導体デバイスから選ばれた、所望
   の特性を得るために必要な高出力半導体デバイスの平面
   構造を採用する工程とを備える、高出力半導体デバイス
   の設計方法。
5. 【請求項５】 請求項１ないし３のいずれかに記載の高
   出力半導体デバイスに備える前記半導体基板に関連し
   て、他の回路素子がさらに構成された、半導体集積回
   路。