JP3657412B2 - 高周波回路 - Google Patents
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【０００１】
【発明の属する技術分野】
本発明は、例えば１ＧＨz以上の高周波信号を処理する高周波回路に関する。
【０００２】
【従来の技術】
近年の移動体通信などの急速な発達に対応するために、無線部ＩＣを短い開発期間で、かつ低い製造コストで実現する方法としてマスタスライス方式のモノリシックマイクロ波回路（ＭＭＩＣ）が提案されている。
【０００３】
マスタスライス型ＭＭＩＣは半導体基板上にあらかじめ能動素子、抵抗、容量を作り込んでおき、その同一の半導体基板を用いて、基板上に形成される伝送線路の構成方法を変えることにより、種々の高周波回路を形成することが可能である。つまり、あらかじめ多数のマスタスライス型ＭＭＩＣ用半導体基板を製作しておき、その大量にストックされたものを用いて高周波回路を実現するために、短開発期間、低製造コストを実現できる。そのために、そのＭＭＩＣ用半導体基板上には、その基板の汎用性ができるだけ高くなるように、能動素子、抵抗、容量の形状、サイズを決めてそれらを作り込む必要があった。
【０００４】
図７および８はマスタスライス型ＭＭＩＣの従来例であり、米国電気電子技術者協会のシンポジウム（ＩＥＥＥ １９９６ Ｍicrowave and Ｍillimeter-wave Ｃircuit Ｓymposium ）で発表されたマスタスライス型ＭＭＩＣの構成図である。図７において、半導体基板１の一面に能動素子２、抵抗２１、薄膜キャパシタの下側電極用導体６を多数形成する。ここでは、能動素子２を１つ、抵抗２１を２つ、薄膜キャパシタの下側電極用導体６を３つを組み合わせて１つの組（単位セル）を構成し、この単位セルが行、列（アレイ状）に配列形成されている。これを共通基板として、この上面に誘電体膜２３および接地導体２５が形成される。実現しようとする機能回路のレイアウトに応じて使用する素子上の誘電体膜２３および接地導体２５を開口する。接地導体２５上に例えば１〜１０μｍ程度の厚さの誘電体膜２８を形成し、その誘電体膜２８上に配線用導体２９を形成する。配線用導体２９と共通基板上の素子はスルーホール３１で接続される。以上のように構成されたＭＭＩＣでは電界効果トランジスタ（ＦＥＴ）などの能動素子２の配置があらかじめ決められているので、各種回路で半導体基板１を共通化することができ、製造コストの低減と開発期間の短縮を実現できる。また、使用しない素子を接地導体で覆うことにより、これら使用しない素子上にも配線を形成できるために回路の小形化を実現できる。
【０００５】
さらに使用しない素子を接地導体で覆ってしまうために、接地導体上、つまり配線層に形成する受動回路にとっては、前記使用しない能動素子などは存在しないのと同じである。このため、配線自由度が高く、能動素子の部分を迂回するといった余分な配線の引き回しを避けることができ、寄生のインダクタンスや容量の影響を軽減できる。図８（ａ），（ｂ）は共通基板上に形成される能動素子の例であり、（ａ）は１００μｍのゲート幅のものをπ型に形成したゲート幅２００μｍのＦＥＴであり、（ｂ）は５０μｍのゲート幅のものを櫛形に形成したゲート幅２００μｍのＦＥＴである。このように、従来のマスタスライス型ＭＭＩＣ用共通基板においては、単位ＦＥＴのゲート幅は２００μｍ程度のサイズで構成されていた。
【０００６】
【発明が解決しようとする課題】
しかしながら、このようなマスタスライス型ＭＭＩＣ用共通基板を用いて、比較的信号レベルの高い高出力増幅器を実現しようとした場合、所望の出力電力を得るために複数の単位セルを接続してＦＥＴを合成する必要があり、ＦＥＴを合成するための配線等が長くなり、合成損失が大きくなるという問題点があった。また、単位セルに形成するＦＥＴのサイズを大きくした別のマスタスライス型ＭＭＩＣ用共通基板を用いてレベルの高い信号を扱う回路を実現する方法や、同一基板上において単位セルに形成するＦＥＴのサイズを２種類以上とする方法も考えられるが、別の共通基板を用意しなければならないという汎用性の低下や、レベルの低い信号を扱う回路とレベルの高い信号を扱う回路で使用するＦＥＴが異なるために、共通基板上での素子の使用効率が低下し、回路の集積度が低下するという問題点があった。
【０００７】
本発明は受信機レベルの小信号を扱う高周波回路と高出力電力増幅器等の大信号を扱う高周波回路を同一の基板上に形成し得る極めて汎用性の高いマスタスライス型モノリシック高周波回路を提供することを目的としている。
【０００８】
【課題を解決するための手段】
本発明においては、ソース、ゲート、ドレイン、ゲートの順に繰り返して並んでいる単位トランジスタが集積され、かつ、接地導体が設けられた基板において、前記接地導体で覆われていない前記単位トランジスタの互いに隣接する全てのソース、互いに隣接する全てのゲート、互いに隣接する全てのドレインを、それぞれ結線したことを特徴とするマスタスライス型モノリシック高周波回路用基板によって、上記の目的を達成する。ここで、「単位トランジスタ」とは、隣接する１つのソース、１つのゲート、１つのドレインで構成されるトランジスタのことである。
【０００９】
また、本発明においては、上記マスタスライス型モノリシック高周波回路用基板を用いて形成されるマスタスライス型モノリシック高周波回路において、接地導体で覆われていない単位トランジスタの有する全ゲート電極を用いてトランジスタを構成することを特徴とする。
【００１０】
また、本発明においては、上記マスタスライス型モノリシック高周波回路用基板を用いて形成されるマスタスライス型モノリシック高周波回路において、単位トランジスタの一部のみを使用するように結線したことを特徴とする。
【００１１】
また上記マスタスライス型モノリシック高周波回路用基板を用いて形成されるマスタスライス型モノリシック高周波回路において、単位トランジスタを少なくとも２つ以上の独立したトランジスタの組合せとなるように結線したことを特徴とする。
【００１２】
また、本発明においては、上記マスタスライス型モノリシック高周波回路用基板を用いて形成されるマスタスライス型モノリシック高周波回路において、単位トランジスタを、少なくとも１つ以上のトランジスタと、少なくとも１つ以上の信号制御素子の組合せとなるように結線したことを特徴とする。
【００１３】
本発明による構成では、マスタスライス型ＭＭＩＣ用共通基板の電力増幅用トランジスタを少なくとも２０dＢｍ以上の出力電力を得るような個数の単位トランジスタを用いて構成する。従って、この共通基板を用いて電力増幅器を構成する場合、トランジスタを多数接続する必要は無く、合成損失を小さく抑えることができ、良好な増幅器特性を得ることができる。また、前記トランジスタは単位トランジスタの配列の一部のみを結線して構成することができるために、能動素子のサイズを自由に変えることができる。さらに単位トランジスタを独立した２つ以上の能動素子として結線することができるので、高出力用のサイズの大きい能動素子を共通基板に形成しても、使用できる能動素子数が少なくなることはない。従って、同一の共通基板上に小信号を扱う高周波回路と大信号を扱う高周波回路を同時に形成することができ、極めて汎用性の高いマスタスライス型ＭＭＩＣ用共通基板を実現できる。
【００１４】
【発明の実施の形態】
（実施の形態１）
図１および２は本発明の第１の実施の形態を示している。
【００１５】
図２（ａ）において、マスタスライス型ＭＭＩＣ用半導体基板上に半導体プロセスを用いて構成された単位電界効果トランジスタ（単位ＦＥＴ）の配列の平面図を示している。この配列はソースＳ、ゲートＧ、ドレインＤ、ゲートＧの組合せが繰り返し並んでいる構成となっている。図２（ｂ）は等価回路であり、隣接する単位ＦＥＴのドレイン同士またはソース同士が結合されている。本実施の形態ではゲート電極が１０本以上ある場合を想定している。図１（ａ）は図２のように構成された単位ＦＥＴのすべてのソース、ドレイン、ゲートがそれぞれ結合されている場合である。ゲートは配線導体３０により接続され、配線導体３０は接地導体と同一プロセスによって形成される。ソースおよびドレインは、接地導体２５および配線導体３０上に形成された誘電体膜を貫くスルーホール３２を介して誘電体膜上の配線導体２９によりそれぞれ接続されている。また、両端のソース端子は接地導体２５で覆われ、これと電気的に接続ている。さらに、上記の共通配線によって連結された単位ＦＥＴの個数は、ＦＥＴのゲートに信号を入れ、ソースを接地し、ドレインより信号を出力する場合、出力信号が２０dＢｍ以上になるような個数とする。以上のような共通配線によって１つのトランジスタとして動作する単位ＦＥＴの集団（これを以下単にＦＥＴと記す）を構成することにより、一つのＦＥＴの出力電力が増加するに伴い合成するＦＥＴの数が減少するので、合成時の損失を小さくできるために良好な高周波特性を得ることができる。なお、１つのＦＥＴが１つの単位ＦＥＴよりなる場合もある。
【００１６】
なお、ＦＥＴはバイポーラトランジスタ、ＭＯＳトランジスタ、ＨＥＭＴなど、ＧaＡs基板やＩnＰ基板やＳi基板上に形成されるいずれのデバイスであってもよい。ただし、バイポーラトランジスタの場合には、エミッタ、ベース、コレクタは、それぞれ、ＦＥＴのソース、ゲート、ドレインに対応する。
【００１７】
（実施の形態２）
図３（ａ）は本発明の第２の実施の形態の構成図を示している。
【００１８】
本実施の形態は図２に示した第１の実施の形態の単位ＦＥＴの一部を接地導体２５で覆ったことを特徴としている。図３（ｂ）は等価回路図を示している。以上のように構成することにより、接地導体で覆う部分の面積を増減させることにより、ＦＥＴのサイズを変えることができる。従って、ＦＥＴを小信号用の小さいサイズと大信号用の大きいサイズとに分けて容易に実現できるために、小信号回路と大信号回路を同一の基板上に形成することが可能となる。
【００１９】
なお、ＦＥＴはバイポーラトランジスタ、ＭＯＳトランジスタ、ＨＥＭＴなど、ＧaＡs基板やＩnＰ基板やＳi基板上に形成されるいずれのデバイスであってもよい。ただし、バイポーラトランジスタの場合には、エミッタ、ベース、コレクタは、それぞれ、ＦＥＴのソース、ゲート、ドレインに対応する。
【００２０】
（実施の形態３）
図４（ａ）は本発明の第３の実施の形態の構成図を示している。
【００２１】
本実施の形態は図２に示した第１の実施の形態のＦＥＴの一部を接地導体で覆い、ＦＥＴを構成するＳ-Ｇ-Ｄ-Ｇ-Ｓの組合せを少なくとも２つ以上形成し、かつそれらが接地導体により互いに独立している。図４（ｂ）は等価回路図を示している。以上のように構成することにより、一列の単位ＦＥＴの配列から、２つ以上の独立に動作するＦＥＴを形成することができる。従って、一つのマスタスライス基板において、回路に使用可能なＦＥＴ数を容易に増減できるので、回路の高集積化と高出力増幅器等の大信号回路の実現を両立できる。
【００２２】
なお、独立に動作し得るＦＥＴのサイズは同じであっても、それぞれ異なっていてもよい。また、ＦＥＴはバイポーラトランジスタ、ＭＯＳトランジスタ、ＨＥＭＴなど、ＧaＡs基板やＩnＰ基板やＳi基板上に形成されるいずれのデバイスであってもよい。ただし、バイポーラトランジスタの場合には、エミッタ、ベース、コレクタは、それぞれ、ＦＥＴのソース、ゲート、ドレインに対応する。
【００２３】
（実施の形態４）
図５（ａ）は本発明の第４の実施の形態の構成図を示している。
【００２４】
本実施の形態は図２に示した第１の実施の形態の単位ＦＥＴの一部を接地導体２５で覆い、かつ接地導体２５に接するＳ-Ｇ-Ｄの単位ＦＥＴのゲートを他の単位ＦＥＴのゲートと独立させている。図５（ｂ）は等価回路図、図５（ｃ）は簡略化された等価回路を示している。図中の破線で囲まれたＣ，Ｃ′は同一のものを示している。以上のように構成することにより、接地導体に接したＳ-Ｇ-ＤのＦＥＴは、ゲートに電圧を加えることにより、可変抵抗器として働くことが可能となり、この単位ＦＥＴの配列全体として信号を制御できる制御素子を含んだＦＥＴとなる。図６は可変抵抗器の抵抗を変えたときのＦＥＴのゲート及びドレインの入力インピーダンスをスミスチャート上に示したものである。ゲートの入力インピーダンスは可変抵抗器の抵抗値が変化しても変化しない。ドレインの入力インピーダンスは可変抵抗器の抵抗値が変化すると、それにあわせてインピーダンス値も大きく変化する。従って、本実施の形態に示す構成とすることにより、制御素子を含んだＦＥＴを容易に形成することができ、かつＦＥＴの出力信号、ドレインの入力インピーダンスを変えることができる。
【００２５】
また、本実施の形態では接地したＳ-Ｇ-ＤのＦＥＴを制御素子としたが、接地したＤ-Ｇ-ＳのＦＥＴを制御素子とすることにより、ＦＥＴのソースに抵抗を接続することと等価となるので、この方法によってもＦＥＴの出力信号を制御できる。
【００２６】
なお、ＦＥＴはバイポーラトランジスタ、ＭＯＳトランジスタ、ＨＨＥＭＴなど、ＧaＡs基板やIｎP基板やＳi基板上に形成されるいずれのデバイスであってもよい。ただし、バイポーラトランジスタの場合には、エミッタ、ベース、コレクタは、それぞれ、ＦＥＴのソース、ゲート、ドレインに対応する。
【００２７】
また、本実施の形態では制御素子として動作する接地したＳ-Ｇ-ＤのＦＥＴを単位ＦＥＴの配列の片側のみに形成したが、Ｓ-Ｇ-ＤのＦＥＴを単位ＦＥＴの配列の両側に構成してもよい。以上のように構成することにより、単位ＦＥＴの配列に可変抵抗器が並列に２つ接続されたことと等価となり、可変抵抗器の抵抗値を一層大きく変化できるのでＦＥＴのドレインの入力インピーダンスも一層大きく変化させることができる。
【００２８】
【発明の効果】
以上説明したように、本発明の高周波回路では、マスタスライス型ＭＭＩＣ用基板の構成において、トランジスタを少なくとも２０dＢｍの出力電力を持つサイズで形成しているので、トランジスタを複数個使用して回路を構成する場合のトランジスタの個数を減少させて、合成損失を小さくすることができる。また、１つのトランジスタを構成する単位トランジスタの個数を選ぶことによって、トランジスタのサイズを自由に変更でき、小信号レベルの回路と大信号レベルの回路を同一の基板上に形成できる。従って、極めて汎用性の高いマスタスライス型ＭＭＩＣ用基板を用いた高周波回路を実現できる。
【図面の簡単な説明】
【図１】第１の実施の形態の構成と等価回路を示す図である。
【図２】第１の実施の形態の単位ＦＥＴの配列と等価回路を示す図である。
【図３】第２の実施の形態の構成と等価回路を示す図である。
【図４】第３の実施の形態の構成と等価回路を示す図である。
【図５】第４の実施の形態の構成と等価回路を示す図である。
【図６】可変抵抗器の抵抗値を変えたときのＦＥＴの入力インピーダンスの変化を示す図である。
【図７】従来のマスタスライス型ＭＭＣの構成例を示す立体図である。
【図８】従来のマスタスライス型ＭＭＣの構成例を示す平面図である。
【符号の説明】
１…半導体基板、２…能動素子、６…薄膜キャパシタの下側電極用導体、２１…抵抗、２３、２８…誘電体膜、２５…接地導体、２９、３０…配線導体、３１、３２…スルーホール。
【発明の属する技術分野】
本発明は、例えば１ＧＨz以上の高周波信号を処理する高周波回路に関する。
【０００２】
【従来の技術】
近年の移動体通信などの急速な発達に対応するために、無線部ＩＣを短い開発期間で、かつ低い製造コストで実現する方法としてマスタスライス方式のモノリシックマイクロ波回路（ＭＭＩＣ）が提案されている。
【０００３】
マスタスライス型ＭＭＩＣは半導体基板上にあらかじめ能動素子、抵抗、容量を作り込んでおき、その同一の半導体基板を用いて、基板上に形成される伝送線路の構成方法を変えることにより、種々の高周波回路を形成することが可能である。つまり、あらかじめ多数のマスタスライス型ＭＭＩＣ用半導体基板を製作しておき、その大量にストックされたものを用いて高周波回路を実現するために、短開発期間、低製造コストを実現できる。そのために、そのＭＭＩＣ用半導体基板上には、その基板の汎用性ができるだけ高くなるように、能動素子、抵抗、容量の形状、サイズを決めてそれらを作り込む必要があった。
【０００４】
図７および８はマスタスライス型ＭＭＩＣの従来例であり、米国電気電子技術者協会のシンポジウム（ＩＥＥＥ １９９６ Ｍicrowave and Ｍillimeter-wave Ｃircuit Ｓymposium ）で発表されたマスタスライス型ＭＭＩＣの構成図である。図７において、半導体基板１の一面に能動素子２、抵抗２１、薄膜キャパシタの下側電極用導体６を多数形成する。ここでは、能動素子２を１つ、抵抗２１を２つ、薄膜キャパシタの下側電極用導体６を３つを組み合わせて１つの組（単位セル）を構成し、この単位セルが行、列（アレイ状）に配列形成されている。これを共通基板として、この上面に誘電体膜２３および接地導体２５が形成される。実現しようとする機能回路のレイアウトに応じて使用する素子上の誘電体膜２３および接地導体２５を開口する。接地導体２５上に例えば１〜１０μｍ程度の厚さの誘電体膜２８を形成し、その誘電体膜２８上に配線用導体２９を形成する。配線用導体２９と共通基板上の素子はスルーホール３１で接続される。以上のように構成されたＭＭＩＣでは電界効果トランジスタ（ＦＥＴ）などの能動素子２の配置があらかじめ決められているので、各種回路で半導体基板１を共通化することができ、製造コストの低減と開発期間の短縮を実現できる。また、使用しない素子を接地導体で覆うことにより、これら使用しない素子上にも配線を形成できるために回路の小形化を実現できる。
【０００５】
さらに使用しない素子を接地導体で覆ってしまうために、接地導体上、つまり配線層に形成する受動回路にとっては、前記使用しない能動素子などは存在しないのと同じである。このため、配線自由度が高く、能動素子の部分を迂回するといった余分な配線の引き回しを避けることができ、寄生のインダクタンスや容量の影響を軽減できる。図８（ａ），（ｂ）は共通基板上に形成される能動素子の例であり、（ａ）は１００μｍのゲート幅のものをπ型に形成したゲート幅２００μｍのＦＥＴであり、（ｂ）は５０μｍのゲート幅のものを櫛形に形成したゲート幅２００μｍのＦＥＴである。このように、従来のマスタスライス型ＭＭＩＣ用共通基板においては、単位ＦＥＴのゲート幅は２００μｍ程度のサイズで構成されていた。
【０００６】
【発明が解決しようとする課題】
しかしながら、このようなマスタスライス型ＭＭＩＣ用共通基板を用いて、比較的信号レベルの高い高出力増幅器を実現しようとした場合、所望の出力電力を得るために複数の単位セルを接続してＦＥＴを合成する必要があり、ＦＥＴを合成するための配線等が長くなり、合成損失が大きくなるという問題点があった。また、単位セルに形成するＦＥＴのサイズを大きくした別のマスタスライス型ＭＭＩＣ用共通基板を用いてレベルの高い信号を扱う回路を実現する方法や、同一基板上において単位セルに形成するＦＥＴのサイズを２種類以上とする方法も考えられるが、別の共通基板を用意しなければならないという汎用性の低下や、レベルの低い信号を扱う回路とレベルの高い信号を扱う回路で使用するＦＥＴが異なるために、共通基板上での素子の使用効率が低下し、回路の集積度が低下するという問題点があった。
【０００７】
本発明は受信機レベルの小信号を扱う高周波回路と高出力電力増幅器等の大信号を扱う高周波回路を同一の基板上に形成し得る極めて汎用性の高いマスタスライス型モノリシック高周波回路を提供することを目的としている。
【０００８】
【課題を解決するための手段】
本発明においては、ソース、ゲート、ドレイン、ゲートの順に繰り返して並んでいる単位トランジスタが集積され、かつ、接地導体が設けられた基板において、前記接地導体で覆われていない前記単位トランジスタの互いに隣接する全てのソース、互いに隣接する全てのゲート、互いに隣接する全てのドレインを、それぞれ結線したことを特徴とするマスタスライス型モノリシック高周波回路用基板によって、上記の目的を達成する。ここで、「単位トランジスタ」とは、隣接する１つのソース、１つのゲート、１つのドレインで構成されるトランジスタのことである。
【０００９】
また、本発明においては、上記マスタスライス型モノリシック高周波回路用基板を用いて形成されるマスタスライス型モノリシック高周波回路において、接地導体で覆われていない単位トランジスタの有する全ゲート電極を用いてトランジスタを構成することを特徴とする。
【００１０】
また、本発明においては、上記マスタスライス型モノリシック高周波回路用基板を用いて形成されるマスタスライス型モノリシック高周波回路において、単位トランジスタの一部のみを使用するように結線したことを特徴とする。
【００１１】
また上記マスタスライス型モノリシック高周波回路用基板を用いて形成されるマスタスライス型モノリシック高周波回路において、単位トランジスタを少なくとも２つ以上の独立したトランジスタの組合せとなるように結線したことを特徴とする。
【００１２】
また、本発明においては、上記マスタスライス型モノリシック高周波回路用基板を用いて形成されるマスタスライス型モノリシック高周波回路において、単位トランジスタを、少なくとも１つ以上のトランジスタと、少なくとも１つ以上の信号制御素子の組合せとなるように結線したことを特徴とする。
【００１３】
本発明による構成では、マスタスライス型ＭＭＩＣ用共通基板の電力増幅用トランジスタを少なくとも２０dＢｍ以上の出力電力を得るような個数の単位トランジスタを用いて構成する。従って、この共通基板を用いて電力増幅器を構成する場合、トランジスタを多数接続する必要は無く、合成損失を小さく抑えることができ、良好な増幅器特性を得ることができる。また、前記トランジスタは単位トランジスタの配列の一部のみを結線して構成することができるために、能動素子のサイズを自由に変えることができる。さらに単位トランジスタを独立した２つ以上の能動素子として結線することができるので、高出力用のサイズの大きい能動素子を共通基板に形成しても、使用できる能動素子数が少なくなることはない。従って、同一の共通基板上に小信号を扱う高周波回路と大信号を扱う高周波回路を同時に形成することができ、極めて汎用性の高いマスタスライス型ＭＭＩＣ用共通基板を実現できる。
【００１４】
【発明の実施の形態】
（実施の形態１）
図１および２は本発明の第１の実施の形態を示している。
【００１５】
図２（ａ）において、マスタスライス型ＭＭＩＣ用半導体基板上に半導体プロセスを用いて構成された単位電界効果トランジスタ（単位ＦＥＴ）の配列の平面図を示している。この配列はソースＳ、ゲートＧ、ドレインＤ、ゲートＧの組合せが繰り返し並んでいる構成となっている。図２（ｂ）は等価回路であり、隣接する単位ＦＥＴのドレイン同士またはソース同士が結合されている。本実施の形態ではゲート電極が１０本以上ある場合を想定している。図１（ａ）は図２のように構成された単位ＦＥＴのすべてのソース、ドレイン、ゲートがそれぞれ結合されている場合である。ゲートは配線導体３０により接続され、配線導体３０は接地導体と同一プロセスによって形成される。ソースおよびドレインは、接地導体２５および配線導体３０上に形成された誘電体膜を貫くスルーホール３２を介して誘電体膜上の配線導体２９によりそれぞれ接続されている。また、両端のソース端子は接地導体２５で覆われ、これと電気的に接続ている。さらに、上記の共通配線によって連結された単位ＦＥＴの個数は、ＦＥＴのゲートに信号を入れ、ソースを接地し、ドレインより信号を出力する場合、出力信号が２０dＢｍ以上になるような個数とする。以上のような共通配線によって１つのトランジスタとして動作する単位ＦＥＴの集団（これを以下単にＦＥＴと記す）を構成することにより、一つのＦＥＴの出力電力が増加するに伴い合成するＦＥＴの数が減少するので、合成時の損失を小さくできるために良好な高周波特性を得ることができる。なお、１つのＦＥＴが１つの単位ＦＥＴよりなる場合もある。
【００１６】
なお、ＦＥＴはバイポーラトランジスタ、ＭＯＳトランジスタ、ＨＥＭＴなど、ＧaＡs基板やＩnＰ基板やＳi基板上に形成されるいずれのデバイスであってもよい。ただし、バイポーラトランジスタの場合には、エミッタ、ベース、コレクタは、それぞれ、ＦＥＴのソース、ゲート、ドレインに対応する。
【００１７】
（実施の形態２）
図３（ａ）は本発明の第２の実施の形態の構成図を示している。
【００１８】
本実施の形態は図２に示した第１の実施の形態の単位ＦＥＴの一部を接地導体２５で覆ったことを特徴としている。図３（ｂ）は等価回路図を示している。以上のように構成することにより、接地導体で覆う部分の面積を増減させることにより、ＦＥＴのサイズを変えることができる。従って、ＦＥＴを小信号用の小さいサイズと大信号用の大きいサイズとに分けて容易に実現できるために、小信号回路と大信号回路を同一の基板上に形成することが可能となる。
【００１９】
なお、ＦＥＴはバイポーラトランジスタ、ＭＯＳトランジスタ、ＨＥＭＴなど、ＧaＡs基板やＩnＰ基板やＳi基板上に形成されるいずれのデバイスであってもよい。ただし、バイポーラトランジスタの場合には、エミッタ、ベース、コレクタは、それぞれ、ＦＥＴのソース、ゲート、ドレインに対応する。
【００２０】
（実施の形態３）
図４（ａ）は本発明の第３の実施の形態の構成図を示している。
【００２１】
本実施の形態は図２に示した第１の実施の形態のＦＥＴの一部を接地導体で覆い、ＦＥＴを構成するＳ-Ｇ-Ｄ-Ｇ-Ｓの組合せを少なくとも２つ以上形成し、かつそれらが接地導体により互いに独立している。図４（ｂ）は等価回路図を示している。以上のように構成することにより、一列の単位ＦＥＴの配列から、２つ以上の独立に動作するＦＥＴを形成することができる。従って、一つのマスタスライス基板において、回路に使用可能なＦＥＴ数を容易に増減できるので、回路の高集積化と高出力増幅器等の大信号回路の実現を両立できる。
【００２２】
なお、独立に動作し得るＦＥＴのサイズは同じであっても、それぞれ異なっていてもよい。また、ＦＥＴはバイポーラトランジスタ、ＭＯＳトランジスタ、ＨＥＭＴなど、ＧaＡs基板やＩnＰ基板やＳi基板上に形成されるいずれのデバイスであってもよい。ただし、バイポーラトランジスタの場合には、エミッタ、ベース、コレクタは、それぞれ、ＦＥＴのソース、ゲート、ドレインに対応する。
【００２３】
（実施の形態４）
図５（ａ）は本発明の第４の実施の形態の構成図を示している。
【００２４】
本実施の形態は図２に示した第１の実施の形態の単位ＦＥＴの一部を接地導体２５で覆い、かつ接地導体２５に接するＳ-Ｇ-Ｄの単位ＦＥＴのゲートを他の単位ＦＥＴのゲートと独立させている。図５（ｂ）は等価回路図、図５（ｃ）は簡略化された等価回路を示している。図中の破線で囲まれたＣ，Ｃ′は同一のものを示している。以上のように構成することにより、接地導体に接したＳ-Ｇ-ＤのＦＥＴは、ゲートに電圧を加えることにより、可変抵抗器として働くことが可能となり、この単位ＦＥＴの配列全体として信号を制御できる制御素子を含んだＦＥＴとなる。図６は可変抵抗器の抵抗を変えたときのＦＥＴのゲート及びドレインの入力インピーダンスをスミスチャート上に示したものである。ゲートの入力インピーダンスは可変抵抗器の抵抗値が変化しても変化しない。ドレインの入力インピーダンスは可変抵抗器の抵抗値が変化すると、それにあわせてインピーダンス値も大きく変化する。従って、本実施の形態に示す構成とすることにより、制御素子を含んだＦＥＴを容易に形成することができ、かつＦＥＴの出力信号、ドレインの入力インピーダンスを変えることができる。
【００２５】
また、本実施の形態では接地したＳ-Ｇ-ＤのＦＥＴを制御素子としたが、接地したＤ-Ｇ-ＳのＦＥＴを制御素子とすることにより、ＦＥＴのソースに抵抗を接続することと等価となるので、この方法によってもＦＥＴの出力信号を制御できる。
【００２６】
なお、ＦＥＴはバイポーラトランジスタ、ＭＯＳトランジスタ、ＨＨＥＭＴなど、ＧaＡs基板やIｎP基板やＳi基板上に形成されるいずれのデバイスであってもよい。ただし、バイポーラトランジスタの場合には、エミッタ、ベース、コレクタは、それぞれ、ＦＥＴのソース、ゲート、ドレインに対応する。
【００２７】
また、本実施の形態では制御素子として動作する接地したＳ-Ｇ-ＤのＦＥＴを単位ＦＥＴの配列の片側のみに形成したが、Ｓ-Ｇ-ＤのＦＥＴを単位ＦＥＴの配列の両側に構成してもよい。以上のように構成することにより、単位ＦＥＴの配列に可変抵抗器が並列に２つ接続されたことと等価となり、可変抵抗器の抵抗値を一層大きく変化できるのでＦＥＴのドレインの入力インピーダンスも一層大きく変化させることができる。
【００２８】
【発明の効果】
以上説明したように、本発明の高周波回路では、マスタスライス型ＭＭＩＣ用基板の構成において、トランジスタを少なくとも２０dＢｍの出力電力を持つサイズで形成しているので、トランジスタを複数個使用して回路を構成する場合のトランジスタの個数を減少させて、合成損失を小さくすることができる。また、１つのトランジスタを構成する単位トランジスタの個数を選ぶことによって、トランジスタのサイズを自由に変更でき、小信号レベルの回路と大信号レベルの回路を同一の基板上に形成できる。従って、極めて汎用性の高いマスタスライス型ＭＭＩＣ用基板を用いた高周波回路を実現できる。
【図面の簡単な説明】
【図１】第１の実施の形態の構成と等価回路を示す図である。
【図２】第１の実施の形態の単位ＦＥＴの配列と等価回路を示す図である。
【図３】第２の実施の形態の構成と等価回路を示す図である。
【図４】第３の実施の形態の構成と等価回路を示す図である。
【図５】第４の実施の形態の構成と等価回路を示す図である。
【図６】可変抵抗器の抵抗値を変えたときのＦＥＴの入力インピーダンスの変化を示す図である。
【図７】従来のマスタスライス型ＭＭＣの構成例を示す立体図である。
【図８】従来のマスタスライス型ＭＭＣの構成例を示す平面図である。
【符号の説明】
１…半導体基板、２…能動素子、６…薄膜キャパシタの下側電極用導体、２１…抵抗、２３、２８…誘電体膜、２５…接地導体、２９、３０…配線導体、３１、３２…スルーホール。
Claims (6)
- マスタスライス型ＭＭＩＣ用半導体基板上にソース、ゲート、ドレイン、ゲートの順に繰り返して並んでいる単位トランジスタが集積され、かつ、接地導体が設けられた基板を含んでなり、前記接地導体で覆われていない前記単位トランジスタの互いに隣接する全てのソース、互いに隣接する全てのゲート、互いに隣接する全てのドレインを、それぞれ結線した半導体装置を含んで構成される高周波回路であって、
少なくとも２つ以上の独立したトランジスタの組合わせが構成されるように、前記単位トランジスタを結線したことを特徴とする高周波回路。 - マスタスライス型ＭＭＩＣ用半導体基板上にソース、ゲート、ドレイン、ゲートの順に繰り返して並んでいる単位トランジスタが集積され、かつ、接地導体が設けられた基板を含んでなり、前記接地導体で覆われていない前記単位トランジスタの互いに隣接する全てのソース、互いに隣接する全てのドレインを、それぞれ結線し、互いに隣接する全てのゲートのうち片端の１つを除く全てのゲートを結線した半導体装置を含んで構成される高周波回路であって、
少なくとも２つ以上の独立したトランジスタの組合わせが構成されるように、前記単位トランジスタを結線したことを特徴とする高周波回路。 - マスタスライス型ＭＭＩＣ用半導体基板上にソース、ゲート、ドレイン、ゲートの順に繰り返して並んでいる単位トランジスタが集積され、かつ、接地導体が設けられた基板を含んでなり、前記接地導体で覆われていない前記単位トランジスタの互いに隣接する全てのソース、互いに隣接する全てのドレインを、それぞれ結線し、互いに隣接する全てのゲートのうち両端の１つずつを除く全てのゲートを結線した半導体装置を含んで構成される高周波回路であって、
少なくとも２つ以上の独立したトランジスタの組合わせが構成されるように、前記単位トランジスタを結線したことを特徴とする高周波回路。 - マスタスライス型ＭＭＩＣ用半導体基板上にソース、ゲート、ドレイン、ゲートの順に繰り返して並んでいる単位トランジスタが集積され、かつ、接地導体が設けられた基板を含んでなり、前記接地導体で覆われていない前記単位トランジスタの互いに隣接する全てのソース、互いに隣接する全てのゲート、互いに隣接する全てのドレインを、それぞれ結線した半導体装置を含んで構成される高周波回路であって、
少なくとも１つ以上のトランジスタと、少なくとも１つ以上の信号制御素子の組合せが構成されるように、前記単位トランジスタを結線したことを特徴とする高周波回路。 - マスタスライス型ＭＭＩＣ用半導体基板上にソース、ゲート、ドレイン、ゲートの順に繰り返して並んでいる単位トランジスタが集積され、かつ、接地導体が設けられた基板を含んでなり、前記接地導体で覆われていない前記単位トランジスタの互いに隣接する全てのソース、互いに隣接する全てのドレインを、それぞれ結線し、互いに隣接する全てのゲートのうち片端の１つを除く全てのゲートを結線した半導体装置を含んで構成される高周波回路であって、
少なくとも１つ以上のトランジスタと、少なくとも１つ以上の信号制御素子の組合せが構成されるように、前記単位トランジスタを結線したことを特徴とする高周波回路。 - マスタスライス型ＭＭＩＣ用半導体基板上にソース、ゲート、ドレイン、ゲートの順に繰り返して並んでいる単位トランジスタが集積され、かつ、接地導体が設けられた基板を含んでなり、前記接地導体で覆われていない前記単位トランジスタの互いに隣接する全てのソース、互いに隣接する全てのドレインを、それぞれ結線し、互いに隣接する全てのゲートのうち両端の１つずつを除く全てのゲートを結線した半導体装置を含んで構成される 高周波回路であって、
少なくとも１つ以上のトランジスタと、少なくとも１つ以上の信号制御素子の組合せが構成されるように、前記単位トランジスタを結線したことを特徴とする高周波回路。
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