JP2009044085A - Mosトランジスタ及びこれを用いた半導体集積回路装置 - Google Patents

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Abstract

【課題】本発明は、電流磁界を低減して自己インダクタンスを抑え、スイッチング速度を向上させるMOSトランジスタ及びこれを用いた半導体集積回路装置を提供することを目的とする。
【解決手段】半導体基板70表面上で同一方向に平行に延在する複数のゲート20、20aの両側に、ドレイン30、30a及びソース40、40aが平行に配置されたトランジスタセルTC11〜TC38、TC1〜TC8を複数有するMOSトランジスタ100、100aであって、
前記トランジスタセルの延在方向に分割されたトランジスタセルブロックTCB1〜TCB3、TCB1a、TCB2aを複数有し、
前記トランジスタセルブロックの前記ドレインを流れる電流の向きが、同一の前記トランジスタセルブロック内で同一であって、隣接した前記トランジスタセルブロック同士で逆向きとなるように、前記ドレインに電流を供給するドレイン給電用導通孔31、31aを配置したことを特徴とする。
【選択図】図1

Description

本発明は、MOSトランジスタ及びこれを用いた半導体集積回路装置に関し、特に、同一方向に延在する複数のトランジスタセルから構成されるMOSトランジスタ及びこれを用いた半導体集積回路装置に関する。
従来から、半導体基板の表面上に、酸化膜を介して、延在して設けられたゲートの両側の半導体基板表面に、ドレインとソースが配置されて複数のトランジスタセルを構成し、これらのトランジスタセルが並列に接続されて全体として1つのトランジスタを構成するMOSトランジスタが知られている。かかるMOSトランジスタにおいては、ゲートに電位を供給することにより、ソース−ドレイン間に電流が流れる。
図7は、従来のMOSトランジスタ200の第1メタル配線層と、ゲート、ドレイン及びソースの配線パターンの平面デザインを示した図である。図7において、横方向に延在するゲート120の両側に、ソース140及びドレイン130が平行に延在して交互に配置されたトランジスタセルTC10〜TC80が8個形成されている。ゲート120は、例えば第1メタル配線層に形成されたゲート給電金属110にコンタクトホール等の導電孔(図示せず)により接続され、ゲート給電金属110から電圧が印加され、ゲート120を駆動するように構成されている。
図7において、ゲート120が駆動してオンとなり、ドレイン130及びソース140に電流が流れるときには、第2メタル配線層との配置関係により定められるスルーホール131、141の配置位置との関係から、常に一定方向にドレイン電流及びソース電流が流れる。図7においては、紙面向かって左向きに総てのドレイン電流及びソース電流が流れている。従って、電流によりMOSトランジスタ200の周囲に発生する磁界の向きは、アンペール右ネジの法則に従い、MOSトランジスタ200のあらゆる領域において、一定の向きになる。
図8は、図7の配線デザインに適用される、従来のMOSトランジスタ200の第2メタル配線層の配線パターンを示した図である。図8において、ドレイン配線パターン150及びソース配線パターン160が隣接して、MOSトランジスタ200の配線デザイン全体を平面的に覆うように配置されている。MOSトランジスタ200の配線デザインの右半分領域をドレイン配線パターン150が覆い、左半分領域をソース配線パターン160が覆うように構成されている。ドレイン配線パターン150は、ドレインパッド151に接続され、ソース配線パターン160は、ソースパッド161に接続されている。ドレイン130及びソース140と第2メタル配線層との間の絶縁層又は拡散層には、電気を通電するスルーホール131、141が形成される。そして、第2メタル配線層のドレイン配線パターン151に正電圧が印加されるとともに、ソース配線パターン161は接地され、ドレイン配線パターン150及びソース配線パターン160からスルーホール131、141を介してドレイン130及びソース140に電流が供給されるように構成される。従って、ドレイン130にはMOSトランジスタ200の右半分の領域から電流が供給され、ソース140からは左半分の領域から電流が流れ出ることになる。
図9は、図7に示したMOSトランジスタ200の配線デザインに、第2メタル配線層であるドレイン配線パターン150及びソース配線パターン160を平面的に覆うように配置し、透過的に上面視したMOSトランジスタ200の平面構成を示した図である。図9において、第2メタル配線層のドレイン配線パターン150はMOSトランジスタ200の右半分の領域を覆い、第2メタル配線層のソース配線パターン160はMOSトランジスタ200の左半分の領域を覆っているため、ドレイン配線パターン150とドレイン130を電気的に接続するスルーホール131は、ドレイン130とドレイン配線パターン150とが重なり合うMOSトランジスタ200の右半分の領域に形成され、ソース配線パターン160とソースを電気的に接続するスルーホール141は、ソース140とソース配線パターン160とが重なり合うMOSトランジスタ200の左半分の領域に形成されている。
よって、高電位側のドレイン130を流れる電流は、右側領域にある導電孔131から供給されるので、ドレイン130を紙面向かって左向きで流れ、接地側のソース140を流れる電流は、左側領域にある導電孔141から流出するので、やはり紙面向かって左向きで流れることになる。
従って、図7にも示したように、ドレイン130及びソース140を流れる電流は常に紙面向かって左向きの一定方向となり、この電流により発生する磁界も常に一定方向となる。
なお、縦型MOSFETにおいて、ゲート配線に流れる電流により発生する磁界の向きを、隣接するゲート配線同士で相殺すべく、隣接するゲート配線を流れる電流が反対方向となるように、ゲート配線の延在方向の両端に、対向するゲート電位給電部を設け、ゲート電位給電部に、ゲート配線を交互に接続するようにした技術が知られている(例えば、特許文献1参照)。
特開2003−17697号公報
しかしながら、上述の従来技術の構成では、ドレイン130を流れる電流の向きは常に一定であるため、MOSトランジスタ200には常に一定方向の自己インダクタンスが発生しており、MOSトランジスタ200を高速スイッチングさせて用いるときには、かかる自己インダクタンスにより、電流変化により生じた磁界が、電流のオン、オフの切り換えを妨げる向きに働き、切り換え動作を遅らせてしまい、高速スイッチングが困難であるという問題があった。
つまり、自己インダクタンスにより、MOSトランジスタ200をオンとしてドレイン130を流れる電流を増加させる場合には、電流の増加を妨げる向きに磁界が作用し、MOSトランジスタ200をオフとしてドレイン130を流れる電流を減少させる場合には、電流の減少を妨げる向きに磁界が作用するので、高速スイッチング動作を実行するのが困難であるという問題があった。
また、上述の特許文献1に記載の構成では、ゲート電流に起因する磁界を相殺することができるが、流れる電流の大きいドレインについては何ら対策が講じられていないため、MOSFET全体としては、ドレイン電流による自己インダクタンスの影響が大きく残り、高速スイッチングはやはり困難であるという問題があった。
そこで、本発明は、ドレイン電流による電流磁界を低減して自己インダクタンスを抑え、スイッチング速度を向上させるMOSトランジスタ及びこれを用いた半導体集積回路装置を提供することを目的とする。
上記目的を達成するため、第1の発明に係るMOSトランジスタ(100、100a)は、半導体基板(70)表面上で同一方向に平行に延在する複数のゲート(20、20a)の両側に、ドレイン(30、30a)及びソース(40、40a)が平行に配置されたトランジスタセル(TC11〜TC38、TC1〜TC8)を複数有するMOSトランジスタ(100、100a)であって、
前記トランジスタセル(TC11〜TC38、TC1〜TC8)の延在方向に分割されたトランジスタセルブロック(TCB1〜TCB3、TCB1a、TCB2a)を複数有し、
前記トランジスタセルブロック(TCB1〜TCB3、TCB1a、TCB2a)の前記ドレイン(30、30a)を流れる電流の向きが、同一の前記トランジスタセルブロック(TCB1〜TCB3、TCB1a、TCB2a)内で同一であって、隣接した前記トランジスタセルブロック(TCB1〜TCB3、TCB1a、TCB2a)同士で逆向きとなるように、前記ドレイン(30、30a)に電流を供給するドレイン給電用導通孔(31、31a)を配置したことを特徴とする。
これにより、隣接するトランジスタセルブロック同士でドレイン電流による発生する磁界を相殺することができ、MOSトランジスタのスイッチング速度を向上させることができる。
第2の発明は、第1の発明に係るMOSトランジスタ(100、100a)において、
前記隣接したトランジスタセルブロック(TCB1〜TCB3、TCB1a、TCB2a)は、前記トランジスタセル(TC11〜TC38、TC1〜TC8)の延在方向と交わる境界線(BL1、BL2、BL1a)により分割され、
前記ドレイン給電用導通孔(31、31a)は、前記隣接したトランジスタセルブロック(TCB1〜TCB3、TCB1a、TCB2a)同士で互いに前記境界線(BL1、BL2、BL1a)付近に設けられるか、又は互いに前記境界線(BL1、BL2、BL1a)と反対側に配置されたことを特徴とする。
これにより、種々の形状のトランジスタセルブロックに対し、隣接するトランジスタブロック同士で、境界線を基準線としてドレインを流れる電流を対向する向きに流れるようにし、発生する電流磁界を互いに相殺することができる。
第3の発明は、第2の発明に係るMOSトランジスタ(100、100a)において、
前記境界線(BL1、BL2、BL1a)は、前記トランジスタセル(TC11〜TC38、TC1〜TC8)の延在方向と直角に交わることを特徴とする。
これにより、利用度が高く、完全な対称形を作り易い長方形形状をなして分割されたトランジスタセルブロックについて、ドレイン電流により発生する磁界を、隣接するトランジスタセルブロック同士で正確に相殺するように配線デザインを定めることができる。
第4の発明は、第2又は3の発明に係るMOSトランジスタ(100、100a)において、
前記境界線(BL1、BL2)は、前記トランジスタセル(TC11〜TC38、TC1〜TC8)の前記ドレイン(30)の電気的接続を分断する線と一致することを特徴とする。
これにより、ドレインを完全に分断して分割されたトランジスタセルブロックを有するMOSトランジスタについて、高速スイッチングの性能を向上させることができる。
第5の発明は、第2又は3の発明に係るMOSトランジスタ(100、100a)において、
前記境界線(BL1a)は、連続的に延在して配置された前記ドレイン(30a)の電流の向きが変わる仮想的な線であることを特徴とする。
これにより、MOSトランジスタのトランジスタセル自体は分割されていない構成であっても、仮想的なトランジスタセルブロックを設定することにより、隣接したトランジスタセルブロック同士でドレイン電流の向きが反対となるようなMOSトランジスタとすることができ、外形上、分割されていないMOSトランジスタについても本発明を適用することができる。
第6の発明に係る半導体集積回路装置は、第1〜5のいずれか一つの発明に係るMOSトランジスタ(100、100a)を用いてトランジスタ回路を形成した半導体基板(70)を有し、
該基板(70)を収容するパッケージを備えたことを特徴とする。
これにより、スイッチング性能を向上させたMOSトランジスタを用いて集積回路装置を構成することができ、集積回路装置の動作速度を向上させることができる。
なお、上記括弧内の参照符号は、理解を容易にするために付したものであり、一例に過ぎず、図示の態様に限定されるものではない。
本発明によれば、自己インダクタンスを低減し、スイッチング速度を向上させることができる。
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
図1は、本発明を適用した実施例1に係るMOSトランジスタ100の平面構成を示した図である。図1において、本実施例に係るMOSトランジスタ100は、ゲート20と、ゲート給電金属10と、コンタクトホール21と、ドレイン30と、ドレイン給電用導通孔31と、ソース40と、ソース給電用導通孔41とを備える。
なお、図1におけるドレイン30とソース40は、厳密にはドレイン30給電用のドレイン配線とソース40給電用のソース配線のパターンを示しているが、ドレイン30及びソース40はドレイン配線とソース配線の真下にあり、ほぼ同様のパターンを形成していると考えてよいので、これをドレイン30及びソース40として説明することとする。また、実施例1の断面構成の詳細については、後述する。
図1において、MOSトランジスタ100は、横方向に、境界線BL1、BL2により、3個のトランジスタセルブロックTCB1〜TCB3に分割されている。つまり、境界線BL1により、トランジスタセルブロックTCB1とトランジスタセルブロックTCB2のドレイン30が分割され、境界線BL2により、トランジスタセルブロックTCB2とトランジスタセルブロックTCB3のゲート20及びドレイン30が分割されている。そして、各々のトランジスタセルブロックTCB1〜TCB3は、縦方向に8個のトランジスタセルを有する。例えば、トランジスタセルブロックTCB3は、8個のトランジスタセルTC31〜TC38を有する。なお、他のトランジスタセルブロックTCB1、TCB2については、総てのトランジスタセルについて参照符号が付されている訳ではないが、総て同様に8個のトランジスタセルを有し、トランジスタセルブロックTCB1はトランジスタセルTC11〜TC18、トランジスタセルブロックTCB2はトランジスタセルTC21〜TC28を備えている。
このように、実施例1に係るMOSトランジスタ100は、分割されたトランジスタセルブロックTCB1〜TCB3の境界線BL1、BL2が、同一のライン上に延在するトランジスタセル、例えば1ライン目のトランジスタセルTC11、TC21、TC31を外形的又は電気的に分割しており、境界線BL1、BL2とトランジスタセルブロックTCB1〜TCB3の外形的境界線とは一致している場合の態様例を示している。
以下、各々の構成要素について詳説する。
各々のトランジスタセルTC11〜TC38は、総てゲート20、ドレイン30及びソース40を備えている。
ゲート20は、総て同一方向に平行に複数本延在して形成されている。図1においては、横方向に延在するゲート20が、縦方向に平行に8本形成されている。そして、ゲート20は、縦方向に延在する境界線BL1、BL2により、横方向に3つのブロックTCB1〜TCB3に分割されている。
ゲート20は、例えばポリシリコン等で形成されてよく、MOSトランジスタ100のゲート電極の役割を果たす。ゲート20は、コンタクトホール21によりゲート給電金属10と接続され、ゲート給電金属10からゲートに電流が供給される。ゲート給電金属10は、例えばアルミニウム等の配線用金属が用いられてよい。
ゲート20の両側には、ドレイン30及びソース40が交互に形成され、ゲート20、ドレイン30及びソース40で1つのトランジスタセルTC11〜TC38をなす。ドレイン30とソース40は、ゲート20を挟んで交互に形成されているので、1つのゲート20に対し、隣接するトランジスタセルTC11〜TC18、TC21〜TC28、TC31〜TC38同士は、ドレイン30及びソース40を共有することになる。(但し、端部のトランジスタセル同士はドレイン30のみを共有する。)
ドレイン給電用導通孔31は、ドレインに電流を供給するための導通孔であり、いわゆるスルーホール等が設けられて構成されてよい。同様に、ソース給電用導通孔41は、ソースと電気的導通を図るための導通孔であり、やはりスルーホール等により構成されてよい。ドレイン給電用導通孔31及びソース給電用導通孔41内部には、アルミニウム等の配線用金属が充填され、他の給電層と電気的接続がなされる。
図2は、図1に係るMOSトランジスタ100のA―A'断面における構成を示した図である。図2において、本実施例に係るMOSトランジスタ100は、半導体基板70の表面上に、酸化膜22を介してゲート20が形成され、ゲート20の両側の半導体基板70の表面に、拡散層であるドレイン30とソース40が形成されている。ドレイン30の上には、第1メタル配線層上に配線用金属で構成されたドレイン配線32が形成され、ドレイン30とドレイン配線32を電気的に接続するスルーホール等のドレイン給電用導通孔31が形成されている。同様に、ソース40の上には、第1メタル配線層上に配線用金属で構成されたソース配線42が形成され、ソース40とソース配線42を電気的に接続するソース給電用導通孔41が形成されている。また、第1メタル配線層上にはゲート給電金属10も形成されている。図2では、ゲート20とゲート給電金属10が接続される構造は図示されていないが、ゲート給電金属10がゲート20の直上にあり、上面視的に重なる位置で、酸化膜22の上部に導通孔としてコンタクトホール21が形成され、これにより両者の電気的接続がなされる。
このように、ドレイン30とドレイン配線32は上面視的には配置が共通であり、ドレイン給電用導通孔31も共通の位置となる。同様に、ソース40とソース配線42も上面視的には配置が共通であり、ソース給電用導通孔41も共通の位置となる。よって、ドレイン配線32とドレイン30及びソース配線42とソース40は、平面構成図は同じとなるので、図1に示したMOSトランジスタ100の配線デザインも、ドレイン30とドレイン配線32及びソース40とソース配線42を共通に示した図である。従って、本明細書における本実施例及び他の実施例において、ドレイン30及びソース40で表現されている平面的構成については、ドレイン配線32及びソース配線42と読み替えて適用することができる。
次に、図1に戻り、本実施例に係るMOSトランジスタ100の平面構成について、更に詳細に説明する。
上述のようなトランジスタセル構成を有する本実施例に係るMOSトランジスタ100は、全体としては3つのトランジスタセルブロックTCB1〜TCB3を有し、各々のトランジスタセルブロックTCB1〜TCB3が8個のトランジスタセルTC11〜TC18、TC21〜TC28、TC31〜TC38を有しているので、合計24個のトランジスタセルTC11〜TC38を有することになる。これらのトランジスタセルTC11〜TC38は総て電気的に並列接続され、全体として1つのMOSトランジスタ100を形成する。
図3は、本実施例に係るMOSトランジスタ100を回路記号として示した図である。図3に示すように、ドレイン30は高電位側(電源側)に接続され、ソース40は接地側に接続される。MOSトランジスタ100がNチャネルMOSトランジスタの場合には、ゲート20に正電位を加えたときにMOSトランジスタ100はオンとなり、ドレイン30からソース40に電流が流れる。MOSトランジスタ100がPチャネルMOSトランジスタの場合には、ゲート20に負電位を加えたときにMOSトランジスタ100はオンとなり、ドレイン30からソース40に電流が流れる。いずれにせよ、ドレイン30は高電位側に接続され、ソース40は接地側に接続され、MOSトランジスタ100がオンとなったときには、ドレイン30には接続配線から電流が流れ込み、ソース40からは接続配線に向かって電流が流れ出ることになる。
図1に戻り、境界線BL2を介して隣接するトランジスタセルブロックTCB2とトランジスタセルブロックTCB3の、ドレイン30に設けられているドレイン給電用導電孔31に着目すると、トランジスタセルブロックTCB2のドレイン給電用導通孔31は、総てのトランジスタセルTC21〜TC28について紙面向かって左側寄りの境界線BL2の反対側に配置されている。一方、トランジスタセルブロックTCB3のドレイン給電用導通孔32は、総てのトランジスタセルTC31〜TC38について紙面向かって右側寄りの境界線BL2の反対側に配置されている。つまり、隣接するトランジスタセルブロックTCB2とトランジスタセルブロックTCB3のドレイン30に設けられているドレイン給電用導電孔31は、ともに境界線BL2の反対側に略線対称に配置されていることになる。
このような配置でドレイン給電用導電孔31が設けられた場合には、図3で説明したように、ドレイン給電用導電孔31からはドレイン30に常に電流が流れ込むので、ドレイン30を流れるドレイン電流の向きは、トランジスタセルブロックTCB2の場合は紙面向かって右向き、つまりドレイン給電用導電孔31から境界線BL2に向かう右向きの電流が流れることになる。一方、トランジスタセルブロックTCB3の場合は、ドレイン給電用導電孔31が向かって右側に設けられているので、ドレイン電流は紙面向かって左向きに流れ、やはりドレイン給電用導電孔31から境界線BL2に向かう左向きの電流が流れる。よって、トランジスタセルブロックTCB2とトランジスタセルブロックTCB3のドレイン電流は、ともに境界線BL2に向かって反対向きに流れることになる。
従って、トランジスタセルブロックTCB2の周囲に発生する電流磁界と、トランジスタセルブロックTCB3の周囲に発生する電流磁界も反対向きとなり、両者は互いに相殺する。従って、トランジスタセルブロックTCB2、TCB3で発生する自己インダクタンスは、磁界の相殺により抑制されるので、スイッチの切り換えがありゲート電流の向きが切り換わっても、これを妨げる磁界は低減され、スイッチング速度を向上させることができる。
同様に、隣接するトランジスタセルブロックTCB1とトランジスタセルTCB2のドレイン給電用導通孔31の配置に着目すると、トランジスタセルブロックTCB1のドレイン給電用導通孔31も、トランジスタセルブロックTCB2のドレイン給電用導通孔31も、ともに境界線BL1付近に配置されている。この場合は、ともに境界線BL1から離れる向きにドレイン電流が流れ、やはり両者のドレイン30を流れる電流の向きは反対となる。つまり、トランジスタセルブロックTCB1においては、紙面向かって左向きにドレイン電流が流れ、トランジスタセルブロックTCB2においては、紙面向かって右向きにドレイン電流が流れる。このように、隣接するトランジスタセルブロックTCB1とトランジスタセルTCB2においても、ドレイン30を流れる電流の向きは反対となるので、これにより発生する電流磁界も相互に相殺し合い、自己インダクタンスの発生を抑制し、スイッチング性能を向上させることができる。
このように、本実施例に係るMOSトランジスタ100においては、隣接するトランジスタセルブロックTCB1〜TCB3同士で、境界線BL1、BL2に関して略線対称の位置にドレイン給電用導通孔31を配置することにより、隣接するトランジスタセルブロックTCB1〜TCB3同士のドレイン電流の向きを反対にし、発生する電流磁界も互いに反対向きとして相殺させ、自己インダクタンスを低減することができる。その結果、MOSトランジスタ100のスイッチング速度を高めることができる。
次に、図1において、ソース給電用導通孔41の配置について説明する。図1において、各トランジスタセルブロックTCB1〜TCB3のソース給電用導通孔41の位置は、総て各トランジスタセルブロック内でドレイン給電用導通孔31の位置と反対側に設けられている。従って、必然的に、ソース給電用導通孔41の配置も、境界線BL1、BL2に関して略線対称の配置となっており、ソース電流も、隣接するトランジスタセルブロックTCB1〜TCB3同士で互いに反対向きとなるような配置となっている。図3で説明したように、ソース40を流れる電流は、ソース40からソース給電用導通孔41に向かって流れ出る向きの電流が常に流れる。また、ソース給電用導通孔41は、上述のように各トランジスタセルブロックTCB1〜TCB3内で、ドレイン給電用導通孔31と反対側に配置されているので、ドレイン給電用導通孔31からドレイン30に流入する電流と同じ向きになる。従って、トランジスタセルブロックTCB1のドレイン30及びソース40を流れる電流は、ともに境界線BL1から左側に離れてゆく左向きの電流が流れ、トランジスタセルブロックTCB2のドレイン30及びソース40を流れる電流は、これとは逆に境界線BL1から境界線BL2に向かう右向きの電流が流れる。トランジスタセルブロックTCB3は、ドレイン30及びソース40の双方とも、境界線BL2に向かう左向きの電流が流れることになり、やはり隣接するトランジスタセルブロックTCB2と反対向きの電流が流れる。
このように、本実施例に係るMOSトランジスタ100においては、ドレイン電流のみならず、ソース電流を含めて隣接するトランジスタセルブロックTCB1〜TCB3同士で反対向きのドレイン電流及びソース電流が流れるように構成しているので、隣接する隣接するトランジスタセルブロックTCB1〜TCB3同士で大幅に自己インダクタンスを相殺して低減させ、スイッチング性能を高めることができる。
本実施例に係るMOSトランジスタ100においては、ソース電流により発生する電流磁界を低減する効果も同時に実現することができ、スイッチング性能を大きく改善できる優れた構成であることが分かる。
更に、本実施例に係るMOSトランジスタ100のゲート20を流れる電流について着目すると、各トランジスタセルブロックTCB1〜TCB3の各トランジスタセルTC11〜TC38のゲート20に電流を供給するゲート給電金属10の配置構成が、総てドレイン給電用導通孔31と一致する側に設けられていることが分かる。つまり、ゲート20を流れる電流も、隣接するトランジスタセルブロックTCB1〜TCB3同士で反対となるように配置構成されている。従って、本実施例に係るMOSトランジスタ100によれば、ゲート電流により発生する電流磁界についても、隣接するトランジスタセルブロックTCB1〜TCB3同士で反対向きとし、自己インダクタンスの発生を抑制することができる。
なお、本実施例に係るMOSトランジスタ100において、各トランジスタセルブロックTCB1〜TCB3に設けられたドレイン給電用導通孔31及びソース給電用通電孔41の配置は、境界線BL1、BL2に関して略線対称となっていればよく、完全な線対称の関係にあることを必ずしも要しない。例えば、図1に示されるように、トランジスタセルブロックTCB1とトランジスタセルブロックTCB2の大きさは完全に一致している訳ではなく、若干大きさが異なっている。このような場合には、境界線BL1に関して無理に完全な線対称とする必要はなく、隣接するトランジスタセルブロックTCB1とトランジスタセルブロックTCB2のドレイン30又はソース40を流れる電流が、反対となるようにドレイン給電用導通孔31又はソース給電用導通孔41を配置すれば足りる。本実施例に係るMOSトランジスタ100は、種々の態様の配線パターンをとり得るが、隣接するトランジスタセルブロックTCB1〜TCB2同士でドレイン電流、更にはソース電流の向きが反対となるようにドレイン給電用導通孔31とソース給電用導通孔41を配置できれば、好適に本発明を適用することができる。
また、図1に係るMOSトランジスタ100においては、各トランジスタセルブロックTCB1〜TCB3の境界線BL1、BL2が、各トランジスタセルTC11〜TC38又はゲート20の延在方向と直角に交わるように構成しているが、境界線BL1、BL2は、必ずしも各トランジスタセルTC11〜TC38の延在方向と直角でなくてもよい。例えば、台形型や平行四辺形型のトランジスタセルブロックTCB1〜TCB3についても、本実施例に係るMOSトランジスタ100は適用することができる。境界線BL1、BL2の形状が変化しても、境界線BL1、BL2を基準線として対称関係を利用し、隣接するトランジスタセルブロックTCB1〜TCB3のドレイン電流が反対向きとなるようにドレイン給電用通電孔31を配置できるからである。
また、図1に係るMOSトランジスタにおいては、トランジスタセルブロックTCB1〜TCB3が3個の例について説明しているが、トランジスタセルブロックTCB1〜TCB3は、2個以上でさえあればよく、態様により更に多くのトランジスタセルブロックを設けるようにしてもよい。
次に、図4を用いて、本実施例に係るMOSトランジスタ100の第2メタル配線層の例について説明する。図4は、本実施例に係るMOSトランジスタ100の第2メタル配線層の配線パターンの一例である。
図4において、第2メタル配線層は、ドレイン配線パターン50とソース配線パターン60を有し、ドレイン配線パターン50はドレインパッド51に接続され、ソース配線パターン60はソースパッド61に接続されている。ドレインパッド51及びソースパッド61に電流が供給され、ドレイン配線パターン50及びソース配線パターン60を介してドレイン給電用導通孔31及びソース給電用導通孔41に電流供給がなされる。図4に示す第2メタル配線層の配線パターンは、従来の図8で示したドレイン配線パターン150及びソース配線パターン160と異なり、ドレイン配線パターン50とソース配線パターン60が互いに挟み合うような形状部分を有している。
なお、第2メタル配線層は、図2で示した第1メタル配線層の上方に絶縁層を介して設けられてよい。
次に、図5を用いて、図1に示したMOSトランジスタ100の電極配線パターンに、図4で示した第2メタル配線層のドレイン配線パターン50とソース配線パターン60を覆った状態のMOSトランジスタ100について説明する。図5は、本実施例に係るMOSトランジスタ100の上面透視図である。
図5において、ドレイン給電用導通孔31とドレイン配線パターン50とが重なっている状態と、ソース給電用導通孔41とソース配線パターン60とが重なっている状態が示されている。なお、個々の構成要素は、今まで説明した内容と同様であるので、同一の参照符号を付し、その説明を省略する。
本実施例に係るMOSトランジスタは、ドレイン給電用導通孔31又はソース給電用導通孔41のいずれかが各トランジスタセルブロックTCB1〜TCB3の端部か境界線BL1、BL2付近に集中した構成となっているので、各トランジスタセルブロックTCB1〜TCB3の、横方向(トランジスタセルTC11〜TC38の延在方向)の端辺又は境界線BL1、BL2付近を第2メタル配線層が覆うように構成すれば、MOSトランジスタ100のドレイン30及びソース40に対して、電流を供給できることになる。
図5において、ドレイン給電用導通孔31が集中して配置された境界線BL1付近と、トランジスタセルブロックTCB3の右端辺付近をドレイン配線パターン50が覆っており、ソース給電用導通孔41が集中して配置された境界線BL2付近と、トランジスタセルブロックTCB1の左端辺をソース配線パターン60が覆うように構成されている。
このように、各トランジスタセルブロックTCB1〜TCB3の端部又は境界線BL1、BL2付近にドレイン給電用導通孔31又はソース給電用導通孔41を交互に設け、これを覆うようにドレイン配線パターン50とソース配線パターン60が交互に挟み合うようにMOSトランジスタ100を構成することにより、自己インダクタンスが低減されて高速スイッチング可能なMOSトランジスタ100とすることができる。
なお、本実施例に係るMOSトランジスタ100の積層断面構造には、上述の平面的配置関係を保つ限り、種々の態様が適用でき、図3の断面構造の態様に限定されないことは言うまでもない。
図6は、本発明を適用した実施例2に係るMOSトランジスタ100aの平面構成を上面透視的に示した図である。図6において、実施例2に係るMOSトランジスタ100aは、半導体基板70の表面上に酸化膜(図示せず)を介して平行に複数形成されたゲート20aと、ゲート20aの両側に交互に形成されたドレイン30a及びソース40aで、横方向に延在するトランジスタセルTC1〜TC8を構成する。トランジスタセルTC1〜TC8は、ゲート20a、ドレイン30a及びソース40aのいずれも延在方向(横方向)で分断されておらず、MOSトランジスタ100aの横方向全体に連続したトランジスタセルTC1〜TC8が形成されている点で、実施例1に係るMOSトランジスタ100と異なっている。
ドレイン給電用導通孔31aは、MOSトランジスタ100aの中央部のドレイン30a上の一定幅の領域に形成されている。ソース給電用導通孔41aは、中央部を挟むようにMOSトランジスタ100aの両端部のソース40a上に形成されている。つまり、ドレイン給電用導通孔31aは、MOSトランジスタ100aの中央部付近の1箇所にまとまって配置されているが、ソース給電用導通孔41aは、両端部に別れ、各々がまとまって配置されている。
本実施例に係るMOSトランジスタ100aは、仮想的なトランジスタセルブロックTCB1a、TCB2aを有する。トランジスタセルブロックTCB1a、TCB2aは、やはり仮想的な境界線BL1aによりトランジスタセルTC1〜TC8の延在方向で2つに分割されている。
このように、隣接するトランジスタセルブロックTCB1a、TCB2a及びこれらの境界線BL1aは、ゲート20a、ドレイン30a又はソース40aのいずれかが分断され、外形的又は電気的に分断されていることを必ずしも要せず、仮想的な境界線BL1aにより隣接するトランジスタセルブロックTCB1a、TCB2aが分割されていてもよい。
図6において、MOSトランジスタ100aの中央部に配置されたドレイン給電用導通孔31aは、境界線BL1aでトランジスタセルブロックTCB1aとトランジスタセルブロックTCB2aとに分割されている。これは、実質的に、隣接するトランジスタセルブロックTCB1a、TCB2aの境界線BL1a付近に、境界線BL1aに略線対称にドレイン給電用導通孔31aが配置されているのに等しい。ドレイン給電用導通孔31aに供給された電流は、トランジスタセルブロックTCB1a側は紙面向かって左向きに流れ、トランジスタセルブロックTCB2a側は紙面向かって右向きに流れ、両者は反対向きに流れる。従って、トランジスタセルブロックTCB1aとトランジスタセルブロックTCB2aの周囲に発生する電流磁界は、互いに反対向きとなり、隣接するトランジスタセルブロックTCB1a、TCB2a同士で相殺することになる。よって、実施例2に係るMOSトランジスタ100aにおいても、自己インダクタンスを低減させ、スイッチング性能を向上させることができる。
次に、ソース給電用導通孔41aについて着目すると、ソース給電用導通孔41aからは電流が流出するので、やはり中央の境界線BL1a付近から、両端に設けられたソース給電用導通孔41aに向かって電流が流れることになる。これは、ドレイン30aを流れる電流の向きと一致し、隣接するトランジスタセルブロックTCBa1、TCB2a同士で、やはり反対側の電流が流れることになる。従って、ソース電流についても、隣接するトランジスタセルブロックTCBa1、TCB2a同士で電流磁界を互いに相殺させ、自己インダクタンスを低減させることができる。
このように、実施例2に係るMOSトランジスタ100aによれば、外形上はトランジスタセルTC1〜TC8を分割させることなく、仮想的にトランジスタセルブロックTCB1a、TCB2aを作り出し、それらのドレイン30a及びソース40aを流れる電流の向きを反対向きとし、発生する電流磁界を互いに相殺させて自己インダクタンスを低減させることができる。実施例2によれば、加工の労力を殆ど増加させることなく、スイッチング速度を向上させたMOSトランジスタとすることができる。
なお、実施例2に係るMOSトランジスタ100aにおいては、ゲート給電金属10aは、ゲート20aの片側にのみ設けられているので、ゲート電流については、隣接するトランジスタセルブロックTCBa1、TCB2a同士で電流磁界を相殺するような構成とはなっていない。しかしながら、電流変化量の大きいドレイン電流について、発生する電流磁界を隣接するトランジスタセルブロックTCBa1、TCB2a同士で相殺する構成となっているので、十分にスイッチング速度を高めたMOSトランジスタ100aとすることができる。
なお、上述のようなドレイン給電用導通孔31aとソース給電用導通孔41aの配置構成としたことに伴い、ドレイン配線パターン50aはMOSトランジスタ100aの中央領域を覆い、ソース配線パターン60aはドレイン配線パターン50aを両側から挟むように、MOSトランジスタ100aの両端部を覆うような構成となっている。ドレイン配線パターン50aはドレインパッド51に接続されて給電され、ソース配線パターン60aはソースパッド61に接続されて給電されることは、実施例1の説明と同様である。
このように、実施例2に係るMOSトランジスタ100aによれば、簡素な構成でありながら、自己インダクタンスを低減し、スイッチング速度の高いMOSトランジスタ100aとすることができる。
実施例1及び実施例2において説明したMOSトランジスタ100、100aは、種々の用途に適用できるが、特に大電流を流すパワーMOSトランジスタに好適に適用可能である。パワーMOSトランジスタにおいては、大電流を流しつつかつ高速スイッチングを行うことが要求されるので、電流磁界を相殺して自己インダクタンスを低減する本発明を適用することにより、大電流による高速スイッチングを行うことができる。
また、実施例1及び実施例2に係るMOSトランジスタ100、100aは、ともに半導体基板70上に形成されている。半導体基板70上に、抵抗やコンデンサ等の他の素子も形成することにより、電源回路等の所定の機能を実現する半導体集積回路装置を構成することができる。これにより、スイッチング速度の速い半導体集積回路装置を実現することができる。
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
実施例1に係るMOSトランジスタ100の平面構成を示した図である。 図1に係るMOSトランジスタ100のA―A'断面構成を示した図である。 本実施例に係るMOSトランジスタ100を回路記号として示した図である。 本実施例に係るMOSトランジスタ100の第2メタル配線層の一例である。 本実施例に係るMOSトランジスタ100の上面透視図である。 実施例2に係るMOSトランジスタ100aの平面構成の上面透視図である。 従来のMOSトランジスタ200の配線パターンの平面デザイン図である。 従来のMOSトランジスタ200の第2メタル配線層の配線パターン図である。 従来のMOSトランジスタ200を透過的に上面視した平面構成図である。
符号の説明
10 ゲート給電金属
20 ゲート
21 コンタクトホール
22 酸化膜
30 ドレイン
31、31a ドレイン給電用導通孔
32 ドレイン配線
40 ソース
41、41a ソース給電用導通孔
42 ソース配線
50、50a ドレイン配線パターン
51 ドレインパッド
60、60a ソース配線パターン
61 ソースパッド
70 半導体基板
100、100a MOSトランジスタ

Claims (6)

  1. 半導体基板表面上で同一方向に平行に延在する複数のゲートの両側に、ドレイン及びソースが平行に配置されたトランジスタセルを複数有するMOSトランジスタであって、
    前記トランジスタセルの延在方向に分割されたトランジスタセルブロックを複数有し、
    前記トランジスタセルブロックの前記ドレインを流れる電流の向きが、同一の前記トランジスタセルブロック内で同一であって、隣接した前記トランジスタセルブロック同士で逆向きとなるように、前記ドレインに電流を供給するドレイン給電用導通孔を配置したことを特徴とするMOSトランジスタ。
  2. 前記隣接したトランジスタセルブロックは、前記トランジスタセルの延在方向と交わる境界線により分割され、
    前記ドレイン給電用導通孔は、前記隣接したトランジスタセルブロック同士で互いに前記境界線付近に設けられるか、又は互いに前記境界線と反対側に配置されたことを特徴とする請求項1に記載のMOSトランジスタ。
  3. 前記境界線は、前記トランジスタセルの延在方向と直角に交わることを特徴とする請求項2に記載のMOSトランジスタ。
  4. 前記境界線は、前記トランジスタセルの前記ドレインの電気的接続を分断する線と一致することを特徴とする請求項2又は3に記載のMOSトランジスタ。
  5. 前記境界線は、連続的に延在して配置された前記ドレインの電流の向きが変わる仮想的な線であることを特徴とする請求項2又は3に記載のMOSトランジスタ。
  6. 請求項1乃至5のいずれか一項に記載のMOSトランジスタを備えたことを特徴とする半導体集積回路装置。
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