CN105742360A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及半导体器件及其制造方法。一种半导体器件，其包括：形成在衬底上方的沟道层和势垒层，以及经由栅极绝缘膜被布置在所述势垒层上的栅电极。为了提高所述半导体器件的特性，将半导体器件如下构造。将氮化硅膜提供在源电极和栅电极之间的势垒层上，且还提供在漏电极和栅电极GE之间的势垒层上。通过氮化硅膜降低势垒层的表面电势，由此使二维电子气形成。因此，通过仅在其中形成氮化硅膜的区域中选择性形成二维电子气，即使在没有采用沟槽栅结构时也能执行常关操作。

Description

半导体器件及其制造方法
相关申请交叉引用
将2014年12月26日提交的日本专利申请No.2014-265569的公开内容，包括说明书、附图以及摘要整体并入本文作为参考。
技术领域
本发明涉及一种半导体器件及其制造方法，并且可优选应用于例如采用氮化物半导体的半导体器件中。
背景技术
近年来，采用具有大于硅(Si)的带隙的III-V族化合物的半导体器件已经受到关注。它们中间，采用氮化镓(GaN)的MISFET具有以下优点：1)击穿电场大；2)电子饱和速度高；3)热导率高；4)良好的异质结和形成在AlGaN和GaN之间；5)氮化镓是无毒的且高安全的；等等。
例如，专利文献1(日本未审专利申请公布No.2007-234986)以及专利文献2(国际公布No.2006/022453)中每一个都公开了具有AlN势垒层的GaN基场效应晶体管。在场效应晶体管中，SiN绝缘膜用作用于元件表面的绝缘膜。
现有技术文献
专利文献
[专利文献1]日本未审专利申请公布No.2007-234986
[专利文献2]国际公布No.2006/022453
发明内容
本发明人致力于采用上述氮化物半导体的半导体器件的研究和研发，并努力钻研以提高其特性。在研究和研发期间，已经揭示存在采用氮化物半导体的半导体器件的特性的进一步提升的空间。
本说明书的说明以及附图将使其他问题和新的特性变得显而易见。
将在下文简要说明本申请中公开的优选实施例的典型实例的概要。
根据本申请中公开的一个实施例的半导体器件包括：形成在衬底上方的第一氮化物半导体层；形成在第一氮化物半导体层上的第二氮化物半导体层；以及经由栅极绝缘膜设置在第二氮化物半导体层上的栅电极。半导体器件还包括分别形成在栅电极两侧的第二氮化物半导体层上方的第一电极和第二电极。半导体器件还包括：形成在第一电极和栅电极之间的第二氮化物半导体层上的第一氮化硅膜；以及形成在第二电极和栅电极之间的第二氮化物半导体层上的第二氮化硅膜。第一氮化物半导体层的电子亲和力大于第二氮化物半导体层的电子亲和力。
根据本申请中公开的一个实施例的半导体器件的制造方法包括以下步骤：(a)在衬底上方形成第一氮化物半导体层；(b)在第一氮化物半导体层上形成第二氮化物半导体层；以及(c)在第二氮化物半导体层的第一区域上形成栅极绝缘膜。半导体器件的制造方法还包括以下步骤：(d)在第二氮化物半导体层和栅极绝缘膜上形成氮化硅膜；以及(e)经由氮化硅膜在栅极绝缘膜上方形成栅电极。半导体器件的制造方法还包括以下步骤：(f)在栅电极的一侧的第二氮化物半导体层上方形成第一电极，并且在栅电极的另一侧的第二氮化物半导体层上方形成第二电极。第一氮化物半导体层的电子亲和力大于第二氮化物半导体层的电子亲和力。此外，在步骤(d)之后的第一氮化物半导体层与第二氮化物半导体层的层叠部分的薄膜电阻低于步骤(b)中的第一氮化物半导体层与第二氮化物半导体层的层叠部分的薄膜电阻。
在根据本申请中公开并在下文说明的一个典型实施例的半导体器件中，可提高半导体器件的特性。
在根据本申请中公开并在下文说明的一个典型实施例的半导体器件的制造方法中，可制造具有优良特性的半导体器件。
附图说明
图1是说明根据第一实施例的半导体器件的构造的截面图；
图2是说明根据第一实施例的半导体器件的构造的平面图；
图3是说明根据第一实施例的半导体器件的制造步骤的截面图；
图4是说明根据第一实施例的半导体器件的制造步骤的截面图，其为图3之后的制造步骤；
图5是说明根据第一实施例的半导体器件的制造步骤的截面图，其为图4之后的制造步骤；
图6是说明根据第一实施例的半导体器件的制造步骤的截面图，其为图5之后的制造步骤；
图7是说明根据第一实施例的半导体器件的制造步骤的截面图，其为图6之后的制造步骤；
图8是说明根据第一实施例的半导体器件的制造步骤的截面图，其为图7之后的制造步骤；
图9是说明根据第一实施例的半导体器件的制造步骤的截面图，其为图8之后的制造步骤；
图10是说明根据第一实施例的半导体器件的制造步骤的截面图，其为图9之后的制造步骤；
图11是说明根据第一实施例的半导体器件的制造步骤的截面图，其为图10之后的制造步骤；
图12A是说明根据第二实施例的半导体器件的构造的截面图，且图12B是说明根据第二实施例的制造步骤的截面图；
图13是说明根据第三实施例的半导体器件的构造的截面图；
图14是说明根据第三实施例的半导体器件的制造步骤的截面图；
图15是说明根据第三实施例的半导体器件的制造步骤的截面图，其为图14之后的制造步骤；
图16是说明根据第三实施例的半导体器件的制造步骤的截面图，其为图15之后的制造步骤；
图17是说明根据第三实施例的半导体器件的制造步骤的截面图，其为图16之后的制造步骤；
图18是说明根据第四实施例的半导体器件的构造的截面图；以及
图19是说明根据第五实施例的半导体器件的构造的截面图。
具体实施方式
出于方便，如果需要，则将通过将以下实施例中每一个都分成多个部分或实施例进行说明；但是，除非另外说明，否则多个部分或实施例并不彼此无关，而是存在以下关系，其中一个是另外的部分或整体的变型、应用实例、详细说明或补充说明。当以下实施例涉及元件等的数目(包括件数、数值、量、范围等等)时，除非另外说明或者除非当数目在原理上显然限于特定数目之外，否则数目不限于特定数目，而可以是大于或小于该特定数目。
此外，在以下实施例中，除非另外说明或原则上明显必要，否则构成要素(也包括要素步骤等)不是必需的。类似地，当以下实施例涉及构成要素等的形状以及位置关系等时，除非另外说明或除了当考虑原则上明显不是这样之外，否则它们也包括基本上与该形状等相同或相似的形状。这同样适用于上述数目等(包括工件数、数值、量以及范围等)。
以下将参考附图详细说明优选实施例。在用于解释实施例的所有附图中，彼此具有相同功能的构件将以相同或相关的参考数字表示，且将省略其赘述。当存在多个相似的构件(部分)时，可通过将符号加入共同的参考数字而代表独立的或特定的部分。在以下实施例中，除非特别必要，原则上将不再重复相同或相似部分的说明。
在实施例中采用的附图中，即使在截面图中也可省略阴影以便使其更容易观察。或者，即使在平面图中也可加入阴影以便使其更容易观察。
在截面图或平面图中，各个部分的尺寸并未对应于实际器件的尺寸，且特定部分可显示为相对较大以便使附图更容易理解。这同样适用于截面图和平面图彼此对应的情况。
(第一实施例)
以下将参考附图详细说明根据本实施例的半导体器件。
[结构说明]
图1是说明根据本实施例的半导体器件的构造的截面图。根据图1中所示的该实施例的半导体器件(半导体元件)例如是采用氮化物半导体的MIS(金属绝缘体半导体)型场效应晶体管(FET)。这种半导体器件可用作高电子迁移率晶体管(HEMT)型功率晶体管。
在根据本实施例的半导体器件中，沟道层(也称作电子跃迁层)CH以及势垒层BA依次形成在衬底S上。沟道层CH包括氮化物半导体层。势垒层BA包括具有小于沟道层CH的电子亲和力的氮化物半导体层。
根据本实施例的MISFET具有：经由栅极绝缘膜GI形成在势垒层BA上方的栅电极GE；以及在栅电极GE的两侧上形成在势垒层BA上的源电极SE和漏电极DE。这种MISFET形成在由元件隔离区(ISO)分隔的有源区(AC)中，如下所述(参见图2)。
这里，在本实施例中，氮化硅膜SN形成在位于栅电极GE和源电极SE之间的势垒层BA上。氮化硅膜SN也形成在位于栅电极GE和漏电极DE之间的势垒层BA上。
此外，在本实施例中，二维电子气2DEG产生在氮化硅膜SN以及势垒层BA之间的接触区下方并且靠近沟道层CH和势垒层BA之间的界面的沟道层CH侧上。氮化硅膜SN也在栅极绝缘膜GI和栅电极GE之间延伸。
当正电势(阈值电势)施加至栅电极GE时，沟道产生在栅电极GE(栅极绝缘膜GI)下方以及靠近沟道层CH以及势垒层BA之间界面的沟道层CH侧上。
如上所述，当正电势(阈值电势)没有施加至栅电极GE时，二维电子气2DEG没有形成在根据本实施例的半导体器件中的栅电极GE(栅极绝缘膜GI)下方，且因此可保持截止状态。当正电势(阈值电势)施加至栅电极GE时，二维电子气2DEG经由产生的沟道连接，且因此可保持导通状态。因此，可执行常关操作。在导通状态和截止状态中，源电极SE的电势例如为接地电势。
在本实施例中，势垒层BA包括具有小于沟道层CH的电子亲和力的氮化物半导体层，且当这些半导体层简单地彼此接触时，形成在这些层之间结表面(异质界面)上的二维电子气(2DEG)的浓度低，且因此不能实现电导通。
通常，当包括氮化物半导体层的沟道层CH以及包括具有小于沟道层CH的电子亲和力的氮化物半导体层的势垒层BA彼此接触时，方阱势产生在这些半导体层之间的结表面上。二维电子气(2DEG)通过在方阱势中存储电子而产生在沟道层CH以及势垒层BA之间的界面附近。
但是在本实施例中，势垒层BA的厚度小，且形成在这些半导体层之间的结界面上的二维电子气(2DEG)的浓度低。而且，通过采用非掺杂外延层作为各个势垒层BA以及沟道层CH，这些层的层叠膜的电阻变高，由此使得源电极SE和漏电极DE之间的电导通被阻碍。其上仅产生低浓度二维电子气(2DEG)的结表面的薄膜电阻(源电极SE和漏电极DE之间的电阻)是10MΩ/sq.以上，且更优选10GΩ/sq.以上。可利用四点探针法测量流过层叠部分的电流以及此时产生的电势差而确定薄膜电阻。当薄膜电阻(源电极SE和漏电极DE之间的电阻)可被调整为处于该范围内时，杂质可引入势垒层BA以及沟道层CH。为了实现这种薄膜电阻，例如使势垒层BA的厚度较小。根据势垒层BA的Al组分改变优选厚度。当采用例如具有15％至20％的Al组分的势垒层BA时，层BA的厚度应为9nm以下，且更优选5nm以下。替代地，当采用具有20％至30％的Al组分的势垒层BA时，其厚度应为5nm以下，且更优选3nm以下。当GaN用作缓冲层时应用这些实例，且当采用AlGaN时，缓冲层的Al组分以及势垒层的Al组分之间的差应处于上述组分范围之内。例如，当缓冲层的Al组分是4％且势垒层的Al组分是20％时，16％的差被假设是上述Al组分。即，在GaN用作缓冲层的情况对应于缓冲层(GaN)的Al组分是0％的情况。
另一方面，在本实施例中，氮化硅膜SN形成在位于栅电极GE和源电极SE之间以及栅电极GE和漏电极DE之间的势垒层BA上。通过氮化硅膜SN降低势垒层BA的表面电势，由此允许形成二维电子气(2DEG)。换言之，二维电子气(2DEG)的浓度变高。
因此，通过仅在形成氮化硅膜SN的区域中选择性形成二维电子气(2DEG)，可实现常关操作。
以下将参考图1说明根据本实施例的半导体器件的详细构造。
例如包括硅(Si)的半导体衬底可用作衬底S。除了硅，包括诸如GaN的氮化物半导体的衬底或包括AlN、SiC、蓝宝石等的衬底可用作衬底S。
例如，GaN层可用作沟道层CH。杂质没有故意掺杂进入沟道层CH。GaN层的厚度例如约为80nm。除了GaN之外，AlN、InN等可用作用于沟道层CH的材料。也可采用这些氮化物半导体的混合晶体。本实施例中采用非掺杂沟道层CH，但是可根据其应用适当掺杂杂质。对于将要掺杂的杂质来说，可采用n型杂质或p型杂质。n型杂质的实例例如包括Si、S和Se等，且p型杂质的实例例如包括Be、C和Mg等。
例如，AlGaN层可用作势垒层BA。AlGaN层的厚度例如约为5nm。AlGaN层的组分例如是Al0.2Ga0.8N。除了AlGaN之外，InAlN等可用作用于势垒层BA的材料。替代地，非掺杂层可用作势垒层BA，且可根据其应用适当掺杂杂质。对于将要掺杂的杂质来说，可采用n型杂质或p型杂质。n型杂质的实例例如包括Si、S和Se等，且p型杂质的实例例如包括Be、C和Mg等。
如上所述，具有小于沟道层CH的电子亲和力的氮化物半导体应用作势垒层BA。但是，如果这些半导体层简单地彼此接触，则形成在这些层之间的结表面(异质界面)上的二维电子气(2DEG)的浓度低。
氮化硅膜的厚度例如约为100nm。除了氮化硅膜(SiN)之外，可采用氮氧化硅膜(SiON)。
氧化铝(Al2O3)膜可用作栅极绝缘膜GI。氧化铝膜的厚度例如约为50nm。除了氧化铝膜之外的绝缘膜可用作栅极绝缘膜GI。除了氧化铝膜之外，例如氧化硅(SiO2)膜、氧化铪(HfO2)膜等可用作栅极绝缘膜GI。
氮化钛(TiN)膜可用作栅电极GE。氮化钛膜的厚度例如约为200nm。除了氮化钛膜之外的导电膜可用作栅电极GE。例如，可采用其中已经掺杂了诸如硼(B)或磷(P)的杂质的多晶硅膜。替代地，可采用包括Ti、Al、Ni、Au等的金属。替代地，可采用由包括Ti、Al、Ni、Au等的金属以及Si制成的化合物膜(金属硅化物膜)。替代地，可采用包括Al、Ni、Au等的金属膜的氮化物。
由TiN膜以及位于其上的Al膜制成的层叠膜可用作源电极SE和漏电极DE。TiN膜的厚度例如约为50nm，且Al膜的厚度例如约为1000nm。可与势垒层BA进行欧姆接触的材料可用作用于源电极SE以及漏电极DE的材料。包括Ti、Al、Mo(钼)、Nb(铌)、V(钒)等的金属膜可用作形成源电极SE以及漏电极DE的材料。
绝缘膜(层间绝缘膜)IL布置在栅电极GE、源电极SE以及漏电极DE上。例如，氧化硅膜可用作绝缘膜IL。氧化硅膜的厚度例如约为2000nm。替代地，可采用除了氧化硅膜之外的绝缘膜。替代地，可采用若干类型的绝缘膜的层叠结构。接触孔形成在绝缘膜中，且将电连接至嵌入接触孔中的插塞PG的布线M1形成在绝缘膜IL上。保护膜PRO进一步形成在布线M1上。诸如氮氧化硅(SiON)膜的绝缘膜可用作保护膜。
图2是说明根据本实施例的半导体器件的构造的平面图。例如，图1中所示的栅电极GE、源电极SE以及漏电极DE对应于图2中的A-A截面。
没有限制栅电极GE、源电极SE以及漏电极DE的布局，但是这些电极例如如图2中所示布置。源电极SE以及漏电极DE中的每一个都例如具有在Y方向上延伸的线形。换言之，电极中的每一个都具有矩形形状(四边形形状)，其具有沿Y方向延伸的长边。源电极SE以及漏电极DE可替换地布置在X方向上。栅电极GE布置在源电极SE和漏电极DE之间。例如，多个栅电极GE中的每一个的一端(图2中的上侧)连接至在X方向上延伸的栅极线GL。各个栅电极GE的另一端(图2中的下侧)连接至在X方向上延伸的另一栅极线GL。替代地，两个栅极线GL中的一个可被省略，以便栅电极GE和栅极线GL的整体形状具有梳形形状。多个源电极SE中的每一个都经由插塞(连接部)PG连接至在X方向上延伸的源极线SL。多个漏电极DE中的每一个都经由另一插塞(连接部)PG连接至在X方向上延伸的漏极线DL。这里，源电极SE、漏电极DE以及栅电极GE主要布置在由元件隔离区ISO围绕的有源区AC上。有源区AC的平面形状是具有在X方向上延伸的长边的矩形形状。有源区AC被元件隔离区ISO围绕而被分隔。
[制造方法说明]
以下将参考图3至11说明根据本实施例的半导体器件的制造方法，以便使半导体器件的构造更加清楚。图3至11是各说明根据该实施例的半导体器件的制造步骤的截面图。
沟道层CH形成在衬底S上，如图3中所示。例如包括其(111)面被暴露的硅(Si)的半导体衬底用作衬底S，且通过采用金属有机化学气相沉积(MOCVD)方法等在衬底S上异质外延生长作为沟道层CH的氮化镓层(GaN层)。此时，在没有故意掺杂杂质的情况下异质外延生长氮化镓层。沟道层CH的厚度例如约为80nm。
替代地，除了硅之外，包括SiC、蓝宝石等的衬底可用作衬底S。将要形成在衬底S上的所有氮化物半导体层(III-V族化合物半导体层)通常通过III族元素面生长(即在这种情况下，镓面生长或铝面生长)而形成。
替代地，成核层、应力缓和层以及缓冲层等可提供在衬底S和沟道层CH之间。这些层例如如下形成。例如，通过例如采用金属有机化学气相沉积方法等在衬底S上异质外延生长作为成核层的氮化铝(AlN)层。随后，其中各由重复层叠的氮化镓(GaN)层以及氮化铝(AlN)层制成的层叠膜(AlN/GaN膜)的超晶格结构在成核层上形成为应力缓和层。例如，通过采用金属有机化学气相沉积方法等交替异质外延生长各具有约20nm厚度的氮化镓(GaN)层以及各具有5nm厚度的氮化铝(AlN)层。例如，上述层叠膜形成为四十层。例如，随后，可通过采用金属有机化学气相沉积方法等在应力缓和层上异质外延生长作为缓冲层的AlGaN层。
形成成核层以便在其上生长将要形成的层时产生晶核。此外，形成成核层以便防止衬底S的退化，即产生有将要形成在其上的层的构成元素(例如Ga等)从其上形成的层扩散进入衬底S。此外，形成应力缓和层以便通过缓和施加至衬底S的应力而抑制衬底S中的翘曲或裂缝的产生。此外，形成缓冲层以便产生位于沟道正下方的负极化电荷，以便提升导带。由此可提高阈值。
随后，例如通过采用金属有机化学气相沉积方法等在沟道层CH上异质外延生长作为势垒层BA的AlGaN层以具有约5nm厚度。例如，通过使Al组分比为0.2且Ga组分比为0.8而形成Al0.2Ga0.8N层。当采用缓冲层的上述AlGaN层时，势垒层BA的AlGaN层的Al组分比应大于缓冲层的AlGaN层的Al组分比。
因此，形成了沟道层CH与势垒层BA的层叠体(也称为层叠部分)。如上所述，当形成层叠体时，低浓度二维电子气(2DEG)仅产生在沟道层CH和势垒层BA之间的界面附近。此时产生的沟道层CH与势垒层BA的层叠体的薄膜电阻为R1。薄膜电阻R1为10MΩ/sq.以上。
随后，如图4中所示，形成元件隔离区ISO。例如，在元件隔离区中具有开口的光致抗蚀剂膜(未示出)形成在势垒层BA上。随后，通过借助光致抗蚀剂膜作为掩膜掺杂氮离子，形成元件隔离区ISO。通过由此掺杂诸如氮(N)和硼(B)的离子种类而改变晶体状态，这会增大电阻。
例如，氮离子掺杂进入沟道层CH与势垒层BA的层叠体以便具有约5x1014(5E14)cm-2的密度。掺杂能量例如约为120keV。这里，通过调整用于掺杂氮离子的条件而使掺杂的深度，即元件隔离区ISO的底部位于低于沟道层CH的位置处。由元件隔离区ISO围绕的区域将作为有源区AC(参见图2)。如图2中所示，有源区AC例如具有近似矩形形状，其具有在X方向上延伸的长边。随后，移除光致抗蚀剂膜。
随后，如图5中所示，栅极绝缘膜GI形成在势垒层BA上。例如，通过采用ALD(原子层沉积)方法等在势垒层BA上沉积作为栅极绝缘膜GI的氧化铝膜以具有约50nm的厚度。
除了氧化铝膜之外，氧化硅膜以及具有高于氧化硅膜的介电常数的高介电常数膜可用作栅极绝缘膜GI。对于高介电常数膜来说，可采用铪基绝缘膜，例如HfO2膜(氧化铪膜)、铝酸铪膜、HfON膜(氮氧化铪膜)、HfSiO膜(硅酸铪膜)、HfSiON膜(氮氧化硅铪膜)、HfAlO膜等等。
随后，如图6中所示，通过蚀刻氧化铝而使栅极绝缘膜(氧化铝)GI仅保留在将要形成栅电极的区域中。
例如，光致抗蚀剂膜(未示出)形成在栅极绝缘膜GI上，且通过曝光和显影光致抗蚀剂膜而使其仅保留在将要形成栅电极的区域中，由此允许借助光致抗蚀剂膜作为掩膜蚀刻栅极绝缘膜(氧化铝)GI。这里，从光致抗蚀剂膜的形成至其移除的步骤被称为“图案化”。
在执行蚀刻中，例如将栅极绝缘膜GI图案化成在垂直于纸面(图2中的Y方向)的方向上延伸的线形。线宽例如是WGI。由此，势垒层BA暴露在线形栅极绝缘膜GI的两侧上。
随后，如图7和8中所示，源电极SE和漏电极DE形成在线形栅极绝缘膜GI的两侧的势垒层BA上。源电极SE以及漏电极DE例如可通过采用剥离方法形成。光致抗蚀剂膜PR1形成在栅极绝缘膜GI以及势垒层BA上，且随后如图7中所示，通过曝光并显影光致抗蚀剂膜PR1而移除其中将要形成源电极SE和漏电极DE的区域上的光致抗蚀剂膜PR1。源电极SE和漏电极DE可通过图案化形成。
随后，金属膜MF1形成在包括光致抗蚀剂膜PR1的势垒层BA上。由此，金属膜MF1在其中将要形成源电极SE和漏电极DE的区域中直接形成在势垒层BA上。另一方面，金属膜MF1在其他区域中形成在光致抗蚀剂膜PR1上。
例如通过钛(Ti)膜和形成在其上的铝(Al)膜的层叠膜(Ti/Al)形成金属膜MF1。形成金属膜MF1的各个膜都可例如通过采用真空沉积方法形成。
随后，移除光致抗蚀剂膜PR1。此时，伴随着光致抗蚀剂膜PR1也移除了形成在光致抗蚀剂膜PR1上的金属膜MF1，且仅保留与其(源电极SE和漏电极DE)直接接触的势垒层BA上形成的金属膜MF1(图8)。随后，衬底S经历热处理(合金处理)。热处理例如在650℃下执行约30秒。可通过热处理实现源电极SE和势垒层BA之间的欧姆接触。类似地，可实现漏电极DE和势垒层BA之间的欧姆接触。因此，衬底S(势垒层BA)的表面电势在其中分别形成欧姆接触的源电极SE和漏电极DE的区域中降低，由此使二维电子气2DEG形成。换言之，二维电子气2DEG的浓度变高。此时产生的沟道层CH与势垒层BA的层叠体的薄膜电阻为R2。薄膜电阻R2为10kΩ/sq.以下。
随后，氮化硅膜SN形成在包括源电极SE、漏电极DE以及栅极绝缘膜GI的势垒层BA上，如图9中所示。例如通过采用CVD方法等沉积氮化硅膜以具有约100nm的厚度。
由此，位于栅电极GE与源电极SE之间以及栅电极GE与漏电极DE之间的势垒层BA由氮化硅膜SN覆盖。因此，在由氮化硅膜SN覆盖的势垒层BA中的势垒层B的表面电势降低，由此使得形成二维电子气2DEG。换言之，二维电子气2DEG的浓度变高。
即，二维电子气2DEG形成在势垒层BA以及沟道层CH之间的边界中，边界位于除其中形成栅极绝缘膜GI的区域之外的有源区(AC)中，如图9中所示。
随后，栅电极GE经由氮化硅膜SN形成在栅极绝缘膜GI上，如图10中所示。例如，通过采用例如溅射方法等在氮化硅膜SN上沉积作为导电膜的TiN(氮化钛)以具有约200nm的厚度。随后，通过采用光刻技术在其中形成栅电极的区域中形成光致抗蚀剂膜(未示出)，且随后借助光致抗蚀剂膜作为掩膜，通过蚀刻TiN膜形成栅电极GE。栅电极GE的宽度例如是WGE。栅电极GE的宽度WGE大于栅极绝缘膜GI的宽度WGI(WGE>WGI)。
随后，例如通过采用CVD方法等在栅电极GE和氮化硅膜SN上沉积作为绝缘膜IL的氧化硅膜以具有约2000nm厚度，如图11中所示。随后，通过采用光刻技术以及蚀刻技术在绝缘膜IL以及氮化硅膜SN中形成接触孔。接触孔形成在其中分别形成了源电极和漏电极的区域中的每一个中。
例如，在其中分别连接了源电极和漏电极的区域中的每一个中具有开口的光致抗蚀剂膜(未示出)形成在绝缘膜IL上。随后，借助光致抗蚀剂膜作为掩膜，通过蚀刻绝缘膜IL以及氮化硅膜SN形成接触孔。
随后，插塞(连接部)PG以及布线M1形成在位于栅电极GE的两侧上的源电极SE和漏电极DE中的每一个上。例如，导电膜形成在包括接触孔内部的绝缘膜IL上。例如通过采用溅射方法等形成导电膜，其随后被图案化。由此，形成其中导电膜嵌入接触孔中的插塞(连接部)PG且布线M1形成在插塞PG上。布线M1例如包括上述源极线SL以及漏极线DL。
随后，保护膜(也称为绝缘膜、覆盖膜或表面保护膜)形成在绝缘膜IL上。例如，通过采用CVD方法等在绝缘膜IL上沉积作为保护膜(未示出)的氮氧化硅(SiON)膜(参见图1)。
借助上述步骤，可形成根据本实施例的半导体器件。上述步骤是一个实例，且根据该实施例的半导体器件可通过除上述步骤之外的步骤制造。
因为在本实施例中，氮化硅膜SN由此形成在位于栅电极GE和源电极SE之间以及栅电极GE和漏电极DE之间的势垒层BA上，因此通过氮化硅膜SN降低势垒层BA的表面电势，由此使二维电子气(2DEG)形成。另一方面，栅极绝缘膜GI下方的二维电子气(2DEG)的浓度低于位于栅电极GE和源电极SE之间以及栅电极GE和漏电极DE之间的二维电子气(2DEG)的浓度。由此，可通过存在/不存在沟道，即通过施加至栅电极GE的电势在栅极绝缘膜GI下方控制导通和非导通。此外，在导通状态下，栅电极GE与源电极SE之间以及栅电极GE与漏电极DE之间的电阻可通过二维电子气(2DEG)降低。因此，可执行常关操作。而且，可通过使栅电极具有所谓的MIS结构而抑制截止状态下的栅极泄漏。而且，可通过控制栅极绝缘膜的厚度容易地调整(设计)操作电压。
例如可通过采用沟槽栅结构执行常关操作。这种半导体器件具有在贯穿势垒层并深达沟道层中部的沟槽(也称为凹陷)中经由栅极绝缘膜布置的栅电极。在这种情况下，通过沟槽断开二维电子气(2DEG)，且因此可执行常关操作。
但是，在具有沟槽栅结构的半导体器件中，通过蚀刻势垒层以及沟道层的层叠膜形成沟槽。在这种情况下，正固定电荷可能通过蚀刻处理而产生在MIS结构部分的界面中，且因此可降低阈值电势。另一方面，本实施例中不需要形成沟槽，且因此可避免蚀刻损伤形成在沟槽中，且可容易地调整(设计)阈值电势。
(第二实施例)
在本实施例中，栅极绝缘膜GI的侧表面(侧壁)具有锥形形状。
图12A是说明根据本实施例的半导体器件的构造的截面图，且图12B是说明根据该实施例的半导体器件的制造步骤的截面图。
如图12A中所示，栅极绝缘膜GI的侧表面可具有锥形形状。换言之，栅极绝缘膜GI的截面形状可具有梯形形状，其底边更长。除了栅极绝缘膜GI的侧表面形状之外，该半导体器件的构造与根据第一实施例的半导体器件(图1)相同，且因此将省略其说明。
在本实施例中，除第一实施例中所述的效果之外，短沟道效应可因此被抑制。即，通过使其侧表面具有锥形形状，可使栅极绝缘膜GI的侧表面中的栅极长度与栅电极和沟道之间的距离的比值(纵横比)较小，由此使得短沟道效应被抑制。
随后，将说明根据本实施例的半导体器件的制造步骤。除形成栅极绝缘膜GI的步骤之外，根据该实施例的半导体器件的制造步骤与根据第一实施例(图1)的半导体器件相同，且因此将省略其说明。
如图12B中所示，在通过采用ALD方法等在势垒层BA上沉积具有约50nm厚度的氧化铝膜之后，光致抗蚀剂膜PR21形成在氧化铝膜上，且通过曝光并显影膜PR21使膜21仅保留在其中将要形成栅电极的区域中，且通过采用膜PR21作为掩膜蚀刻栅极绝缘膜(氧化铝)GI。
在蚀刻栅极绝缘膜GI时，例如执行采用氢氟酸基蚀刻溶液的湿法蚀刻。因此，可通过执行湿法蚀刻而使栅极绝缘膜GI的侧表面形成为锥形。这里，光致抗蚀剂膜或诸如图案化的氧化硅膜或氮化硅膜的硬掩膜可用作掩膜。
这里，对于栅极绝缘膜GI的侧表面的锥形来说，栅极绝缘膜GI的侧表面以及势垒层BA之间的角度θ小于90°(θ<90°)。角度θ优选处于10°至80°范围内。
(第三实施例)
在第一和第二实施例中，栅电极GE经由氮化硅膜SN布置在栅极绝缘膜GI上；但是，开口可提供在栅极绝缘膜GI上的氮化硅膜SN中，因此栅电极GE可布置在栅极绝缘膜GI上。
[结构说明]
图13是说明根据本实施例的半导体器件的构造的截面图。在该实施例中，栅极绝缘膜GI以及栅电极GE在氮化硅膜SN中的开口OA31中彼此接触，如图13中所示。除氮化硅膜SN中的开口之外，半导体器件的构造与根据第二实施例(图2)的半导体器件相同，且因此将省略其说明。
在本实施例中，除第一和第二实施例中所述的效果之外，可通过由此移除栅极绝缘膜GI上的氮化硅膜SN降低氮化硅膜SN中存在的固定电荷或陷阱的影响。由此，可进一步提高晶体管操作的稳定性。开口OA31的宽度例如是WOA。开口的宽度WOA小于栅极绝缘膜GI的宽度(这里，上侧的宽度WGIU)(WOA<WGIU)。
[制造方法说明]
随后将参考图14至17说明根据本实施例的半导体器件的制造方法，由此将使半导体器件的构造更加清楚。图14至17是各说明根据该实施例的半导体器件的制造步骤的截面图。
如图14中所示，沟道层CH和势垒层BA顺序形成在衬底S上。沟道层CH以及势垒层BA可通过采用第一实施例中所述的材料以及与第一实施例相同的方式形成。随后，以与第一实施例相同的方式形成元件隔离区ISO。
随后，以与第二实施例相同的方式(参见图12B)沉积栅极绝缘膜材料且随后通过采用光致抗蚀剂膜作为掩膜进行蚀刻。此时，例如通过执行采用氢氟酸基蚀刻溶液的湿法蚀刻使栅极绝缘膜GI的侧表面具有锥形，如第二实施例中所述。
随后，源电极SE和漏电极DE在栅极绝缘膜GI的两侧上形成在势垒层BA上，如图15中所示。以与第一实施例相同的方式，可通过采用剥离方法形成源电极SE和漏电极DE。随后，氮化硅膜SN形成在包括源电极SE、漏电极DE以及栅极绝缘膜GI的势垒层BA上。例如，以与第一实施例相同的方式形成氮化硅膜。
随后，开口OA31形成在氮化硅膜SN中，如图16中所示。例如，光致抗蚀剂膜(未示出)形成在氮化硅膜SN上，且随后通过曝光并显影光致抗蚀剂膜而移除其中将要形成栅电极的区域上的光致抗蚀剂膜。随后，通过采用光致抗蚀剂膜作为掩膜蚀刻氮化硅膜SN。开口OA31的平面形状例如是在垂直于纸面(图2中的Y方向)的方向上延伸的线形。开口的宽度WOA小于栅极绝缘膜GI的上侧的宽度WGIU。随后，移除光致抗蚀剂膜。
随后，栅电极GE形成在氮化硅膜SN中的开口OA31上，如图17中所示。例如，采用例如溅射方法等在包括开口OA31内部的氮化硅膜SN上沉积作为导电膜的TiN(氮化钛)膜以具有约200nm厚度。随后，通过与第一实施例相同的方式图案化TiN膜而形成栅电极GE。栅电极GE的宽度例如是WGE。栅电极GE的宽度WGE大于栅极绝缘膜GI下侧的宽度WGIB(WGE>WGIB)。栅电极GE的宽度WGE也大于开口OA31的宽度WOA(WGE>WOA)。
随后，在绝缘膜IL形成在栅电极GE以及氮化硅膜SN上之后，形成插塞PG以及布线M1，且进一步形成保护膜PRO(参见图13)。可通过采用第一实施例中所述的材料以及以与第一实施例相同的方式形成保护膜PRO。
借助上述步骤，可形成根据本实施例的半导体器件。这里，上述步骤是一个实例，且根据该实施例的半导体器件可通过除上述步骤之外的步骤制造。
在本实施例中，开口提供在其侧表面具有第二实施例中所述的锥形的栅极绝缘膜GI上的氮化硅膜SN中；但是，开口可提供在根据第一实施例的栅极绝缘膜GI上的氮化硅膜SN中。
(第四实施例)
在第一实施例中，沟道层(也称为电子跃迁层)CH以及势垒层BA形成在衬底S上；但是可省略势垒层BA。
图18是说明根据本实施例的半导体器件构造的截面图。根据该实施例的半导体器件具有其中沟道层(也称为电子跃迁层)CH形成在衬底S上且省略势垒层BA的构造，如图18中所示。
因此，在本实施例中提供经由栅极绝缘膜GI形成在沟道层CH上方的栅电极GE，以及在栅电极GE两侧上形成在沟道层CH上的源电极SE以及漏电极DE。在这种情况下，源电极SE和漏电极DE与沟道层CH欧姆接触。除省略的势垒层BA之外，根据该实施例的半导体器件的构造与根据第一实施例(图1)的半导体器件的构造相同，且因此将省略其说明。
在本实施例中，氮化硅膜SN由此形成在位于栅电极GE和源电极SE之间以及栅电极GE和漏电极DE之间的沟道层CH上，且因此通过氮化硅膜SN降低了沟道层CH的表面电势，由此使二维电子气(2DEG)形成。另一方面，栅极绝缘膜GI下方的二维电子气(2DEG)的浓度低于位于栅电极GE和源电极SE之间以及栅电极GE和漏电极DE之间的二维电子气(2DEG)的浓度。由此，可通过沟道存在/不存在，即通过施加至栅电极GE的电势在栅极绝缘膜GI下方控制导通和非导通。此外，在导通状态下，可通过二维电子气(2DEG)降低栅电极GE和源电极SE之间以及栅电极GE和漏电极DE之间的电阻。因此，可执行常关操作。而且，可通过使栅电极具有所谓的MIS结构而抑制截止状态下的栅极泄漏。而且，可通过控制栅极绝缘膜的厚度容易地调整(设计)操作电压。
随后，将说明根据本实施例的半导体器件的制造步骤。除省略了形成势垒层BA的步骤之外，根据该实施例的半导体器件的制造步骤与根据第一实施例(图1)的半导体器件的制造步骤相同。而且在根据该实施例的半导体器件的制造步骤中，形成氮化硅膜SN之后的沟道层CH的薄膜电阻(例如1MΩ/sq.以下)低于形成沟道层CH时的薄膜电阻(例如10GΩ/sq.以上)。
(第五实施例)
在第一实施例中，形成元件隔离区ISO；但是可在元件隔离区中省略氮化硅膜SN。
图19是说明根据本实施例的半导体器件的构造的截面图。在该实施例中，省略了元件隔离区中的氮化硅膜SN，如图19中所示。因此，二维电子气2DEG没有形成在该实施例中的元件隔离区中。换言之，元件隔离区中的二维电子气(2DEG)的浓度低于位于栅电极GE和源电极SE之间以及栅电极GE和漏电极DE之间的二维电子气(2DEG)的浓度。因此，也可实现元件隔离。
随后，将说明根据本实施例的半导体器件的制造步骤。可以下述方式实现制造步骤：在第一实施例中所述的制造步骤中，省略了形成元件隔离区ISO的步骤，且在形成氮化硅膜SN之后，加入移除元件隔离区中的氮化硅膜SN的步骤。当开口提供在氮化硅膜SN中时，最好在移除开口中的氮化硅膜SN的同时移除元件隔离区中的氮化硅膜SN，如第三实施例中所述。
已经具体根据优选实施例说明了本发明人提出的本发明；但是，毋容质疑的是本发明不限于优选实施例且在不脱离本发明主旨的范围内可对本发明进行各种变型。例如，第四实施例的栅极绝缘膜GI的侧表面可具有锥形。此外，在第二实施例或第三实施例中，可采用移除元件隔离区中的氮化硅膜SN的步骤。此外，在第四实施例中，可采用移除元件隔离区中的氮化硅膜SN的步骤。此外，在第四实施例中，除移除元件隔离区中的氮化硅膜SN的步骤之外，可采用其中栅极绝缘膜GI的侧表面具有锥形的构造。
[附加说明1]
一种半导体器件，包括以下步骤：
(a)在衬底上方形成第一氮化物半导体层；
(b)在所述第一氮化物半导体层的第一区域上形成栅极绝缘膜；
(c)在所述第一氮化物半导体层和所述栅极绝缘膜上形成氮化硅膜；
(d)在所述栅极绝缘膜上方经由所述氮化硅膜形成栅电极；以及
(e)在所述栅电极的一侧的所述第一氮化物半导体层上方形成第一电极，并且在所述栅电极的另一侧的所述第一氮化物半导体层上方形成第二电极，其中
在上述步骤(c)之后的所述第一氮化物半导体层的电阻低于上述步骤(a)中的所述第一氮化物半导体层的电阻。

Claims (13)

1.一种半导体器件，包括：
第一氮化物半导体层，所述第一氮化物半导体层被形成在衬底上方；
第二氮化物半导体层，所述第二氮化物半导体层被形成在所述第一氮化物半导体层之上；
栅电极，所述栅电极经由栅极绝缘膜被布置在所述第二氮化物半导体层之上；
第一电极和第二电极，所述第一电极和所述第二电极被分别形成在所述栅电极的两侧上的所述第二氮化物半导体层上方；
第一氮化硅膜，所述第一氮化硅膜被形成在所述第一电极和所述栅电极之间的所述第二氮化物半导体层之上；以及
第二氮化硅膜，所述第二氮化硅膜被形成在所述第二电极和所述栅电极之间的所述第二氮化物半导体层之上，
其中，所述第一氮化物半导体层的电子亲和力大于所述第二氮化物半导体层的电子亲和力。
2.根据权利要求1所述的半导体器件，
其中，在所述第一氮化硅膜和所述第二氮化硅膜下方的、在所述第一氮化物半导体层和所述第二氮化物半导体层之间的第一边界中产生二维电子气，并且
其中，在所述栅极绝缘膜下方的、在所述第一氮化物半导体层和所述第二氮化物半导体层之间的第二边界中的所述二维电子气的浓度低于在所述第一边界中的所述二维电子气的浓度。
3.根据权利要求1所述的半导体器件，
其中，在所述第一氮化硅膜和所述第二氮化硅膜下方的、所述第一氮化物半导体层与所述第二氮化物半导体层的层叠部分的薄膜电阻低于在所述栅极绝缘膜下方的、所述第一氮化物半导体层与所述第二氮化物半导体层的所述层叠部分的薄膜电阻。
4.根据权利要求3所述的半导体器件，
其中，在所述栅极绝缘膜下方的、所述第一氮化物半导体层与所述第二氮化物半导体层的所述层叠部分的薄膜电阻为10MΩ/sq.以上。
5.根据权利要求1所述的半导体器件，
其中，所述第一氮化硅膜在所述栅极绝缘膜和所述栅电极之间延伸，并且连接至所述第二氮化硅膜。
6.根据权利要求1所述的半导体器件，
其中，所述第二氮化物半导体层与所述第一电极彼此为欧姆接触，并且
其中，所述第二氮化物半导体层与所述第二电极彼此为欧姆接触。
7.根据权利要求1所述的半导体器件，
其中，所述栅极绝缘膜的侧表面具有锥形形状。
8.根据权利要求1所述的半导体器件，
其中，所述栅极绝缘膜与所述栅电极在位于所述第一氮化硅膜和所述第二氮化硅膜之间的开口中彼此接触。
9.一种半导体器件，包括：
第一氮化物半导体层，所述第一氮化物半导体层被形成在衬底上方；
栅电极，所述栅电极经由栅极绝缘膜被布置在所述第一氮化物半导体层之上；
第一电极和第二电极，所述第一电极和所述第二电极被分别形成在所述栅电极的两侧上的所述第一氮化物半导体层上方；
第一氮化硅膜，所述第一氮化硅膜被形成在所述第一电极和所述栅电极之间的所述第一氮化物半导体层之上；以及
第二氮化硅膜，所述第二氮化硅膜被形成在所述第二电极和所述栅电极之间的所述第一氮化物半导体层之上。
10.根据权利要求9所述的半导体器件，
其中，在所述第一氮化硅膜和所述第二氮化硅膜下方的、所述第一氮化物半导体层中的二维电子气的浓度高于在所述栅极绝缘膜下方的、所述第一氮化物半导体层中的所述二维电子气的浓度。
11.一种半导体器件的制造方法，包括以下步骤：
(a)在衬底上方形成第一氮化物半导体层；
(b)在所述第一氮化物半导体层之上形成第二氮化物半导体层；
(c)在所述第二氮化物半导体层的第一区域之上形成栅极绝缘膜；
(d)在所述第二氮化物半导体层和所述栅极绝缘膜之上形成氮化硅膜；
(e)经由所述氮化硅膜在所述栅极绝缘膜上方形成栅电极；以及
(f)在所述栅电极的一侧上的所述第二氮化物半导体层上方形成第一电极，并且在所述栅电极的另一侧上的所述第二氮化物半导体层上方形成第二电极，
其中，所述第一氮化物半导体层的电子亲和力大于所述第二氮化物半导体层的电子亲和力，并且
其中，在上述步骤(d)之后的所述第一氮化物半导体层与第二氮化物半导体层的层叠部分的薄膜电阻低于在上述步骤(b)中的所述第一氮化物半导体层与所述第二氮化物半导体层的所述层叠部分的薄膜电阻。
12.根据权利要求11所述的半导体器件的制造方法，
其中，上述步骤(c)是形成具有锥形形状的侧表面的所述栅极绝缘膜的步骤。
13.根据权利要求11所述的半导体器件的制造方法，进一步包括以下步骤：
在上述步骤(d)和步骤(e)之间，
(g)在所述栅极绝缘膜之上的所述氮化硅膜中形成开口，以及
其中，上述步骤(e)是在所述开口中以及在所述氮化硅膜之上形成所述栅电极的步骤。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107799590A (zh) * 2017-11-21 2018-03-13 华南理工大学 一种大栅宽的GaN基微波功率器件及其制造方法
CN108735810A (zh) * 2017-04-21 2018-11-02 瑞萨电子株式会社 半导体器件和半导体器件的制造方法
CN109148574A (zh) * 2017-06-28 2019-01-04 瑞萨电子株式会社 半导体装置和制造半导体装置的方法
CN109244091A (zh) * 2017-07-11 2019-01-18 佳能株式会社 半导体装置和设备
CN109390392A (zh) * 2017-08-09 2019-02-26 瑞萨电子株式会社 半导体装置的制造方法和半导体装置
US11764278B2 (en) 2020-04-13 2023-09-19 Advantest Corporation Semiconductor device, manufacturing method of semiconductor device and testing device

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109686663A (zh) * 2018-12-27 2019-04-26 上海华力微电子有限公司 一种半导体结构及其制造方法
TWI811394B (zh) 2019-07-09 2023-08-11 聯華電子股份有限公司 高電子遷移率電晶體及其製作方法
CN112242441A (zh) * 2019-07-16 2021-01-19 联华电子股份有限公司 高电子迁移率晶体管
US20220199821A1 (en) * 2019-08-06 2022-06-23 Mitsubishi Electric Corporation Semiconductor device and method of manufacturing the same
CN113889531A (zh) * 2020-12-01 2022-01-04 深圳市晶相技术有限公司 一种半导体器件及其应用与制造方法
US20240030156A1 (en) * 2021-08-11 2024-01-25 Innoscience (suzhou) Semiconductor Co., Ltd. Semiconductor device and method for manufacturing the same
CN116646395A (zh) * 2023-06-08 2023-08-25 苏州睿新微系统技术有限公司 一种半导体器件及其制备方法

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070018199A1 (en) * 2005-07-20 2007-01-25 Cree, Inc. Nitride-based transistors and fabrication methods with an etch stop layer
WO2008105378A1 (ja) * 2007-02-28 2008-09-04 Nec Corporation Iii族窒化物半導体電界効果トランジスタ
JP2012049169A (ja) * 2010-08-24 2012-03-08 New Japan Radio Co Ltd 窒化物半導体装置およびその製造方法
US20120146046A1 (en) * 2010-12-10 2012-06-14 Fujitsu Limited Semiconductor apparatus and method for manufacturing the semiconductor apparatus
CN102938413A (zh) * 2012-11-21 2013-02-20 西安电子科技大学 AlGaN/GaN异质结增强型器件及其制作方法
JP2013157396A (ja) * 2012-01-27 2013-08-15 Fujitsu Semiconductor Ltd 化合物半導体装置及びその製造方法
US20130256694A1 (en) * 2005-07-29 2013-10-03 International Rectifier Corporation Programmable Gate III-Nitride Semiconductor Device
US20140084300A1 (en) * 2011-05-16 2014-03-27 Renesas Electronics Corporation Semiconductor device
WO2014050740A1 (ja) * 2012-09-28 2014-04-03 シャープ株式会社 スイッチング素子
KR20140101054A (ko) * 2013-02-07 2014-08-19 엘지이노텍 주식회사 전력 반도체 소자
US20140239309A1 (en) * 2013-02-28 2014-08-28 Power Integrations, Inc. Heterostructure Power Transistor With AlSiN Passivation Layer
JP2014183125A (ja) * 2013-03-18 2014-09-29 Fujitsu Ltd 半導体装置
US20140346525A1 (en) * 2013-05-24 2014-11-27 Fujitsu Limited Semiconductor device and manufacturing method thereof
CN105702734A (zh) * 2014-12-10 2016-06-22 瑞萨电子株式会社 半导体器件及制造半导体器件的方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3260194B2 (ja) * 1993-01-21 2002-02-25 新日本製鐵株式会社 Ｍｏｓ電界効果型トランジスタ及び不揮発性半導体記憶装置
JP4865189B2 (ja) * 2002-02-21 2012-02-01 古河電気工業株式会社 ＧａＮ系電界効果トランジスタ
JP5084262B2 (ja) * 2004-06-24 2012-11-28 日本電気株式会社 半導体装置
US7238560B2 (en) * 2004-07-23 2007-07-03 Cree, Inc. Methods of fabricating nitride-based transistors with a cap layer and a recessed gate
JPWO2006022453A1 (ja) 2004-08-27 2008-05-08 独立行政法人情報通信研究機構 ＧａＮ系電界効果トランジスタおよびその製造方法
JP2007234986A (ja) 2006-03-02 2007-09-13 National Institute Of Information & Communication Technology ＡｌＮ障壁層を有するＧａＮ系電界効果トランジスタ、及びそのような電界効果トランジスタの製造方法
JP5192683B2 (ja) * 2006-11-17 2013-05-08 古河電気工業株式会社 窒化物系半導体ヘテロ接合電界効果トランジスタ
CN101971308B (zh) * 2008-03-12 2012-12-12 日本电气株式会社 半导体器件
US8309987B2 (en) * 2008-07-15 2012-11-13 Imec Enhancement mode semiconductor device
US7985986B2 (en) * 2008-07-31 2011-07-26 Cree, Inc. Normally-off semiconductor devices
WO2010122628A1 (ja) * 2009-04-20 2010-10-28 富士通株式会社 化合物半導体装置及びその製造方法
US8384129B2 (en) * 2009-06-25 2013-02-26 The United States Of America, As Represented By The Secretary Of The Navy Transistor with enhanced channel charge inducing material layer and threshold voltage control
CN102013437B (zh) * 2009-09-07 2014-11-05 苏州捷芯威半导体有限公司 半导体器件及其制造方法
US9548206B2 (en) * 2010-02-11 2017-01-17 Cree, Inc. Ohmic contact structure for group III nitride semiconductor device having improved surface morphology and well-defined edge features
JP5185341B2 (ja) * 2010-08-19 2013-04-17 株式会社東芝 半導体装置及びその製造方法
JP2012054471A (ja) * 2010-09-02 2012-03-15 Fujitsu Ltd 半導体装置及びその製造方法、電源装置
JP5878317B2 (ja) * 2011-08-08 2016-03-08 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP5717677B2 (ja) * 2012-03-06 2015-05-13 株式会社東芝 半導体装置およびその製造方法
CN102723358B (zh) * 2012-05-30 2015-01-07 苏州能讯高能半导体有限公司 绝缘栅场效应晶体管及其制造方法
US9583574B2 (en) * 2012-09-28 2017-02-28 Intel Corporation Epitaxial buffer layers for group III-N transistors on silicon substrates
US9373689B2 (en) * 2012-12-28 2016-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
US9111956B2 (en) * 2013-03-14 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Rectifier structures with low leakage
US9842923B2 (en) * 2013-03-15 2017-12-12 Semiconductor Components Industries, Llc Ohmic contact structure for semiconductor device and method
US9673286B2 (en) * 2013-12-02 2017-06-06 Infineon Technologies Americas Corp. Group III-V transistor with semiconductor field plate
JP6270572B2 (ja) * 2014-03-19 2018-01-31 株式会社東芝 半導体装置及びその製造方法
US9412830B2 (en) * 2014-04-17 2016-08-09 Fujitsu Limited Semiconductor device and method of manufacturing semiconductor device

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070018199A1 (en) * 2005-07-20 2007-01-25 Cree, Inc. Nitride-based transistors and fabrication methods with an etch stop layer
US20130256694A1 (en) * 2005-07-29 2013-10-03 International Rectifier Corporation Programmable Gate III-Nitride Semiconductor Device
WO2008105378A1 (ja) * 2007-02-28 2008-09-04 Nec Corporation Iii族窒化物半導体電界効果トランジスタ
JP2012049169A (ja) * 2010-08-24 2012-03-08 New Japan Radio Co Ltd 窒化物半導体装置およびその製造方法
US20120146046A1 (en) * 2010-12-10 2012-06-14 Fujitsu Limited Semiconductor apparatus and method for manufacturing the semiconductor apparatus
US20140084300A1 (en) * 2011-05-16 2014-03-27 Renesas Electronics Corporation Semiconductor device
JP2013157396A (ja) * 2012-01-27 2013-08-15 Fujitsu Semiconductor Ltd 化合物半導体装置及びその製造方法
WO2014050740A1 (ja) * 2012-09-28 2014-04-03 シャープ株式会社 スイッチング素子
CN102938413A (zh) * 2012-11-21 2013-02-20 西安电子科技大学 AlGaN/GaN异质结增强型器件及其制作方法
KR20140101054A (ko) * 2013-02-07 2014-08-19 엘지이노텍 주식회사 전력 반도체 소자
US20140239309A1 (en) * 2013-02-28 2014-08-28 Power Integrations, Inc. Heterostructure Power Transistor With AlSiN Passivation Layer
JP2014183125A (ja) * 2013-03-18 2014-09-29 Fujitsu Ltd 半導体装置
US20140346525A1 (en) * 2013-05-24 2014-11-27 Fujitsu Limited Semiconductor device and manufacturing method thereof
CN105702734A (zh) * 2014-12-10 2016-06-22 瑞萨电子株式会社 半导体器件及制造半导体器件的方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108735810A (zh) * 2017-04-21 2018-11-02 瑞萨电子株式会社 半导体器件和半导体器件的制造方法
CN108735810B (zh) * 2017-04-21 2023-04-18 瑞萨电子株式会社 半导体器件和半导体器件的制造方法
CN109148574A (zh) * 2017-06-28 2019-01-04 瑞萨电子株式会社 半导体装置和制造半导体装置的方法
CN109148574B (zh) * 2017-06-28 2023-08-25 瑞萨电子株式会社 半导体装置和制造半导体装置的方法
CN109244091A (zh) * 2017-07-11 2019-01-18 佳能株式会社 半导体装置和设备
CN109244091B (zh) * 2017-07-11 2023-07-04 佳能株式会社 半导体装置和设备
CN109390392A (zh) * 2017-08-09 2019-02-26 瑞萨电子株式会社 半导体装置的制造方法和半导体装置
CN107799590A (zh) * 2017-11-21 2018-03-13 华南理工大学 一种大栅宽的GaN基微波功率器件及其制造方法
CN107799590B (zh) * 2017-11-21 2024-05-24 华南理工大学 一种大栅宽的GaN基微波功率器件及其制造方法
US11764278B2 (en) 2020-04-13 2023-09-19 Advantest Corporation Semiconductor device, manufacturing method of semiconductor device and testing device

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US20160190294A1 (en) 2016-06-30
JP6401053B2 (ja) 2018-10-03

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