CN102013437B - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明涉及半导体器件及其制造方法。根据本发明的一个方面的半导体器件，包括：在衬底上的半导体层；在上述半导体层上的隔离层；与上述半导体层接触的源极和漏极，该源极和漏极的每个包括多个指，并且上述源极的多个指与上述漏极的多个指相互交叉；以及在上述隔离层上的栅极，该栅极位于上述源极和漏极之间并包括围绕上述源极和漏极的上述多个指的闭环结构。
Description
技术领域
本发明涉及III族氮化物半导体器件及其制造方法，具体来说，涉及一种新的版图设计方案，有利于提高III族氮化物半导体器件的击穿电压，同时有效利用晶片上的器件空间，特别适用于高电压大电流器件。
背景技术
第三代半导体氮化镓(GaN)的介质击穿电场远远高于第一代半导体硅(Si)或第二代半导体砷化镓(GaAs)，高达3MV/cm，使其电子器件能承受很高的电压。同时，氮化镓可以与其他镓类化合物半导体(III族氮化物半导体)形成异质结结构。由于III族氮化物半导体具有强烈的自发极化和压电极化效应，在异质结的界面附近，可以形成很高电子浓度的二维电子气(2DEG)沟道。这种异质结结构也有效的降低了电离杂质散射，因此沟道内的电子迁移率大大提升。在此异质结基础上制成的氮化镓高电子迁移率晶体管(HEMT)能在高频率导通高电流，并具有很低的导通电阻。这些特性使氮化镓HEMT特别适用于制造高频的大功率射频器件和高耐压大电流的开关器件。
由于二维电子气沟道内的电子有很高的迁移率，所以氮化镓HEMT相对于硅器件而言，开关速率大大提高。同时高浓度的二维电子气也使得氮化镓HEMT具有较高的电流密度，适用于大电流功率器件的需要。另外，氮化镓是宽禁带半导体，能工作在较高的温度。硅器件在大功率工作环境下往往需要额外的降温器件来确保其正常工作，而氮化镓无须这样，或者对降温要求较低。因此氮化镓功率器件有利于节省空间和成本。
常用的氮化镓HEMT的器件结构的截面图如图1所示。底层是基片94，基片94上沉积有成核层95，缓冲层96和隔离层97。二维电子气沟道在缓冲层和隔离层的界面附近形成。隔离层上方沉积有一层介质层98，可用于降低高频下的电流崩塌效应。源极91和漏极92与二维电子气相通，可以控制沟道内电子的流向。栅极93位于源极和漏极之间，用于控制沟道内电子的数目，进而控制电流的大小。
在晶体管中，通常，在栅极与漏极之间承受很高的电压，强电场在栅极附近的空间电荷区聚集。当峰值电场大于材料的击穿电场时，晶体管的性能会受到严重影响，甚至出现击穿现象。对于氮化镓功率器件而言，因为其经常要工作在大电压(甚至可能超过千伏)环境下，所以对峰值电场的控制的要求更加严格。很多研究机构提出了许多降低峰值电场的方案，涉及从晶片的外延结构和器件的结构上的种种改进，例如，采用场板结构和浮栅结构，可以使电场分布更加均匀。场板结构的具体细节参见中国专利申请公开CN101232045A和CN1954440A，以下分别称为专利文献1和2，在此通过参考引入其整个内容。浮栅结构的具体细节参见中国专利申请公开CN101320751A，以下称为专利文献3，在此通过参考引入其整个内容。
本发明从版图设计的角度提供了另外一种方案来实现降低峰值电场，增强器件击穿电压的目的。传统的氮化镓晶体管的版图多采用直线型的栅极、漏极结构，如图2所示。在图2中，由于栅极13的终止，在栅极13的两个端部13A电势变化比较激烈，电场比较集中。因此，栅极13的端部13A处的电场要远大于栅极13的中间区域的电场，器件击穿也多发生在栅极13的端部13A。
因此，需要设计一种新的版图，来有效降低栅极的端部处的电场。
发明内容
本发明为了解决上述现有技术中存在的问题，提供了半导体器件及其制造方法。
根据本发明的一个方面，提供了一种半导体器件，包括：在衬底上的半导体层；在上述半导体层上的隔离层；与上述半导体层接触的源极和漏极，该源极和漏极的每个包括多个指，并且上述源极的多个指与上述漏极的多个指相互交叉；以及在上述隔离层上的栅极，该栅极位于上述源极和漏极之间并包括围绕上述源极和漏极的上述多个指的闭环结构。
通过使用本发明的这种半导体器件，因为源极和漏极包括相互交叉的多个指，即源极和漏极相互嵌套，栅极位于源极和漏极之间并围绕源极和漏极的多个指，因此可以显著增加单位面积内栅极的总长度。因为器件的电流密度不受版图设计的影响，因此当单位面积内的栅极的总长度显著增加后，单位面积的最大承载电流也会大大增加。同时，由于栅极包括闭环结构，无始无终，因此使得栅极没有起点和终点，可以有效地避免尖端放电的现象，增加了器件的击穿电压。相反，如果栅极是开环的结构，则在栅极的起点和终点的位置，由于尖端放电的效应，电力线在栅极的起点和终点会过于密集，从而会产生很强的电场。此外，通过使源极和漏极形成为相互交叉的嵌套结构，可以有效利用晶片的面积，降低生产成本。
优选，上述栅极的首尾直接相连或者通过互连线相连。更优选，在上述栅极的首尾直接相连的情况下，上述栅极的各个拐角都采用弧形结构，并且上述源极和漏极的与上述各个拐角对应的部分的也采用弧形结构。在上述栅极的首尾通过互连线相连的情况下，上述漏极的与上述栅极和上述互连线的连接处对应的部分采用弧形结构，上述栅极的各个拐角都采用弧形结构，并且上述源极和漏极的与上述各个拐角对应的部分也采用弧形结构。更优选，上述源极和漏极的多个指的尖端采用弧形结构，并且上述栅极的与上述多个指的尖端的弧形结构对应的部分也采用弧形结构。
通过在栅极的各个拐角处都采用弧形结构，并且对应位置处的源极和漏极也采用弧形结构，使得栅极在拐角处的变化非常平缓，不像上述直线型栅极13的端部13A处尖端的形状变化那么剧烈。由于弧形结构中栅极的形状变化非常平缓，没有尖锐的形状变化，因此不会出现电力线在某些尖端非常密集的情况，不会出现尖锐边缘造成的尖端放电。由于电场分布在这些弧形拐角位置比较均匀，没有直线型栅极的终点位置处的尖端，因此也避免了尖端放电现象，有效的降低了栅极拐角处的电场，增加了器件的击穿电压。
优选，在上述半导体器件的版图结构中，上述源极和栅极的引线焊盘(又称为引线衬垫)位于一侧，而上述漏极的引线焊盘位于另一侧。
通过使栅极的引线焊盘与源极的引线焊盘位于同一侧，使漏极的引线焊盘位于另一侧，可以避免栅极、漏极间的高电压造成的器件伤害。这是因为栅极和漏极之间，源极和漏极之间有很大的电压差(可能上千伏)，而源极和栅极之间的电压差比较小。如果栅极和漏极位于同一侧，栅极和漏极之间的高电压可能导致的器件性能退化或器件击穿。
优选，上述源极和漏极的多个指的长度不同。
本发明并没有限制源极和漏极的指的数目和长度。通过使源极和漏极的指的长度不同，在源极和漏极内的某些区域会留有足够大的空间用来放置源极的引线焊盘和漏极的引线焊盘，从而无需在源极和漏极之外的区域放置引线焊盘，并从源极和漏极引出互连线或者空气桥来连接到引线焊盘。因此，可以节省晶片的空间，降低生产成本。
根据本发明的另一个方面，提供了一种用于制造半导体器件的方法，包括以下步骤：在衬底上沉积半导体层；在上述半导体层上沉积隔离层；形成与上述半导体层接触的源极和漏极，其中该源极和漏极的每个包括多个指，并且上述源极的多个指与上述漏极的多个指相互交叉；以及在上述隔离层上，在上述源极和漏极之间，形成包括围绕上述源极和漏极的上述多个指的闭环结构的栅极。
通过本发明的上述半导体器件的制造方法，可以获得上述相同和相应的优点。
附图说明
相信通过以下结合附图对本发明具体实施方式的说明，能够使人们更好地了解本发明上述的特点、优点和目的，其中：
图1示出了常规的氮化镓HEMT的器件结构的截面图。
图2示出了采用直线型栅极的常规氮化镓HEMT的版图结构中电场分布的示意图。
图3A示出了根据本发明的一个实施例的半导体器件的版图结构，图3B是图3A中的漏极的一个指和对应位置处的栅极的放大图。
图4示出了沿图3A的半导体器件的版图结构中A-A线的截面图。
图5示出了根据本发明的另一个实施例的半导体器件的版图结构。
图6示出了根据本发明的另一个实施例的半导体器件的版图结构。
图7示出了根据本发明的另一个实施例的半导体器件的版图结构。
图8示出了根据本发明的另一个实施例的半导体器件的版图结构。
图9示出了根据本发明的另一个实施例的半导体器件的版图结构。
具体实施方式
下面就结合附图对本发明的各个优选实施例进行详细的说明。
(实施例1)
图3A示出了根据本发明的该实施例的半导体器件的版图结构，图3B是图3A中的漏极的一个指和对应位置处的栅极的放大图，图4示出了沿图3A的半导体器件的版图结构中A-A线的截面图。
下面首先参照图4说明本实施例的作为半导体器件的一个例子的增强型氮化镓HEMT的基本结构。
如图4所示，底层是生长氮化镓材料的基片(又称为衬底)54，该基片54一般是蓝宝石(Sapphire)、SiC、GaN、Si或者本领域的技术人员公知的任何其他适合生长氮化镓材料的任何基片或衬底，本发明对此没有任何限制。
在基片54上是可选的成核层55，用于在其上生长半导体层。应该理解，也可以不形成成核层55，而直接在基片54上形成半导体层。
在成核层55上是半导体层56，其可以是基于氮化物的任何半导体材料，例如III族氮化物半导体材料，其中III价原子包括铟、铝、镓或其组合。具体地，半导体层56可以包括氮化镓(GaN)以及其他镓类化合物半导体材料，例如AlGaN、InGaN等，也可以是镓类化合物半导体材料与其他半导体材料键合的叠层。镓类半导体材料的极性可以是Ga-极性，也可以是N-极性、非极性或者半极性。
在半导体层56上是隔离层57，其是能够与下面的半导体层56形成异质结的任何半导体材料，包括镓类化合物半导体材料或III族氮化物半导体材料，例如InxAlyGazN1-x-y-z(0≤x，y，z≤1)。也就是说，本发明对于半导体层56和隔离层57没有任何限制，只要二者之间能够形成异质结即可。由于在半导体层56和隔离层57之间形成半导体异质结，在异质结界面上的极化电荷引入了高浓度的二维电子气(2DEG)。同时由于电离杂质散射被大大降低，电子具有很高的电子迁移率。
在隔离层57上是可选的介质层58，其可以是一层或多层介质层。该介质层58可以是在生长或工艺过程中沉积的晶体材料，如GaN或AlN等；也可以是在生长或工艺过程中沉积的非晶体材料，例如SixNy或SiO2等。该介质层58有助于降低氮化镓HEMT的电流崩塌效应。
半导体器件的源极41和漏极42与半导体层56中的2DEG形成电连接。在本实施例中，源极41和漏极42与半导体层56中的2DEG形成电连接的方式可以采用但不局限于以下方式形成：a.高温退火；b.离子注入；c.重掺杂。在进行高温退火的情况下，源极41和漏极42的电极金属穿过隔离层57与半导体层56接触，从而与半导体层56中形成的2DEG电连接。在进行离子注入和重掺杂的情况下，源极41和漏极42由与半导体层56中形成的2DEG电连接的离子注入部分或重掺杂部分和其上的电极构成。应该理解，这里描述形成源极41和漏极42的方法只是进行举例，本发明可以通过本领域的技术人员公知的任何方法形成源极41和漏极42。
半导体器件的栅极43在位于源极41和漏极42之间的区域。栅极43可以是金属栅极，也可以双层栅极结构，例如下层是绝缘介质(例如SiO2)，上层是栅极金属。可选地，在本实施例的半导体器件中，也可以包括场板结构和浮栅结构，这两种结构的具体细节可以参见上述专利文献1-3，在此省略其说明。
下面参照附图3A和3B详细描述本实施例的半导体器件的版图结构。
图3A示出了本实施例的版图结构的俯视示意图。如图3A所示，源极41包括从基部引出的多个指(finger，又称为节指)41A，漏极42也包括从基部引出的多个指42B，并且源极41的多个指41A和漏极的多个指42B相互交叉，即交错排列，由此，源极41和漏极42互相嵌套。
栅极43位于源极41和漏极42之间，并且围绕源极41的多个指41A和漏极的多个指42B，形成一个闭环结构。如图3A所示，栅极43呈蛇状分布，首尾相连，无始无终。漏极42被栅极43完全包围。源极41位于栅极的外围，除了一个开口外将栅极43包含在内。栅极43从该源极开口处引出互连线(例如互连金属)，与栅极的引线焊盘44相连。在本实施例中，也可以不在源极41中形成开口，也就是说源极41也可以完全包围栅极43。在这种情况下，可以通过本领域的技术人员公知的布线方法，例如空气桥等将栅极与其引线焊盘44相连。
通过使用本实施例的上述半导体器件，因为源极41和漏极42包括相互交叉的多个指41A、42B，即源极和漏极相互嵌套，栅极43位于源极41和漏极42之间并围绕源极41和漏极42的多个指41A、42B，因此可以显著增加单位面积内栅极43的总长度。因为器件的电流密度不受版图设计的影响，因此当单位面积内的栅极的总长度显著增加后，单位面积的最大承载电流也会大大增加。同时，由于栅极43包括闭环结构，无始无终，因此使得栅极没有起点和终点，可以有效地避免尖端放电的现象，增加了器件的击穿电压。此外，通过使源极41和漏极42形成为相互交叉的嵌套结构，可以有效利用晶片的面积，降低生产成本。
此外，在本实施例中，优选，栅极43的各个拐角都采用弧形结构，并且源极41和漏极42的与栅极43的各个拐角对应的部分的也采用弧形结构。更优选，源极41的多个指41A和漏极42的多个指42B的尖端采用弧形结构，并且栅极43的与多个指41A、42B的尖端的弧形结构对应的部分也采用弧形结构。
具体地，如图3A所示，在栅极43的闭环结构的拐角43C处，以及对应位置处的源极41C和漏极42C也采用了弧形设计。通过在栅极的各个拐角处都采用弧形结构，并且对应位置处的源极和漏极也采用弧形结构，使得栅极在拐角处的变化非常平缓，不像上述图2中示出的直线型栅极13的端部13A处尖端的形状变化那么剧烈。由于弧形结构中栅极的形状变化非常平缓，没有尖锐的形状变化，因此不会出现电力线在某些尖端非常密集的情况，不会出现尖锐边缘造成的尖端放电。由于电场分布在这些弧形拐角位置比较均匀，没有直线型栅极的终点位置处的尖端，因此也避免了尖端放电现象，有效的降低了栅极拐角处的电场，增加了器件的击穿电压。
进而，源极41的多个指41A的尖端采用了弧形结构，并且与源极41的多个指41A的尖端对应的漏极的部分42A和栅极的部分43A，也采用了弧形结构。此外，漏极42的多个指42B的尖端采用了弧形结构，并且与漏极42的多个指42B的尖端对应的源极的部分41B和栅极的部分43B，也采用了弧形结构。如图3B的放大图所示，由于漏极42的指的尖端和栅极43的对应部分采用弧形结构，因此其形状变化非常平缓，在弧形结构中电场分布比较均匀，避免了尖端放电，有助于提高器件的击穿电压。
应该理解，尽管在图3A中示出了栅极43将漏极42完全包围的结构，但是很显然可以将源极41和漏极42互换，而形成栅极43将源极41完全包围，漏极42位于栅极43的外围的结构。
(实施例2)
图5示出了根据本发明的另一个实施例的半导体器件的版图结构。
如图5所示，该实施例与上述图3A的实施例1的相同之处在于源极41和漏极42包括互相交叉的多个指41A、42B，并且栅极43位于源极41和漏极42之间，围绕源极41的多个指41A和漏极的多个指42B，形成一个闭环结构。在此省略对实施例2的与实施例1相同的部分的描述，下面着重描述二者的不同之处。
实施例2与实施例1的不同之处在于两点。第一点为闭环结构的栅极43将源极41完全包围，而漏极42位于栅极43的外围。第二点为栅极43的起点和终点没有直接连接，而是通过互连线48相连接，互连线48可以由任何导电的材料，例如金属形成，本发明对此没有任何限制。
在本实施例中，在栅极43与互连线48相连接的拐角处，形成尖锐的直角43D，如图5所示。为了降低处直角43D附近的电场，在漏极42终止的端点42D，即与直角43D相对应的位置，采用了弧形结构，使得电场在其附近位置的分布更加均匀，从而避免了尖端放电现象，有效的降低了栅极拐角处的电场，增加了器件的击穿电压。
同样，通过使用本实施例的上述半导体器件，因为源极41和漏极42包括相互交叉的多个指41A、42B，即源极和漏极相互嵌套，栅极43位于源极41和漏极42之间并围绕源极41和漏极42的多个指41A、42B，因此可以显著增加单位面积内栅极43的总长度。因为器件的电流密度不受版图设计的影响，因此当单位面积内的栅极的总长度显著增加后，单位面积的最大承载电流也会大大增加。同时，由于栅极43包括闭环结构，无始无终，因此使得栅极没有起点和终点，可以有效地避免尖端放电的现象，增加了器件的击穿电压。此外，通过使源极41和漏极42形成为相互交叉的嵌套结构，可以有效利用晶片的面积，降低生产成本。
(实施例3)
图6示出了根据本发明的另一个实施例的半导体器件的版图结构。
如图6所示，该实施例与上述图5的实施例2的相同之处在于源极41和漏极42包括互相交叉的多个指41A、42B，并且栅极43位于源极41和漏极42之间，围绕源极41的多个指41A和漏极的多个指42B，形成一个闭环结构，以及栅极43的起点和终点没有直接连接，而是通过互连线相连接。在此省略对实施例3的与实施例2相同的部分的描述，下面着重描述二者的不同之处。
实施例3与实施例2的不同之处在于栅极43完全包围漏极42，源极41位于栅极43的外围。
在本实施例中，在栅极43与互连线相连接的拐角处，形成尖锐的直角43E，如图6所示。为了降低处直角43E附近的电场，在漏极42的与直角43E相对应的位置42E，采用了弧形结构，使得电场在其附近位置的分布更加均匀，从而避免了尖端放电现象，有效的降低了栅极拐角处的电场，增加了器件的击穿电压。
同样，通过使用本实施例的上述半导体器件，因为源极41和漏极42包括相互交叉的多个指41A、42B，即源极和漏极相互嵌套，栅极43位于源极41和漏极42之间并围绕源极41和漏极42的多个指41A、42B，因此可以显著增加单位面积内栅极43的总长度。因为器件的电流密度不受版图设计的影响，因此当单位面积内的栅极的总长度显著增加后，单位面积的最大承载电流也会大大增加。同时，由于栅极43包括闭环结构，无始无终，因此使得栅极没有起点和终点，可以有效地避免尖端放电的现象，增加了器件的击穿电压。此外，通过使源极41和漏极42形成为相互交叉的嵌套结构，可以有效利用晶片的面积，降低生产成本。
(实施例4)
图7示出了根据本发明的另一个实施例的半导体器件的版图结构。
如图7所示，该实施例与上述图5的实施例2的相同之处在于源极41和漏极42包括互相交叉的多个指41A、42B，并且栅极43位于源极41和漏极42之间，围绕源极41的多个指41A和漏极的多个指42B，形成一个闭环结构，以及栅极43的起点和终点没有直接连接，而是通过互连线相连接。在此省略对实施例4的与实施例2相同的部分的描述，下面着重描述二者的不同之处。
实施例4与实施例2的不同之处在于从闭环结构的栅极43的拐角处43B，引出互连线与栅极43的引线焊盘44相连接。这样的设计有助于降低栅极43的电阻，同时降低栅极43的各个指43A之间的信号相位差。在该实施例中，源极41需要通过空气桥45跨越栅极43的互连线来实现互连。
此外，尽管在该实施例中，栅极43将源极41完全包围，但是也可以如图6那样，使栅极43将漏极42完全包围，而使源极41位于栅极43的外围。此时，为了降低处直角43D附近的电场，只需要如图6那样，在漏极42的与直角43D相对应的位置，采用了弧形结构，使得电场在其附近位置的分布更加均匀，从而避免了尖端放电现象，有效的降低了栅极拐角处的电场，增加了器件的击穿电压。
同样，通过使用本实施例的上述半导体器件，因为源极41和漏极42包括相互交叉的多个指41A、42B，即源极和漏极相互嵌套，栅极43位于源极41和漏极42之间并围绕源极41和漏极42的多个指41A、42B，因此可以显著增加单位面积内栅极43的总长度。因为器件的电流密度不受版图设计的影响，因此当单位面积内的栅极的总长度显著增加后，单位面积的最大承载电流也会大大增加。同时，由于栅极43包括闭环结构，无始无终，因此使得栅极没有起点和终点，可以有效地避免尖端放电的现象，增加了器件的击穿电压。此外，通过使源极41和漏极42形成为相互交叉的嵌套结构，可以有效利用晶片的面积，降低生产成本。
(实施例5)
图8示出了根据本发明的另一个实施例的半导体器件的版图结构。
如图8所示，该实施例与上述图5的实施例2的相同之处在于源极41和漏极42包括互相交叉的多个指41A、42B，并且栅极43位于源极41和漏极42之间，围绕源极41的多个指41A和漏极的多个指42B，形成一个闭环结构，以及栅极43的起点和终点没有直接连接，而是通过互连线相连接。在此省略对实施例5的与实施例2相同的部分的描述，下面着重描述二者的不同之处。
实施例5与实施例2的不同之处在于将闭环结构的栅极43的拐角43B，通过空气桥49跨越源极41与栅极43的引线焊盘44相连接。这样的设计有助于降低栅极43的电阻，同时降低栅极43的各个指43A之间的信号相位差。
此外，尽管在该实施例中，栅极43将源极41完全包围，但是也可以如图6那样，使栅极43将漏极42完全包围，而使源极41位于栅极43的外围。此时，为了降低处直角43D附近的电场，只需要如图6那样，在漏极42的与直角43D相对应的位置，采用了弧形结构，使得电场在其附近位置的分布更加均匀，从而避免了尖端放电现象，有效的降低了栅极拐角处的电场，增加了器件的击穿电压。
同样，通过使用本实施例的上述半导体器件，因为源极41和漏极42包括相互交叉的多个指41A、42B，即源极和漏极相互嵌套，栅极43位于源极41和漏极42之间并围绕源极41和漏极42的多个指41A、42B，因此可以显著增加单位面积内栅极43的总长度。因为器件的电流密度不受版图设计的影响，因此当单位面积内的栅极的总长度显著增加后，单位面积的最大承载电流也会大大增加。同时，由于栅极43包括闭环结构，无始无终，因此使得栅极没有起点和终点，可以有效地避免尖端放电的现象，增加了器件的击穿电压。此外，通过使源极41和漏极42形成为相互交叉的嵌套结构，可以有效利用晶片的面积，降低生产成本。
(实施例6)
图9示出了根据本发明的另一个实施例的半导体器件的版图结构。
如图9所示，该实施例与上述图5的实施例2的相同之处在于源极41和漏极42包括互相交叉的多个指41A、42B，并且栅极43位于源极41和漏极42之间，围绕源极41的多个指41A和漏极的多个指42B，形成一个闭环结构，以及栅极43的起点和终点没有直接连接，而是通过互连线相连接。在此省略对实施例6的与实施例2相同的部分的描述，下面着重描述二者的不同之处。
实施例6与实施例2的不同之处在于源极41和漏极42的各个指41A、42B的长度不同，这样的布局有利于在源极41和漏极42的某些区域留下较大空间，易于源极引线焊盘47和漏极引线焊盘46的布局和引线。从而无需在源极和漏极之外的区域放置引线焊盘，并从源极41和漏极42引出互连线或者空气桥来连接到引线焊盘。因此，可以节省晶片的空间，降低生产成本
优选，在本实施例中，将源极41的引线焊盘46和栅极43的引线焊盘44设置在版图的一侧，而将漏极42的引线焊盘47设置在另一侧，由此可以避免栅极、漏极间的高电压造成的器件伤害。这是因为栅极和漏极之间，源极和漏极之间有很大的电压差(可能上千伏)，而源极和栅极之间的电压差比较小。如果栅极和漏极位于同一侧，栅极和漏极之间的高电压可能导致的器件性能退化或器件击穿。
应该理解，尽管在本实施例中将源极41和栅极43的引线焊盘与漏极42的引线焊盘设置在不同侧，但是在与上述图3A、5-8对应的实施例1-5中，同样也可以采用这种结构，来避免栅极、漏极间的高电压造成的器件伤害。
此外，尽管在该实施例中，栅极43将源极41完全包围，但是也可以如图6那样，使栅极43将漏极42完全包围，而使源极41位于栅极43的外围。此时，为了降低处直角43D附近的电场，只需要如图6那样，在漏极42的与直角43D相对应的位置，采用了弧形结构，使得电场在其附近位置的分布更加均匀，从而避免了尖端放电现象，有效的降低了栅极拐角处的电场，增加了器件的击穿电压。
同样，通过使用本实施例的上述半导体器件，因为源极41和漏极42包括相互交叉的多个指41A、42B，即源极和漏极相互嵌套，栅极43位于源极41和漏极42之间并围绕源极41和漏极42的多个指41A、42B，因此可以显著增加单位面积内栅极43的总长度。因为器件的电流密度不受版图设计的影响，因此当单位面积内的栅极的总长度显著增加后，单位面积的最大承载电流也会大大增加。同时，由于栅极43包括闭环结构，无始无终，因此使得栅极没有起点和终点，可以有效地避免尖端放电的现象，增加了器件的击穿电压。此外，通过使源极41和漏极42形成为相互交叉的嵌套结构，可以有效利用晶片的面积，降低生产成本。
(实施例7)
本实施例涉及上述实施例1-6的半导体器件的制造方法。
在本实施例中，首先利用本领域的技术人员公知的沉积方法，例如CVD、VPE、MOCVD、LPCVD、PECVD、脉冲激光沉积(PLD)、原子层外延、MBE、溅射、蒸发等，在衬底(或基片)上沉积半导体层，该衬底可以是蓝宝石(Sapphire)、SiC、GaN、Si或者本领域的技术人员公知的任何其他适合生长氮化镓材料的任何基片或衬底，本发明对此没有任何限制。
可选地，也可以在沉积半导体之前，在衬底上利用上述沉积方法沉积可选的成核层。
沉积的半导体层可以是基于氮化物的任何半导体材料，例如III族氮化物半导体材料，其中III价原子包括铟、铝、镓或其组合。具体地，半导体层可以包括氮化镓(GaN)以及其他镓类化合物半导体材料，例如AlGaN、InGaN等，也可以是镓类化合物半导体材料与其他半导体材料键合的叠层。镓类半导体材料的极性可以是Ga-极性，也可以是N-极性、非极性或者半极性。
接着，在半导体层上利用上述沉积方法沉积隔离层，该隔离层可以是能够与下面的半导体层形成异质结的任何半导体材料，包括镓类化合物半导体材料或III族氮化物半导体材料，例如InxAlyGazN1-x-y-z(0≤x，y，z≤1)。也就是说，本发明对于沉积的半导体层和隔离层没有任何限制，只要二者之间能够形成异质结即可。由于在半导体层和隔离层之间形成半导体异质结，在异质结界面上的极化电荷引入了高浓度的二维电子气(2DEG)。同时由于电离杂质散射被大大降低，电子具有很高的电子迁移率。
接着，可选地，在隔离层上利用上述沉积方法沉积可选的介质层，该介质层可以是一层或多层介质层。该介质层可以是在生长或工艺过程中沉积的晶体材料，如GaN或AlN等；也可以是在生长或工艺过程中沉积的非晶体材料，例如SixNy或SiO2等。该介质层有助于降低氮化镓HEMT的电流崩塌效应。
接着，利用本领域的技术人员公知的任何方法，例如高温退火、离子注入、重掺杂等，形成与半导体层接触的源极和漏极。
接着，在隔离层上、在源极和漏极之间通过上述沉积方法形成栅极。
在形成源极、漏极和栅极的过程中，利用本领域的技术人员公知的掩蔽方法，形成如图3A、5-8所示的版图结构，从而可以得到如上述实施例1-6中所述的半导体器件。
此外，也可以将栅极形成为双层栅极结构，例如首先形成绝缘介质(例如SiO2)，接着在绝缘介质上形成栅极金属。可选地，在本实施例中，也可以在形成栅极的过程中形成场板结构和浮栅结构，具体细节可以参见上述专利文献1-3，在此省略其说明。
通过使用本实施例的形成半导体器件的方法，可以获得上述实施例1-6中描述的所有优点。
应该理解，本发明是从版图设计的角度来增加半导体器件的击穿电压，因此上述实施例1-7中描述的耗尽型的氮化镓HEMT只是一个例子，本发明并不限于此。本发明既适用于工作在高电压大电流环境下的氮化镓HEMT，也可以适用于其他形式的晶体管，如MOSFET、MISFET、DHFET、JFET、MESFET、MISHFET或者其他场效应晶体管。并且，这些器件可以是增强型的，也可以是耗尽型的。
以上虽然通过一些示例性的实施例对本发明的半导体器件以及用于制造半导体器件的方法进行了详细的描述，但是以上这些实施例并不是穷举的，本领域技术人员可以在本发明的精神和范围内实现各种变化和修改。因此，本发明并不限于这些实施例，本发明的范围仅以所附权利要求书为准。
Claims (14)
1.一种半导体器件，包括：
在衬底上的半导体层；
在上述半导体层上的隔离层；
与上述半导体层接触的源极和漏极，该源极和漏极的每个包括多个指，并且上述源极的多个指与上述漏极的多个指相互交叉；以及
在上述隔离层上的栅极，该栅极位于上述源极和漏极之间并包括围绕上述源极和漏极的上述多个指的闭环结构；
其中，上述栅极的首尾通过互连线相连，上述栅极的与上述漏极的多个指的尖端对应的多个拐角处通过空气桥跨越上述源极连接到栅极引线焊盘，或者通过互连线连接到栅极引线焊盘。
2.根据权利要求1所述的半导体器件，其中，上述漏极的与上述栅极和上述互连线的连接处对应的部分采用弧形结构。
3.根据权利要求1所述的半导体器件，其中，上述漏极位于上述栅极的外围。
4.根据权利要求1所述的半导体器件，其中，上述源极和漏极的多个指的尖端采用弧形结构，并且上述栅极的与上述多个指的尖端的弧形结构对应的部分也采用弧形结构。
5.根据权利要求1-4中任何一项所述的半导体器件，还包括在上述源极和漏极之间的上述隔离层上的介质层。
6.根据权利要求1-4中任何一项所述的半导体器件，还包括场板结构和/或浮栅结构。
7.根据权利要求1-4中任何一项所述的半导体器件，其中，上述半导体层和上述隔离层包括III族氮化物半导体材料，其中III价原子包括铟、铝、镓或其组合。
8.根据权利要求1-4中任何一项所述的半导体器件，其中，上述源极和栅极的引线焊盘位于一侧，而上述漏极的引线焊盘位于另一侧。
9.根据权利要求1-4中任何一项所述的半导体器件，其中，上述源极和漏极的多个指的长度不同。
10.一种用于制造半导体器件的方法，包括以下步骤：
在衬底上沉积半导体层；
在上述半导体层上沉积隔离层；
形成与上述半导体层接触的源极和漏极，其中该源极和漏极的每个包括多个指，并且上述源极的多个指与上述漏极的多个指相互交叉；以及
在上述隔离层上，在上述源极和漏极之间，形成包括围绕上述源极和漏极的上述多个指的闭环结构的栅极；
其中，上述栅极的首尾通过互连线相连，上述栅极的与上述漏极的多个指的尖端对应的多个拐角处通过空气桥跨越上述源极连接到栅极引线焊盘，或者通过互连线连接到栅极引线焊盘。
11.根据权利要求10所述的方法，其中，将上述漏极的与上述栅极和上述互连线的连接处对应的部分形成为弧形结构。
12.根据权利要求10所述的方法，其中，将上述源极和漏极的多个指的尖端形成为弧形结构，并且将上述栅极的与上述多个指的尖端的弧形结构对应的部分也形成为弧形结构。
13.根据权利要求10-12中任何一项所述的方法，其中，将上述源极和栅极的引线焊盘形成于一侧，而将上述漏极的引线焊盘形成于另一侧。
14.根据权利要求10-12中任何一项所述的方法，其中，将上述源极和漏极的多个指形成为不同的长度。
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| CN105842941B (zh) * | 2015-01-13 | 2019-07-05 | 群创光电股份有限公司 | 显示面板 |
| JP6660631B2 (ja) * | 2015-08-10 | 2020-03-11 | ローム株式会社 | 窒化物半導体デバイス |
| CN106783972A (zh) * | 2015-11-20 | 2017-05-31 | 厦门宇臻集成电路科技有限公司 | Hemt开关的版图结构及提高hemt开关加工良率的方法 |
| WO2018004581A1 (en) * | 2016-06-30 | 2018-01-04 | Intel Corporation | 3d nand structures including group iii-n material channels |
| US9842920B1 (en) * | 2016-07-12 | 2017-12-12 | Semiconductor Components Industries, Llc | Gallium nitride semiconductor device with isolated fingers |
| US10388743B2 (en) * | 2016-10-17 | 2019-08-20 | Zhanming LI | Power electronic and optoelectronic devices with interdigitated electrodes |
| US9882041B1 (en) | 2016-11-17 | 2018-01-30 | Texas Instruments Incorporated | HEMT having conduction barrier between drain fingertip and source |
| US10700188B2 (en) | 2017-11-02 | 2020-06-30 | Rohm Co., Ltd. | Group III nitride semiconductor device with first and second conductive layers |
| US10483356B2 (en) | 2018-02-27 | 2019-11-19 | Siliconix Incorporated | Power semiconductor device with optimized field-plate design |
| DE102020112069B4 (de) * | 2020-02-27 | 2022-03-03 | Taiwan Semiconductor Manufacturing Co. Ltd. | Source-leckstromunterdrückung durch source-umgebende gate-struktur und verfahren zur herstellung der gate-struktur |
| CN111613671A (zh) * | 2020-06-02 | 2020-09-01 | 华南师范大学 | 一种对称结构的GaN基MIS-HEMT器件及其制备方法 |
| KR20220006402A (ko) * | 2020-07-08 | 2022-01-17 | 삼성전자주식회사 | 고전자 이동도 트랜지스터 |
| FR3115927A1 (fr) * | 2020-10-30 | 2022-05-06 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Composant électronique à couche de gaz d'électrons bidimensionnel |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1301045A (zh) * | 1999-12-17 | 2001-06-27 | 松下电子工业株式会社 | 耐高压半导体器件 |
| CN1954440A (zh) * | 2004-05-11 | 2007-04-25 | 美商克立股份有限公司 | 具源极连接场板的宽能带隙高电子迁移率晶体管 |
| CN101320751A (zh) * | 2007-06-06 | 2008-12-10 | 西安能讯微电子有限公司 | Hemt器件及其制造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5019877A (en) * | 1989-08-31 | 1991-05-28 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor |
| US6501136B1 (en) * | 1997-09-16 | 2002-12-31 | Winbond Electronics Corporation | High-speed MOSFET structure for ESD protection |
| US6617652B2 (en) * | 2001-03-22 | 2003-09-09 | Matsushita Electric Industrial Co., Ltd. | High breakdown voltage semiconductor device |
| JP2005093456A (ja) * | 2003-09-11 | 2005-04-07 | Shindengen Electric Mfg Co Ltd | 横型短チャネルｄｍｏｓ及びその製造方法並びに半導体装置 |
| US7439555B2 (en) * | 2003-12-05 | 2008-10-21 | International Rectifier Corporation | III-nitride semiconductor device with trench structure |
| US6995428B2 (en) * | 2004-02-24 | 2006-02-07 | System General Corp. | High voltage LDMOS transistor having an isolated structure |
| US7288803B2 (en) * | 2004-10-01 | 2007-10-30 | International Rectifier Corporation | III-nitride power semiconductor device with a current sense electrode |
| US7449762B1 (en) * | 2006-04-07 | 2008-11-11 | Wide Bandgap Llc | Lateral epitaxial GaN metal insulator semiconductor field effect transistor |
| CN101232045A (zh) | 2007-01-24 | 2008-07-30 | 中国科学院微电子研究所 | 一种场效应晶体管多层场板器件及其制作方法 |
-
2009
- 2009-09-07 CN CN200910172874.4A patent/CN102013437B/zh active Active
-
2010
- 2010-08-18 WO PCT/CN2010/076093 patent/WO2011026393A1/zh active Application Filing
- 2010-08-18 EP EP10813315.8A patent/EP2477228A4/en not_active Withdrawn
- 2010-08-18 US US13/499,558 patent/US8637905B2/en active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1301045A (zh) * | 1999-12-17 | 2001-06-27 | 松下电子工业株式会社 | 耐高压半导体器件 |
| CN1954440A (zh) * | 2004-05-11 | 2007-04-25 | 美商克立股份有限公司 | 具源极连接场板的宽能带隙高电子迁移率晶体管 |
| CN101320751A (zh) * | 2007-06-06 | 2008-12-10 | 西安能讯微电子有限公司 | Hemt器件及其制造方法 |
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