CN206116406U

CN206116406U - 一种具有复合势垒层结构的常关型iii‑v异质结场效应晶体管

Info

Publication number: CN206116406U
Application number: CN201621179373.0U
Authority: CN
Inventors: 董志华; 程知群; 刘国华; 柯华杰; 周涛
Original assignee: Hangzhou Electronic Science and Technology University
Current assignee: Hangzhou Dianzi University; Hangzhou Electronic Science and Technology University
Priority date: 2016-10-27
Filing date: 2016-10-27
Publication date: 2017-04-19
Anticipated expiration: 2026-10-27

Abstract

本实用新型提供一种具有复合势垒层结构的常关型III‑V异质结场效应晶体管，包括衬底材料层、第二半导体层、介质墙、漏电极、源电极、第一介质层和栅电极，第二半导体层和第一半导体层本体结合在一起形成异质结沟道，介质墙设置在第一半导体层本体上，介质墙的数目为n，第一半导体层本体沿介质墙外围形成重新外延部分，介质墙用于阻止第一半导体的重新外延部分的生长；重新外延部分使第一半导体层超出临界厚度从而在重新外延部分的投影区域形成二维电子气2DEG。相对于现有技术，本实用新型利用特殊设计的复合势垒层获得不连续的沟道，从而获得常关型器件，是一种工艺可控、可重复性好，利于工业化生产的器件。

Description

一种具有复合势垒层结构的常关型III-V异质结场效应晶体管

技术领域

本实用新型涉及半导体器件技术领域，尤其涉及一种具有复合势垒层结构的常关型III-V异质结场效应晶体管。

背景技术

某些III族和V族元素构成的二元或者三元化合物(甚至多元化合物)具有自发极化和压电极化效应，当它们结合在一起构成异质结时(如AlGaN/GaN)，会在异质结的界面处形成高浓度的二维电子气(2DEG)，以异质结界面处的2DEG为导电机构的器件称为异质结场效应管(HFET)，也可以称为高电子迁移率晶体管(HEMT)。

HFET器件具有高电子迁移率、器件工作频率高以及高效率的特点。在微波功率发射极传输以及电力电子领域具有非常重要的应用前景。但是，迄今为止，III-V族化合物构成的HFET器件存在一个天然的缺憾，以AlGaN/GaN HFET为例，由于极强的自发极化和压电极化，在无任何外加电压的情况下，异质结界面即形成了高浓度的2DEG，HFET器件天然为常开型(耗尽型)。HFET器件的缺陷限制了器件在逻辑电路和电力电子电路中的应用，前者需要常关型和常开型的逻辑互补，而后者出于安全性及节能的考虑，更需要的是常关型器件。

现有技术为了实现常开型HFET器件，通常有以下几种方式获得：

栅下沟道F离子注入技术：即在栅极下部的势垒层中注入F的负离子，靠负电势将栅下的沟道电子耗尽，实现器件的正向阈值(增强型)。

槽栅技术：用干法刻蚀技术将栅下部分势垒层刻薄，当厚度低于临界厚度时，栅下的2DEG将耗尽。只有当栅压高于某一电压时，才会重新诱导出2DEG，实现了增强型器件。

利用P-AlGaN层的器件，这种器件是在栅下部位增加了一层P-AlGaN层，由于能带的均衡作用，使沟道的2DEG耗尽。

以上几种技术存在不同的劣势，其中F离子注入技术在可靠性及获得较大的阈值方面存在问题，槽栅技术在工艺控制方面存在较大难度，P-AlGaN技术存在材料生长困难、器件开关频率低等缺点。

为了克服上述技术缺陷，申请人于2016年5月6日提出发明申请《一种具有复合势垒层结构的常关型III-V异质结场效应晶体管》，申请号为2016102942355。该技术方案能够实现常关型III-V异质结场效应晶体管，但由于其采用栅电极完全覆盖源电极和漏电极的之间沟道的控制结构，会增加工艺的复杂度，同时由于栅电极和漏电极、源电极之间以介质层隔离，器件的击穿电压主要由介质的击穿电压决定，因此要获得较高的击穿电压就需要提高介质厚度，而这对于提高器件的电流又是不利的，给器件的性能提高带来矛盾。

故，针对目前现有技术中存在的上述缺陷，实有必要进行研究，以提供一种方案，解决现有技术中存在的缺陷。

实用新型内容

有鉴于此，本实用新型的目的在于提供一种具有复合势垒层结构的常关型III-V异质结场效应晶体管，以解决上述问题。

为了克服现有技术的缺陷，本实用新型的技术方案如下：

一种具有复合势垒层结构的常关型III-V异质结场效应晶体管，包括衬底材料层、第二半导体层、介质墙、漏电极、源电极和栅电极，其中，

在所述衬底材料层上形成所述第二半导体层，在所述第二半导体层上构造出漏电极和源电极；

所述第二半导体层和第一半导体层本体结合在一起形成异质结沟道，该异质结沟道两端分别连接所述漏电极和源电极；所述第一半导体层本体的厚度不大于在异质结沟道上形成二维电子气2DEG的临界厚度，使所述异质结沟道中天然的二维电子气2DEG被耗尽；

在所述第一半导体层本体上设置所述介质墙，介质墙仅分布于栅电极投影所能覆盖的区域，介质墙的数目为n，n大于等于1，且至少有1个介质墙在栅宽方向上的尺度大于等于栅宽；所述第一半导体层本体沿介质墙的外围生长形成重新外延部分；所述重新外延部分使所述第一半导体层超出临界厚度从而在所述重新外延部分的投影区域形成二维电子气2DEG，在所述异质结沟道上形成至少2个不连续的二维电子气2DEG区域；

所述第一半导体上设有所述栅电极，所述栅电极仅覆盖整个异质结沟道中二维电子气间断的部分。

优选地，所述栅电极和第一半导体之间还设有第一介质层。

优选地，所述重新外延部分为连续分布或者沿其生长方向分为m份，m大于等于1。

优选地，所述第一半导体层与第二半导体层之间还设有用以提高异质结界面的二维电子气2DEG的迁移率的插入层，所述插入层为AlN层。

优选地，所述第一半导体层为AlGaN层；所述第二半导体层为GaN层。

优选地，所述第一半导体层为AlN层，所述第二半导体层为GaN层。

优选地，所述第一介质层为生长异质结构材料时原位生长的Si₃N₄，其厚度为5～25nm。

相对于现有技术，本实用新型提供的具有复合势垒层结构的常关型III-V异质结场效应晶体管，利用特殊设计的势垒层获得不连续的沟道，采用高栅电压重新诱导出2DEG，从而实现性能稳定的常关型器件。并可以根据器件的性能需求，采取灵活多样的设计方案。同时，由于栅电极仅覆盖整个异质结沟道中二维电子气间断的部分，大大简化了生产工艺，栅电极和漏电极、源电极之间无需介质层隔离，大大提高了晶体管的击穿电压。

附图说明

图1是本实用新型具有复合势垒层结构的常关型III-V异质结场效应晶体管的剖面示意图。

图2是本实用新型具有复合势垒层结构的常关型III-V异质结场效应晶体管，n＝5,m＝2时，第一半导体和第二半导体部分以及介质墙部分的主视图。

图3是本实用新型具有复合势垒层结构的常关型III-V异质结场效应晶体管，n＝5,m＝2时，第一半导体和第二半导体部分以及介质墙部分的左视图。

图4是本实用新型具有复合势垒层结构的常关型III-V异质结场效应晶体管，n＝5,m＝2时，第一半导体和第二半导体部分以及介质墙部分的俯视图。

标号说明：

衬底材料层1，第二半导体层2，第一半导体层本体3，第一半导体层重新外延部分4，二维电子气5，介质墙6，第一介质层7，栅电极8，源电极9，漏电极10。

具体实施方式

以下是本实用新型的具体实施例并结合附图，对本实用新型的技术方案作进一步的描述，但本实用新型并不限于这些实施例。

针对现有技术存在的缺陷，申请人对现有技术中HFET器件的结构进行了深入的研究，申请人发现，常规器件的势垒层，即第一半导体层的厚度超过临界厚度，所以在不加任何外加电压的情况下，由于材料体系的压电极化和自发极化，在异质结界面，即第一半导体和第二半导体的界面处，即存在高浓度的二维电子气2DEG。要想获得常关型器件，必须采用槽栅、F离子注入掺杂等特殊工艺。这些工艺存在难以精确控制的缺点，另外，槽栅结构由于工艺过程中要采用刻蚀工艺，对器件沟道存在损伤，因此，对于器件的性能有损伤，另外，在器件的可靠性方面也存在一定隐患。F注入工艺很难进行精确的控制，并且在可靠性方面存在隐患。

为了克服以上缺点，本实用新型提出一种具有复合势垒层结构的常关型III-V异质结场效应晶体管，参见图1、图2、图3和图4所示，其中图1为器件的剖面示意图，图2-至图4为n＝5,m＝2时第一半导体和第二半导体以及介质墙部分的三视图，其中，图2为主视图，图3为左视图，图4为俯视图。本实用新型具有复合势垒层结构的常关型III-V异质结场效应晶体管包括衬底材料层1，第二半导体层2，第一半导体层本体3，第一半导体层重新外延部分4，二维电子气5，介质墙6，第一介质层7，栅电极8，源电极9，漏电极10。

其中，在衬底材料层1上形成第二半导体层2，在第二半导体层2上构造出漏电极11和源电极9，且在第二半导体层2上形成第一半导体层本体3，第一半导体层本体3与第二半导体层2结合在一起构成异质结构；漏电极10和源电极9之间通过第一半导体层本体3与第二半导体2之间形成的沟道相连；第一半导体层比第二半导体层具有更大的禁带宽度；第一半导体层本体3的厚度不大于在异质结构上形成二维电子气2DEG的临界厚度。

在第一半导体层本体3之上构造介质层，并通过光刻、刻蚀工艺构造出介质墙6，第一半导体层本体3沿介质墙的外围生长形成所述重新外延部分4；重新外延部分使所述第一半导体层超出临界厚度从而在所述重新外延部分的投影区域形成二维电子气2DEG，在所述异质结沟道上形成间隔分布的二维电子气2DEG区域。

如果仅存在第一半导体层本体3，异质结构中不足以产生二维电子气2DEG；由于在存在第一半导体重新外延部分4的地方，第一半导体层本体3和第一半导体重新外延部分4的总厚度超过能够产生二维电子气2DEG的临界厚度，所以在存在第一半导体重新外延部分4的下方的异质结界面处，存在二维电子气2DEG。进而在异质结界面处，分布有不连续的二维电子气2DEG。由于二维电子气2DEG的不连续，在无栅电压时，导电沟道没有形成， HFET器件为常关型。只有当栅电压大于阈值电压时，异质结界面处的二维电子气2DEG才会连续，形成导电沟道。

为了克服现有技术其采用栅电极覆盖源电极和漏电极的沟道控制结构的技术缺陷，本申请的技术方案中，介质墙仅分布在栅电极投影覆盖的区域，同时，异质结沟道与漏电极和源电极相接的部分均生长形成第一半导体的重新外延部分，使异质结沟道靠近源电极和漏电极的部分形成二维电子气2DEG，从而栅电极仅覆盖整个异质结沟道中二维电子气间断的部分，就能控制异质结沟道的导通和截止。

采用上述技术方案，栅电极和漏电极、源电极之间无需介质层隔离，大大简化了生产工艺，同时大大提高了晶体管的击穿电压。

在一种优选实施方式中，第一半导体层表面还设有第一介质层7，第一介质层7上设有栅电极8，栅电极8覆盖整个复合势垒层中二维电子气间断的部分，能保证器件在施加一定栅电压时源漏电极经二维电子气2DEG导通。

在一种优选实施方式中，在垂直于源、漏电极相连的方向上，第一半导体层重新外延部分4可以是连续分布的，也可以被分成m份。给器件的设计带来极大的灵活性。同时，本实用新型新型增强型III-V异质结场效应晶体管的实现工艺与现有技术HFET器件的工艺基本相同，无需额外增加器件的工艺复杂程度。本实用新型的器件可通过如下主要工艺步骤实现：(1)基片材料生长：在合适衬底材料上(如Si衬底)，按照材料生长规律生长相应缓冲层、第二半导体层、选择性生长插入层、第一半导体层本体3、构造介质墙6所需要的介质层。(2)对介质层进行光刻及刻蚀，形成介质墙6。(3)生长第一半导体层重新外延部分4。(4)源、漏电极构造。(5)第一介质层生长。(6)栅电极构造。(7)钝化及封装。

采用上述技术方案，可实现常关型器件；并且，由于器件的沟道材料采用的是生长而没有如槽栅器件中使用的刻蚀工艺，所以不会对异质结界面形成破坏，从而有利于提高器件性能。

实施例1：本实施例具有复合势垒层结构的常关型III-V异质结场效应晶体管包括以下几部分：衬底材料包含Si材料和在其上生长的低温AlN缓冲层，第二半导体层为GaN材料层(厚度约为2μm)，第一半导体层的本体部分为AlGaN层(厚度约为3nm)，在第二半导体层和第一半导体层的本体部分之间设有AlN插入层(厚度约为1nm)，用于提高2DEG的电学特性。介质墙为采用LPCVD(低压力化学气相沉积法)生长的SiO₂层，取介质墙的数目n＝2,重新外延部分的数目m＝1,窗口沿源、漏电极相连方向上的长度为0.5μm，沿垂直于源、漏电极相连方向上的长度为100μm。第一介质层为原位生长Si3N4层，厚度约为10nm。源、漏电极都采用Ti/Al/Ni/Au(20/120/50/200nm)经金属淀积与高温热退火形成。源漏电极之间的距离为2.5μm。栅电极采用Ni/Au(50/150nm)。

实施例2：本实施例具有复合势垒层结构的常关型III-V异质结场效应晶体管包括以下几部分：衬底材料包含SiC材料和在其上生长的低温AlN缓冲层，第二半导体层为GaN材料层(厚度约为2μm)，第一半导体层的第一部分为AlN层(厚度约为3nm)。介质墙为LPCVD生长的SiO₂层，取介质墙的数目n＝1,重新外延部分的数目m＝1,窗口沿源、漏电极相连方向上的长度为0.5μm，沿垂直于源、漏电极相连方向上的长度为20μm。第一介质层为原位生长Si₃N₄层，厚度约为10nm。源、漏电极都采用Ti/Al/Ni/Au(20/120/50/200nm)经金属淀积与高温热退火形成。源漏电极之间的距离为2.5μm。栅电极采用Ni/Au(50/150nm)。

以上实施例的说明只是用于帮助理解本实用新型的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以对本实用新型进行若干改进和修饰，这些改进和修饰也落入本实用新型权利要求的保护范围内。对这些实施例的多种修改对本领域的专业技术人员来说是显而易见的，本申请中所定义的一般原理可以在不脱离本实用新型的精神或范围的情况下在其它实施例中实现。因此，本实用新型将不会被限制于本申请所示的这些实施例，而是要符合与本申请所公开的原理和新颖特点相一致的最宽的范围。

Claims

1.一种具有复合势垒层结构的常关型III-V异质结场效应晶体管，其特征在于，包括衬底材料层、第二半导体层、介质墙、漏电极、源电极和栅电极，其中，

在所述第一半导体层本体上设置所述介质墙，介质墙仅分布于栅电极投影所能覆盖的区域，介质墙的数目为n，n大于等于1，且至少有1个介质墙在栅宽方向上的尺度大于等于栅宽；所述第一半导体层本体沿介质墙的外围生长形成重新外延部分；所述重新外延部分使所述第一半导体层超出临界厚度从而在所述重新外延部分的投影区域形成二维电子气2DEG，在所述异质结沟道上源电极和漏电极边缘连接的部分形成至少2个不连续的二维电子气2DEG区域；

2.根据权利要求1所述的具有复合势垒层结构的常关型III-V异质结场效应晶体管，其特征在于，所述栅电极和第一半导体之间还设有第一介质层。

3.根据权利要求1所述的具有复合势垒层结构的常关型III-V异质结场效应晶体管，其特征在于，所述重新外延部分在栅电极投影覆盖之内的部分为连续分布或者沿其生长方向分为m份，m大于等于1。

4.根据权利要求1或2所述的具有复合势垒层结构的常关型III-V异质结场效应晶体管，其特征在于，所述第一半导体层与第二半导体层之间还设有用以提高异质结界面的二维电子气2DEG的迁移率的插入层，所述插入层为AlN层。

5.根据权利要求1或2所述的具有复合势垒层结构的常关型III-V异质结场效应晶体管，其特征在于，所述第一半导体层为AlGaN层；所述第二半导体层为GaN层。

6.根据权利要求1或2所述的具有复合势垒层结构的常关型III-V异质结场效应晶体管，其特征在于，所述第一半导体层为AlN层，所述第二半导体层为GaN层。

7.根据权利要求2所述的具有复合势垒层结构的常关型III-V异质结场效应晶体管，其特征在于，所述第一介质层为生长异质结构材料时原位生长的Si₃N₄，其厚度为5～25nm。