JP2006121863A - 半導体装置 - Google Patents

Abstract

【課題】 簡単な構成によりデッドタイムを小さくする。
【解決手段】 ゲート電圧Ｐ４、Ｐ７の大きさを制御部１００で制御してトランジスタＱ１、Ｑ２を交互に導通させる。制御部１００は、前記トランジスタＱ１が導通状態と非導通状態との間で切り替る時点の前後の切替期間において、ゲート電圧Ｐ７をトランジスタＱ２の閾値電圧Ｖｔｈ２よりも小さい中間電圧Ｖｍｅａｎとなるように制御してトランジスタＱ２に印加する。
【選択図】 図１

Description

本発明は、トーテムポール型に接続された上下半導体スイッチング素子を交互に導通させる半導体装置に関する。

直流の入力電圧を、直流の異なる大きさの出力電圧に変換する装置として、ＤＣ−ＤＣコンバータが知られている。ＤＣ−ＤＣコンバータは一般的に、入力電圧と基準電圧との間に直列に、いわゆるトーテムポール型に接続された上側半導体スイッチング素子及び下側半導体スイッチング素子、並びにこの２つの半導体スイッチング素子の接続ノードと負荷との間に接続されるインダクタを備えている。上側半導体スイッチング素子としては、ＭＯＳＦＥＴやＩＧＢＴ等のトランジスタが用いられるが、下側半導体スイッチング素子としては、ダイオードを用いることもできる。しかし、ダイオードを用いる場合、順方向電圧が大きいため、電力損失が大きいという問題がある。このため、下側半導体スイッチング素子にも、導通時の消費電力が少なく、ゲート電圧により上側半導体スイッチング素子の導通／非導通に同期して導通制御が可能な電圧制御半導体素子、例えばＭＯＳＦＥＴが用いられることが多い。

このように、上側／下側半導体スイッチング素子の両方をＭＯＳＦＥＴ等の電力制御半導体素子で構成する場合、制御回路のロジック又はノイズ等の影響により上側／下側半導体スイッチング素子が同時に導通して貫通電流が流れることを防止する必要がある。このため、上側半導体スイッチング素子のみが導通状態とされる期間と、下側半導体スイッチング素子のみが導通状態とされる期間との間に、両トランジスタが共に非導通状態とされる期間（デッドタイム）を設定することが行われる。このデッドタイムは、ノイズ等により両トランジスタがターンオン／ターンオフする時刻に変化が生じても、両トランジスタが同時に導通状態となることがないような長さに設定される。しかし、このデッドタイムを長く設定し過ぎると、電力損失が大きくなる。このため、デットタイムの長さを必要最小限にするため様々な提案がされている。例えば、特許文献１では、一方の半導体スイッチング素子の制御電圧が閾値電圧以下となったことを検知するコンパレータの出力に基づき、他方の半導体スイッチの導通状態を切り替えている。

しかし、この特許文献１の回路は、上下一方のスイッチング素子の制御電圧が閾値電圧より小さくなったことがコンパレータにより検知された後、上下他方のスイッチング素子の制御電圧を閾値電圧以上として非導通状態から導通状態に切り替えるものである。従って、コンパレータによる検知、検知後の制御電圧の制御という手順が必須であるため、デットタイムは依然として存在している。

特開２００３−１３４８０２号公報（段落［００１６］〜［００１９］、図１、図６等）

本発明は、簡単な構成によりデッドタイムを小さくすることができる半導体装置を提供することを目的とする。

本発明に係る半導体装置は、第１制御電圧が印加される第１制御端子を備え前記第１制御電圧を変化させることにより導通状態と非導通状態との間で切り替る上側スイッチング素子と、前記上側スイッチング素子と直列接続されると共に第２制御電圧が印加される第２制御端子を備え前記第２制御電圧を変化させることにより導通状態と非導通状態との間で切り替る下側スイッチング素子と、前記第１制御電圧及び前記第２制御電圧の大きさを制御して前記上側スイッチング素子と前記下側スイッチング素子とを交互に導通させる制御部とを備え、前記制御部は、前記上側スイッチング素子が導通状態と非導通状態との間で切り替る時点の前後の切替期間において、前記第２制御電圧の絶対値を前記下側スイッチング素子の閾値電圧の絶対値よりも小さく基準電圧よりも大きい中間電圧となるように制御して前記第２制御端子に印加することを特徴とする。

本発明によれば、簡単な構成によりデッドタイムを小さくすることができる。

次に、本発明の実施の形態を、図面を参照して説明する。図１は、本発明の実施の形態が適用されるＤＣ−ＤＣコンバータの基本構成を示す回路図である。このＤＣ−ＤＣコンバータは、入力電圧Ｖｉｎが与えられる入力端子Ｎ０と基準電圧（０）が与えられる接地線ＧＮＤとの間に、上側スイッチング素子としてのｎ型ＭＯＳトランジスタＱ１と、このトランジスタＱ１にノードＮ１において直列接続された下側スイッチング素子としてのｎ型ＭＯＳトランジスタＱ２とを備えている。
ノードＮ１には、インダクタＬ１の一端が接続され、インダクタＬ１の他端は出力電圧Ｖｏｕｔを出力する出力端子Ｎ２とされている。なお、この出力端子Ｎ２と接地端子との間には、出力電圧Ｖｏｕｔを平滑化するための平滑化コンデンサＣ１が接続される。

トランジスタＱ１は、ゲートに与えられるゲート電圧Ｐ４の大きさを変化させることにより、非導通状態と導通状態との間で切り替えられる。トランジスタＱ２も、ゲートに与えられるゲート電圧Ｐ７の大きさを変化させることにより、非導通状態と導通状態との間で切り替えられる。ゲート電圧Ｐ４とＰ７の大きさは、制御部１００において制御される。制御部１００は、このゲート電圧Ｐ４及びＰ７を制御することにより、トランジスタＱ１、Ｑ２を交互に導通させる。

トランジスタＱ１が導通状態とされ、トランジスタＱ２が非導通状態とされる場合には、入力電圧Ｖｉｎに基づく電流Ｉが、トランジスタＱ１及びインダクタＬ１を介して負荷ＬＯＡＤに供給される（図２）。一方、トランジスタＱ１が非導通状態とされ、トランジスタＱ２が導通状態とされる場合には、インダクタＬ１に蓄積されたエネルギに基づく電流Ｉにより、負荷ＬＯＡＤを介してトランジスタＱ２に回生電流Ｉ（Ｑ２）が流れる（図３）。以後、図２、図３に示す状態が交互に繰り返されることにより、入力電圧Ｖｉｎが、異なる大きさの出力電圧Ｖｏｕｔに変換されて負荷ＬＯＡＤに出力される。

ｎ型ＭＯＳトランジスタＱ２は、通常のバイアス条件と同様に、ソース領域（Ｓ）とｐ型基板とが短絡されており、ｐ型基板からｎ型ドレイン領域（Ｄ）へ向かう方向を順方向とした寄生ダイオードＤ２をそれぞれ有する。寄生ダイオードＤ２が導通すると、リカバリ現象のためスイッチング速度が低下すると共に、電力損失も大きくなる。このため、トランジスタＱ２は、そのドレイン−ソース間電圧がダイオードＤ２の順方向電圧以上とならないような条件で用いられる。

なお、上側スイッチング素子であるトランジスタＱ１としては、ｐ型のＭＯＳトランジスタを用いてもよい。この場合、ソース、ドレインの電位関係、ゲート電圧の符号など、全て逆の関係となる。また、バイポーラトランジスタなど、下側スイッチング素子とは異なる構造の素子を用いてもよい。

トランジスタＱ１、Ｑ２が同時に導通すると、図４に示す貫通電流Ｉ´が流れ、電力損失が大きくなるとともに、トランジスタＱ１、Ｑ２の破壊を誘発する可能性もある。これを防止するため、従来は、図５に示すように、ゲート電圧Ｐ４、Ｐ７が同時に”Ｌ”レベルとなるデッドタイム（ｔ１〜ｔ２、ｔ３〜ｔ４）を適切な長さに設定し、突発的なノイズ等が生じてもトランジスタＱ１、Ｑ２が同時に導通することを回避していた。

一方、この実施の形態の制御部１００では、図６に示すように、ゲート電圧Ｐ４が”Ｌ”レベルと”Ｈ”レベルとの間で論理が切り替る時点（ｔ２、ｔ３）の前後の切替期間（ｔ１〜ｔＡ、ｔＢ〜ｔ４）において、ゲート電圧Ｐ７を中間電圧Ｖｍｅａｎに切り替える。この中間電圧Ｖｍｅａｎは、基準電圧すなわち”Ｌ”レベルよりも高く、トランジスタＱ２の閾値電圧Ｖｔｈ２よりも低い電圧である。好ましくは、ノイズ等の変動を考慮したマージンの分だけ、閾値電圧Ｖｔｈ２よりも低い電圧である。これにより、トランジスタＱ２は、ゲート電圧Ｐ４の論理の切り替り後直ちに導通状態と非導通状態との間で切り替ることができる。このため、デッドタイムの分、従来に比べ電力損失を低減することができる。その原理はＭＯＳトランジスタの特性に基づいており、以下において図７〜図１０を参照して詳細に説明される。

図７に示すように、ゲート電極に閾値電圧Ｖｔｈ２以上のゲート電圧Ｖｇを印加すると、ゲート電極直下のＰ−層表面にはＮチャネル層が形成され、ソース−ドレイン間が通電できる状態となる。Ｎチャネル層が形成される条件は、ソース−ゲート間電圧Ｖｇｓが閾値電圧Ｖｔｈ２以上となることであるが、トランジスタＱ２はソース側が接地されているので、ゲート電圧Ｖｇが閾値電圧Ｖｔｈ２以上となることがｎチャネル形成の条件となる。ゲート電圧Ｖｇが閾値電圧Ｖｔｈ２未満例えば零の場合、Ｎチャネル層は形成されず、ソース−ドレイン間に電圧を印加しても電流は流れない。

Ｎチャネル層が形成された状態で、ソース−ドレイン間に電圧Ｖｄｓを印加すると、ソース−ドレイン間に電流Ｉｄが流れる。ｎ型ＭＯＳトランジスタでは通常、ドレイン電位Ｖｄをソース電位Ｖｓよりも高くしてドレイン−ソース間に電流を流す（以下、この状態を順方向バイアスという）。ソース−ドレイン間電圧Ｖｄｓが大きくなると、ソース−ドレイン間電流Ｉｄもこれに略比例して増加するが（非飽和領域）、電圧ＶｄｓがＶｇより大きくなると、図８に示すように、ｎチャネル層がピンチオフし、電圧Ｖｄｓが増加しても電流Ｉｄはあまり増加しなくなる（飽和領域）。

上記とは逆に、ドレイン電位Ｖｄをソース電位Ｖｓよりも低くしても（以下、この状態を逆方向バイアスという）電流を流すことはでき、図１のトランジスタＱ２は、この条件で回生電流Ｉ（Ｑ２）を流している。ただし、逆方向バイアスの場合、ｎ型ＭＯＳトランジスタのゲート電極直下にｎチャネル層が形成される条件は、ソース−ゲート間電圧Ｖｇｓではなく、ドレイン−ゲート間電圧Ｖｇｄ（＝｜Ｖｇ｜＋｜Ｖｄ｜）により決定される。

このような順方向バイアス時と逆方向バイアス時とでｎチャネル層が形成される条件が相違するため、ドレイン−ソース間電圧Ｖｄｓと、ドレイン電流Ｉｄとの関係を示すグラフは、図１０のようになる。すなわち、ゲート電圧Ｖｇが閾値電圧（ここでは０．６Ｖとする）以上である場合には、ドレイン−ソース間電圧Ｖｄｓが正か負荷に拘わらず、ドレイン電流Ｉｄが流れる。図１０では、ゲート電圧Ｖｇが１．０Ｖの場合、１．５Ｖの場合、それ以上の場合のグラフが示されている。

ゲート電圧Ｖｇが０Ｖである場合には、ドレイン−ソース間電圧Ｖｄｓが正、すなわちドレイン側がソース側より高電位である場合（順方向バイアス）には、ドレイン電流Ｉｄは流れない。一方、ドレイン−ソース間電圧Ｖｄｓが負、すなわちドレイン側がソース側より低電位である場合（逆方向バイアス）にはＶｄｓが寄生ダイオードの順方向電圧以上となるとドレイン電流Ｉｄが流れはじめる。

ゲート電圧Ｖｇが、０より大きく閾値電圧より小さい電圧、例えば０．５Ｖ程度の中間電圧である場合には、Ｖｇが０Ｖである場合と同様、順方向バイアスではドレイン電流Ｉｄは流れない。これに対し、逆方向バイアスでは、図１０に示すように、ドレイン−ソース間電圧Ｖｄｓが−０．１Ｖ辺りからドレイン電流が流れはじめる。本発明では、この特性に注目し、図１のトランジスタＱ１のゲート電圧Ｐ４が”Ｌ”レベルと”Ｈ”レベルとの間で論理が切り替る時点の前後の切替期間において、このような閾値電圧より小さい中間電圧としてのゲート電圧Ｖｇ（０．５Ｖ程度、上記の中間電圧Ｖｍｅａｎ）を印加する。これにより、トランジスタＱ２は、ゲート電圧Ｐ４の論理の切り替り後直ちに導通状態と非導通状態との間で切り替ることができる。このため、デッドタイムの分、従来に比べ電力損失を低減することができる。

次に、本発明の第２の実施の形態を、図１１に基づいて説明する。図１１に示すように、ゲート電圧Ｐ４が”Ｈ”レベルから”Ｌ”レベルへ切り替る時点（ｔ３）の前後の切替期間（ｔＢ〜ｔ４）において、ゲート電圧Ｐ７を基準電圧から中間電圧Ｖｍｅａｎに切り替えるのは第１の実施の形態と同様である。ただし、 ゲート電圧Ｐ４が”Ｌ”レベルから”Ｈ”レベルへ切り替る時点（ｔ２）の前後の切替期間においては、ゲート電圧Ｐ７を中間電圧Ｖｍｅａｎではなく基準電圧としている点では、第１の実施の形態と異なっている。この構成は、第１の実施の形態よりも、実質的にデッドタイムが長くなる分電力損失は増えるが、トランジスタＱ１とＱ２が同時に導通し貫通電流が流れる可能性を一層小さくすることができる。

すなわち、ゲート電圧Ｐ４が”Ｌ”レベルから”Ｈ”レベルへ切り替る時点においてトランジスタＱ１が導通し、トランジスタＱ２が非導通とされると、トランジスタＱ２のドレイン（ノードＮ１）の電位が上昇する。トランジスタＱ２のドレイン−ゲート間には容量があるので、ノードＮ１の電位が上昇するとこの容量に充電電流が流れる。この場合、制御部１００の、トランジスタＱ２のゲートに接続された素子のオン抵抗が大きいと、この充電電流が流れる際にトランジスタＱ２のゲート電位が上昇して閾値電圧Ｖｔｈ２以上となり、トランジスタＱ２が導通して（誤ＯＮして）貫通電流が流れることになる。ゲート電位Ｑ２が第１の実施の形態のようにＶｍｅａｎまで上昇させられていると、誤ＯＮの可能性が高くなる。従って、誤ＯＮの可能性を低くしたい場合には、この第２の実施の形態が好適である。

次に、本発明の第３の実施の形態を、図１２Ａを参照して説明する。この実施の形態では、ゲート電圧Ｐ４が”Ｈ”からＬ”レベルに切り替ってトランジスタＱ１が非導通状態とされ（時刻ｔ３）、前述の切替期間（ｔＢ〜ｔ４）が経過した後も、ゲート電圧Ｐ７を”Ｈ”レベルまで上昇させず、中間電圧Ｖｍｅａｎのままに維持する点で、第１の実施の形態と異なっている。この形態でも、トランジスタＱ１が非導通状態の間トランジスタＱ２を導通状態に維持することができ、しかも第１の実施の形態と同様にトランジスタＱ２をトランジスタＱ１の非導通への切り替り後直ちに導通させることができる（図１０参照）。

次に、本発明の第４の実施の形態を、図１２Ｂを参照して説明する。この実施の形態は、ゲート電圧Ｐ４が”Ｌ”レベルで、トランジスタＱ１が非導通とされている間、ゲート電圧Ｐ７が入力電圧Ｖｉｎまで上昇せず中間電圧Ｖｍｅａｎに維持される点で第３の実施の形態と同様である。ただし、ゲート電圧Ｐ４が”Ｌ”から”Ｈ”レベルに立ち上がり（時刻ｔ２等）、トランジスタＱ１が導通するのに先立って、ゲート電圧Ｐ７を”Ｈ”から”Ｌ”に立ち下げる点で、第３の実施の形態と異なっている。この構成によれば、第２の実施の形態と同様に、誤ＯＮの可能性を低くすることができる。

次に、本発明の第５の実施の形態を、図１２Ｃを参照して説明する。この実施の形態では、ゲート電圧Ｐ７が常に中間電圧Ｖｍｅａｎのままに維持される点で、前述の実施の形態と異なっている。この形態でも、トランジスタＱ１が非導通状態の間トランジスタＱ２を導通状態に維持することができる。また、トランジスタＱ１が導通状態にある場合には、トランジスタＱ２を非導通状態にすることができる。トランジスタＱ１が導通状態にある場合には、ドレインの電位がソースの電位より高くなり（順方向バイアス）、従ってゲート電位Ｖｇが閾値電圧Ｖｔｈ２よりも低ければトランジスタＱ２は導通しないからである（図１０のＶｇ＝０．５のグラフ参照）。しかも第１の実施の形態と同様にトランジスタＱ２をトランジスタＱ１の非導通への切り替り後直ちに導通させることができる（図１０参照）。

次に、本発明の第６の実施の形態を、図１２Ｄを参照して説明する。この実施の形態は、ゲート電圧Ｐ４が”Ｈ”レベルで、トランジスタＱ１が導通状態とされている間、ゲート電圧Ｐ７を基準電圧まで下降させず中間電圧Ｖｍｅａｎに維持する点で上記の実施の形態と異なっている。トランジスタＱ１が導通状態の間は、トランジスタＱ２は順方向バイアスとなるので、中間電圧Ｖｍｅａｎをゲートに印加されてもトランジスタＱ２は非導通状態であるため、このような構成も可能である。この構成によれば、ゲート電圧Ｐ７の制御が簡略化でき、制御部１００の構成を簡単にすることができる。

次に、本発明の第７の実施の形態を図１３を参照して説明する。この実施の形態は、トランジスタＱ２の温度を検知するための温度センサ２００を備え、その検知結果が制御部１００にフィードバックされてゲート電圧Ｐ７の大きさの制御に利用される点において、前記の実施の形態と異なっている。
トランジスタＱ２の閾値電圧Ｖｔｈ２は温度依存性を有している場合が多い。電力損失を小さくするためには、中間電圧Ｖｍｅａｎの大きさをできるだけＶｔｈ２に近い値にするのが望ましいが、温度変化によりＶｔｈ２が下がった場合、ゲート電圧Ｐ７がそのままであるとトランジスタＱ２が誤って導通して、貫通電流が流れる可能性がある。これを防止するため、温度センサ２００により温度上昇が検知された場合、中間電圧Ｖｍｅａｎの値を温度上昇前より小さくする。これにより、トランジスタＱ２の誤ＯＮを防止しつつ、電力損失を最小限に抑えることができる。

次に、この制御部１００の具体的な構成例及び動作を、図１４〜図２１を参照して説明する。なお、図１４、１６、１８及び２０では、図１等と異なり、トランジスタＱ１をｐ型ＭＯＳトランジスタであるとして説明しているので、ゲート電圧Ｐ４が”Ｌ”レベルのときにトランジスタＱ１は導通し、ゲート電圧Ｐ４が”Ｈ”レベルのときトランジスタＱ１が非導通とされる。

図１４は、第１の実施の形態の動作を行う制御部１００の構成例を示している。
制御部１００は、トランジスタＱ１のゲートにゲート電圧Ｐ４を出力信号として出力するＣＭＯＳインバータＣ１を備えている。また、制御部１００は、トランジスタＱ２のゲートに出力するゲート電圧Ｐ７の大きさを切り替えるための切替回路Ｃ２を備えている。ＣＭＯＳインバータＣ１は、ｐ型ＭＯＳトランジスタＰＭ１とｎ型ＭＯＳトランジスタＮＭ１とを出力端子としてのドレインで接続し、両者のゲートに信号Ｐ３を共通に入力したものである。

また切替回路Ｃ２は、ｎ型ＭＯＳトランジスタＮＭ２と、ｎ型ＭＯＳトランジスタＮＭ３と、スイッチング素子ＳＷ１とを備えている。トランジスタＮＭ２のソースとトランジスタＮＭ３のドレインとが接続されてゲート電圧Ｐ７の出力端子とされている。トランジスタＮＭ２及びＮＭ３のゲートには、それぞれ信号Ｐ１０、Ｐ６が入力される。また、スイッチング素子ＳＷ１は、入力電圧Ｖｉｎが供給される端子Ｈと、中間電圧Ｖｍｅａｎに対応する電圧Ｖ２が供給される端子Ｌとのいずれかを選択的にトランジスタＮＭ２のドレインに接続するものである。ここでは、信号Ｐ５が”Ｈ”レベルの場合にトランジスタＮＭ２のドレインが端子Ｈに接続され、”Ｌ”レベルの場合にトランジスタＮＭ２のドレインが端子Ｌに接続されるものとする。なお、端子Ｌに供給される電圧Ｖ２は、参照電圧Ｖ１に基づいてバイアス回路１０５により生成される。

信号Ｐ１０は、信号Ｐ４が”Ｈ”レベルである期間と、その前後の所定の期間（切替期間）だけ”Ｈ”レベルとなる信号であり、一方、信号Ｐ６は、そのインバータ回路１２０による反転信号である。従って、トランジスタＮＭ２とＮＭ３とは交互に導通し、ゲート電圧Ｐ７は、基準電圧と、トランジスタＮＭ３のドレインに与えられる電圧（Ｖｉｎ又はＶ２）の間で切り替る。ＶｉｎとＶ２との間の切り替りは、信号Ｐ５に基づき、スイッチング素子ＳＷ１によって行われる。信号Ｐ５は、信号Ｐ４が”Ｈ”レベルである期間のうち、前述の切替期間を除く期間において”Ｈ”レベルとなる信号である。

信号Ｐ１０が”Ｌ”レベルから”Ｈ”レベルに切り替り、同時に信号Ｐ６が”Ｈ”レベルから”Ｌ”レベルに切り替ると、ゲート電圧Ｐ７は”Ｌ”レベルから電圧Ｖ２まで立ち上がる。その後、信号Ｐ５が前述の切替期間経過後”Ｌ”レベルから”Ｈ”レベルに立ち上がると、スイッチング素子ＳＷ１が端子Ｌから端子Ｈに切り替り、これにより、ゲート電圧Ｐ７は電圧Ｖ２からＶｉｎまで立ち上がる。次の切替期間において信号Ｐ５が”Ｈ”レベルから”Ｌ”レベルに立ち下がると、ゲート電圧Ｐ７は電圧ＶｉｎからＶ２まで立ち下がる。切替期間の経過後、信号Ｐ１０が”Ｈ”レベルから”Ｌ”レベルに切り替り、同時に信号Ｐ６が”Ｌ”レベルから”Ｈ”レベルに切り替ると、ゲート電圧Ｐ７は”Ｌ”レベルに立ち下がる。このようにして、図１５に示すようなゲート電圧Ｐ７が生成される。

制御部１００は、これらの信号Ｐ４、Ｐ５、Ｐ６、及びＰ７を前述のタイミングを有するように生成するため、パルス発生回路１０１、遅延回路１０２、１１４、１１５、１１６、位相合せ回路１１０、１１６、比較器１１２，１１３、インバータ回路１１１、１１７、１２０、ＯＲ回路１１９等を備えている。

パルス制御部１０１は、所定のパルス信号Ｐ０を所定の間隔で発生する回路である。遅延回路１０２は、このパルス信号Ｐ０を時間Ｔｄ０だけ遅延させた信号Ｐ１を出力する。この信号Ｐ１は位相合せ回路１１０に入力される。位相合せ回路１１０は、この信号Ｐ１と、遅延回路１１５からの遅延信号Ｐ１２の論理和信号としての信号Ｐ２を出力する。この信号Ｐ２のインバータ１１１による反転信号Ｐ３が、ＣＭＯＳインバータＣ１で更に反転されて、ゲート電圧Ｐ４が生成される。遅延回路１１５は、前述のゲート電圧Ｐ７と参照電圧発生回路１０４が出力する参照電圧Ｖ１との比較出力Ｐ１０を時間Ｔｄ２だけ遅延させた遅延信号Ｐ１２を生成するものである。

比較器１１２は、ゲート電圧Ｐ４と参照電圧発生回路１０４が発生する参照電圧Ｖ１とを比較して比較信号Ｐｃを出力する。遅延回路１１４は、この比較信号Ｐｃを所定時間遅延させた信号Ｐ１１を出力する。この信号Ｐ１１は、信号Ｐ１と共に位相合せ回路１１６に入力される。位相合せ回路１１６は、信号Ｐ１１の立ち上がりに同期して立下り、信号Ｐ１の立ち下がりに同期して立ち下がる信号Ｐ８を出力する。この信号Ｐ８をインバータ回路１１７で反転させて、前述の信号Ｐ５が、信号Ｐ４と所定のタイミングを有するように生成される。

この信号Ｐ５は、遅延回路１１８にも入力されて、信号Ｐ５を所定時間遅延させた遅延信号Ｐ９が生成される。そして、この信号Ｐ９とＰ１の論理和信号Ｐ１０がＯＲ回路１１９で生成される。この信号Ｐ１０をインバータ回路１２０で反転させた信号が、前述の信号Ｐ６である。
この図１４の構成例では、トランジスタＱ２のゲート電圧Ｐ７の論理の切り替りをモニタして生成した信号Ｐ１２を位相合せ回路１１０に入力してトランジスタＱ１のゲート電圧Ｐ４の切り替りタイミングを調整し、またトランジスタＱ１のゲート電圧Ｐ４をモニタして生成した信号Ｐ１１を位相合せ回路１１６に入力してトランジスタＱ２のゲート電圧Ｐ７の切り替りタイミングを調整している。これにより、３段階に電圧値が変化するゲート電圧Ｐ７の切り替りタイミングと、ゲート電圧Ｐ４の切り替りタイミングとを適正化することができる。

次に、本発明の第２の実施の形態（図１１）の動作を行う制御部１００の構成例及び動作を、図１６及び図１７を参照して説明する。ＣＭＯＳインバータＣ１、切替回路Ｃ２、パルス発生回路１０１、参照電圧回路１０４及びバイアス回路１０５の構成は、図１４と同様である。ただし、この図１６の構成例では、比較器、位相合せ回路等を省略し、代わりに遅延回路を１０２’、１２３と縦続接続し、これらの出力信号Ｐ１、Ｐ２’をＡＮＤ回路１２６、１２７、及びＯＲ回路１２８に入力することにより、信号Ｐ５、Ｐ６及びＰ３等を生成している。

また、図１１に示すようなＰ７の波形を生成するため、信号Ｐ１９を生成している。この信号Ｐ１９は、スイッチング素子ＳＷ１を切り替えるための信号である。信号Ｐ１９は、信号Ｐ１０が”Ｈ”から”Ｌ”に切り替るのと同時に”Ｌ”から”Ｈ”に切り替り、信号Ｐ１０が”Ｌ”から”Ｈ”に切り替った後、前述の切替期間を経過した時点で”Ｈ”から”Ｌ”に切り替る信号である。スイッチング素子ＳＷ１は、信号Ｐ１９が”Ｈ”レベルにある場合に、トランジスタＮＭ２のドレインを端子Ｈ（電圧Ｖｉｎ）に接続し、信号Ｐ１９が”Ｌ”レベルにある場合に、トランジスタＮＭ３のドレインを端子Ｌ（電圧Ｖ２）に接続する。

信号Ｐ３、Ｐ４、信号Ｐ５、Ｐ６及びＰ１９等を生成するための回路として、この図１６の構成例では遅延回路１０２’、１２３、ＡＮＤ回路１２６、１２７、及びＯＲ回路１２８が用いられている。
ＡＮＤ回路１２６は、パルス発生回路１０１で生成された信号Ｐ０と、これを遅延回路１０２’で時間Ｔｄ１だけ遅延させた信号Ｐ１との論理積信号Ｐ１８を出力する。この信号Ｐ１８が、インバータ回路１２９で反転されて信号Ｐ１０としてトランジスタＮＭ３のゲートに出力され、また、バッファ回路１３０を介して信号Ｐ６としてトランジスタＮＭ３のゲートに出力される。

ＡＮＤ回路１２７は、信号Ｐ１と、この信号Ｐ１を遅延回路１２３で時間Ｔｄ２だけ遅延させた遅延信号Ｐ２’の論理積信号Ｐ３を出力するものであり、この信号Ｐ３のＣＭＯＳインバータＣ１による反転信号が、信号Ｐ４とされる。信号Ｐ４は、パルス信号Ｐ０の立ち上がりの後、ほぼ時間Ｔｄ１＋Ｔｄ２だけ遅れて立ち下がる信号となる。すなわち信号Ｐ４は、信号Ｐ１０よりも時間Ｔｄ２の分だけ遅れて立ち上がる信号となる。これにより、トランジスタＱ１が非導通状態から導通状態に切り替り、トランジスタＱ２が逆に導通状態から非導通状態に切り替る際に、デッドタイムが確保されている。

信号Ｐ１９は、ＯＲ回路１２８により、信号Ｐ２’と信号Ｐ１８の論理和信号として生成される。このため、信号Ｐ１９は、信号Ｐ４よりも時間Ｔｄ２だけ早く立ち上がり、信号Ｐ６よりも時間Ｔｄ１＋ｔｄ２だけ遅れて立ち下がる信号となる。これにより、ゲート電圧Ｐ７は、トランジスタＱ１が導通状態から非導通状態に切り替る時点の前後において、トランジスタＱ２のゲートに電圧Ｖ２を供給する波形となる。

次に、本発明の第４の実施の形態（図１２Ｂ）の動作を行う制御部１００の構成例及び動作を、図１８及び図１９を参照して説明する。この第４の実施の形態では、ゲート電圧Ｐ７が電圧Ｖ２と基準電圧との間でしか変動しないため、前述の図１４や図１６と比べて制御部１００をシンプルな構造とすることができる。 すなわち、切替回路Ｃ２は、スイッチング素子ＳＷ１を有さず、トランジスタＮＭ２のドレインには電圧Ｖ２が定常的に印加されている。また、ＣＭＯＳインバータＣ１に入力される信号Ｐ３’は、遅延回路１０２’’で信号Ｐ０を時間Ｔｄだけ遅延させた信号であり、また、切替回路Ｃ２に入力される信号Ｐ１０及びＰ６は、信号Ｐ０と同タイミングで切り替る信号とされている。このため、ゲート電圧Ｐ７は、信号Ｐ１０が”Ｈ”の場合に電圧Ｖ２で、信号Ｐ１０が”Ｌ”の場合に基準電圧となる、信号Ｐ０とほぼ同期した信号となる。このため、図１９に示すような波形を有する信号Ｐ４、Ｐ７が得られる。なお、第３の実施の形態の動作（図１２Ａ）を行う制御部１００を構成するには、例えば図１８において、信号Ｐ０とＰ１の論理和信号を生成するＯＲ回路を設け、この論理和信号及びその反転信号を信号Ｐ１０、Ｐ６とすればよい。

以上、発明の実施の形態について説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、様々な追加、改変、置換等が可能である。例えば、上記の実施の形態では、ゲート電圧Ｐ４の論理の切り替りの時点の前後の切替期間において、ゲート電圧Ｐ７をステップ状に中間電圧Ｖｍｅａｎに切り替え、切替期間一定に維持するようにしていたが、図２０に示すように、基準電圧から徐々に中間電圧Ｖｍｅａｎに向かって所定の傾斜を持って上昇するように、又は中間電圧Ｖｍｅａｎから徐々に基準電圧に向かって所定の傾斜で下降するようにゲート電圧Ｐ７を制御することも可能である。

本発明の実施の形態が適用されるＤＣ−ＤＣコンバータの基本構成を示す回路図である。 図１に示すＤＣ−ＤＣコンバータの動作を説明する。 図１に示すＤＣ−ＤＣコンバータの動作を説明する。 図１に示すＤＣ−ＤＣコンバータの動作を説明する。 従来のＤＣ−ＤＣコンバータにおける制御部１００の動作を示す。 本発明の第１の実施の形態によるＤＣ−ＤＣコンバータの制御部１００の動作を示す。 本発明の実施の形態の原理を示す。 本発明の実施の形態の原理を示す。 本発明の実施の形態の原理を示す。 トランジスタＱ２等のｎ型ＭＯＳトランジスタにおける、ドレイン−ソース間電圧Ｖｄｓと、ドレイン電流Ｉｄとの関係を示すグラフである。 本発明の第２の実施の形態によるＤＣ−ＤＣコンバータの制御部１００の動作を示す。 本発明の第３の実施の形態によるＤＣ−ＤＣコンバータの制御部１００の動作を示す。 本発明の第４の実施の形態によるＤＣ−ＤＣコンバータの制御部１００の動作を示す。 本発明の第５の実施の形態によるＤＣ−ＤＣコンバータの制御部１００の動作を示す。 本発明の第６の実施の形態によるＤＣ−ＤＣコンバータの制御部１００の動作を示す。 本発明の第７の実施の形態によるＤＣ−ＤＣコンバータの基本構成を示す回路図である。 第１の実施の形態の動作を行う制御部１００の具体的な構成例を示す。 図１４に示す制御部１００の動作を示すタイミングチャートである。 第２の実施の形態の動作を行う制御部１００の具体的な構成例を示す。 図１６に示す制御部１００の動作を示すタイミングチャートである。 第４の実施の形態の動作を行う制御部１００の具体的な構成例を示す。 図１８に示す制御部１００の動作を示すタイミングチャートである。 本発明の実施の形態の変形例の１つを示す。

符号の説明

Ｑ１・・・ｎ型ＭＯＳトランジスタ、 Ｑ２・・・ｎ型ＭＯＳトランジスタ、 Ｌ１・・・インダクタ、 Ｃ１・・・コンデンサ、 Ｄ１、Ｄ２・・・ダイオード、 １００・・・制御部、 ２００・・・温度センサ。

Claims (6)

1. 第１制御電圧が印加される第１制御端子を備え前記第１制御電圧を変化させることにより導通状態と非導通状態との間で切り替る上側スイッチング素子と、
   前記上側スイッチング素子と直列接続されると共に第２制御電圧が印加される第２制御端子を備え前記第２制御電圧を変化させることにより導通状態と非導通状態との間で切り替る下側スイッチング素子と、
   前記第１制御電圧及び前記第２制御電圧の大きさを制御して前記上側スイッチング素子と前記下側スイッチング素子とを交互に導通させる制御部と
   を備え、
   前記制御部は、
   前記上側スイッチング素子が導通状態と非導通状態との間で切り替る時点の前後の切替期間において、前記第２制御電圧の絶対値を前記下側スイッチング素子の閾値電圧の絶対値よりも小さく基準電圧よりも大きい中間電圧となるように制御して前記第２制御端子に印加する
   ことを特徴とする半導体装置。
2. 前記下側スイッチング素子と並列に、前記接続点に向かう方向を順方向として接続されたダイオードを更に備えた請求項１記載の半導体装置。
3. 前記下側スイッチング素子はｎ型ＭＯＳトランジスタであり、前記ダイオードは、このｎ型ＭＯＳトランジスタの寄生ダイオードである請求項２記載の半導体装置。
4. 前記制御部は、前記上側スイッチング素子が導通状態から非導通状態に切り替る時点の前後の切替期間においては、前記第２制御電圧の絶対値を前記中間電圧となるように制御し、前記上側スイッチング素子が非導通状態から導通状態に切り替る時点の前後の切替期間においては、前記第２制御電圧の絶対値を前記基準電圧になるように制御する
   ことを特徴とする請求項１記載の半導体装置。
5. 前記制御部は、前記切替期間、及びその前後の期間において前記第２制御電圧の値を前記中間電圧に維持する請求項１記載の半導体装置。
6. 前記下側スイッチング素子の温度を検出する温度検出部を更に備え、
   前記制御部は、この温度検出部の検出出力に基づき、前記中間電圧の大きさを制御する請求項１記載の半導体装置。