JPS60257624A - 相補型ゲ−ト回路 - Google Patents

相補型ゲ−ト回路

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Publication number
JPS60257624A
JPS60257624A JP59114204A JP11420484A JPS60257624A JP S60257624 A JPS60257624 A JP S60257624A JP 59114204 A JP59114204 A JP 59114204A JP 11420484 A JP11420484 A JP 11420484A JP S60257624 A JPS60257624 A JP S60257624A
Authority
JP
Japan
Prior art keywords
fet
drain
gate
level
channel fet
Prior art date
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Pending
Application number
JP59114204A
Other languages
English (en)
Inventor
Toshio Oura
利雄 大浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
Priority to JP59114204A priority Critical patent/JPS60257624A/ja
Publication of JPS60257624A publication Critical patent/JPS60257624A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K17/00Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H03K17/6872Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors

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  • Electronic Switches (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明はFETを用いた相補型ゲート回路に関する。
〔従来技術〕
FETからなる従来の相補型ゲート回路を用いたダイナ
ミックラッチ回路の回路図を第1図に、またこの回路各
部の信号波形を第2図に示す。FETQlおよびQ、の
各ドレインの接続点における信号Cは、制御信号aおよ
び入力信号すの各状態に伴ってL”レベルから″Hルベ
ルまでの値をとる。そしてこの信号CによってFBT 
QsおよびQ4の状態が制御される。例えば信号Cのレ
ベルが上がりゲート・ソース間電圧力各FETのスレッ
ショルドレベルを越すとFET Qsは非導通(OFF
) から導通(ON)へ、一方FET Q、は導通から
非導通へと変化する。
これらFET Qsおよび電の導通状態によって出力信
号dのレベルが決定され第2図のような波形を示す。
ところでFET Q@ * Qaが同時に導通する期間
1.またはt、には、電源からFET Q4およびQ、
を通る貫通電流1が流れる。
一般にCMO8のLSIでは一つのシステムクロックを
共有する多数のダイナミックラッチ回路を使用している
ので、クロックあるいは入力信号の立ち−Fがり(ある
いは立ち下がり)のときに各ラッチ回路に同時に貫通電
流が流れる。その結果を源の電力が消耗されてしまうと
いう欠点を有していた。また貫通電流が流れるためにL
SIの電源配線インピーダンスおよびFETのソース抵
抗等による大きな電圧降下を生じ、この電圧降下による
ノイズが発生して回路の誤動作を起こすという欠点をも
有していた。
〔発明の目的〕
本発明の目的は上記欠点を除去し、複数のFETが同時
に導通したとき流れる貫通電流が小さい相補型ゲート回
路を提供することにある。
〔発明の構成〕
本発明に係る相補型ゲート回路は、第1のNチャンネル
型FETのソースと第1のPチャンネル型FETのソー
スを接続し、前記第1のN′fヤンネル型FETのドレ
インを第2のN′:I−ヤンネル型FETのゲートに接
続し、前記第1のPチャンネル型FETのドレインを第
2のPチャンネル型FETのゲートに接続し2、前記第
2のNチャンネル型FETのドレインと前記第2のPチ
ャンネル型FETのドレインを接続したことを特徴とす
る。
〔実施例〕
本発明の一実施例に係る相補型ゲート回路使用のダイナ
ミックラッチ回路の回路図を第6図に示す。Qn、Qy
はNチャンネル型FET 、 Qa + QsはPチャ
ンネル型FETであり、Vssは低電位の電源あるいは
GND、 Vccは高電位の電源である。FET Qa
押よびQaの各ソースを接続して入力端子lとし、FE
T QsのドレインはFET Qyのゲートに、FET
 QaのドレインはFET Qsのゲートにそれぞれ接
続されている。さらにFET Qyのソースは電源VS
Sに、F’ETQ、のソースは電源Vccに接続され、
FET Qy + Qaの各ドレインを接続して出力端
子2とする。またFET Qs −Qaの各ゲートにそ
れぞれ制御信号a、aが入力し、端子lからは入力信号
すが入力する。
従来例と異なりFET Qa ? Qaの各ドレイン出
力が接続されていないので、FET Q?のゲートには
信号C0が、FET Qaのゲートには信号C1が入力
する。そして出力信号dが端子2から出力される。これ
らの信号および貫通電流lのタイミング図を第4図に示
す。
以下回路内部の動作について説明する。
まず制御信号aiJ″−”H’レベルのときにはFET
 QBおよびQaはONとなり、さらにこの期間内に入
力信号すがILIレベルからH”レベルに立ち上がると
FET Qsのドレイン出力C1は1L輯レベルから立
ち上がるがIH″レベルまでには到らず、”H”レベル
よりレペ/l/ VN(−vTHN+△VTaN)だけ
落ちた電位となる。ここでVTHN はFET Qsの
設計段階でのスレッショルドレベル、△vTHNは本回
路内においてバックバイアスが加えられた時のFET 
QBのスレッショルドレベルの上昇分を表わす。一方F
ET Q、のドレイン出力C1はこのとき1H″レベル
まで立ち上がる。次に制御信号aが”L”レベルになる
とFETQ、およびQ、がOFFとなり、信号C,,C
,および出力信号dはそれぞれ保持される。そして入力
信号すが1H″レベルからlLルベルに変わった後再び
制御信号aが1H″レベルになると、FET Qs +
 QsがONするので信号”I * Ctは入力信号す
に引かれてレベルダクンする。その結果信号C1はIL
lレベルとなるが、信号CIは′Lルベルまで下がらず
、wLルベルよりレベルVp(−VTHp+△VTHり
)だけ高い電位トナル。レベルVNの場合と同様にここ
でVTHpおよび△VTHpはそれぞれFET Qaの
スレッショルドレベルおよびFET Qaのスレッショ
ルドレベルの上昇分を表わす。
すなわち信号C1およびC1のレベルはある範囲内に制
限され、その結果FET Qy + Qaが同時にON
となる期間t、またはt4は第4図に示されるように従
来例における期間t1.t!、Hり短いものとなる。従
って電源VCCからFET Qs = Q?を通って流
れる貫通電流iは従来例と比べて非常に小さいものにな
る。
貫通電流iが減少するのでそれに伴い回路のパワーダウ
ンも最小限にくい止めることかできる。さらにスイッチ
ングスピードが向上されることは言うまでもない。
第5図、第6図、第7図に本発明の他の実施例を示す。
第5図はスタティックラッチ、第6図はデータセレクタ
付のダイナミックラッチ、第7図はダイナミックDタイ
プフリップフロップの各回路図である。各図においてa
 e al* atはそれぞれ制御信号を表わす。
〔発明の効果〕
以上説明したように本発明によれば、貫通電流の大きさ
が小さくなるためLSIの電源配線インピーダンスおよ
びFETのソース抵抗等による電圧降下も減少してノイ
ズの発生を抑制でき、従って回路の誤動作を防止するこ
とができる。さらに貫通電流による電力の消耗を(い止
めるとともにスイッチングスピードが向上するという利
点が生じる。
このように本発明によるゲート回路は有用なものである
が、動作面に限らず回路の構造面においても次のような
利点がある。すなわち第1の実施例におけるFET 5
 、6の各ドレインを接続しないのでゲート回路の占有
面積を小さくでき、かつゲート回路への電源あるいはG
NDのメタル配線幅およびFETのソース電極の拡散層
幅を小さくすることができるので、その分チップサイズ
の小さい0MO8LSIを提供することができる。
【図面の簡単な説明】
第1図は従来例に係る相補型ゲート回路を用いたダイナ
ミックラッチ回路の回路図、第2図は第1図に示したラ
ッチ回路各部の信号波形図、第8図は本発明の一実施例
に係る相補型ゲート回路を用いたダイナミックランチ回
路の回路図、第4図は第8図に示したラッチ回路各部の
信号波形図。 第5図、第6図、第7図は本発明の他の実施例でそれぞ
れスタティックラッチ回路、データセレクタ付ダイナミ
ックラッチ回路、ダイナミックDタイプフリップフロッ
プの各回路図である。 Q1〜Qヨ・・・・・・FET。 ah8・・・・・・・・・制御信号。 b・・・・・・・・・・・・・・・入力信号。 C・・・・・・・・・・・・・・・FET Q+ −Q
tの出力信号。 C1・・・・・・・・・・・・・・・FET QBの出
力信号。 C2・・・・・・・・・・・・・・・FET Qsの出
力信号。 d・・・・・・・・・・・・・・・出力信号。 i・・・・・・・・・・・・・・・貫通電流。 特許出願人 日本電気株式会社 代 理 人 弁理士 内 原 音 第1図 第2図 第3図 第4図

Claims (1)

    【特許請求の範囲】
  1. 第1のNチャンネル型FET (電界効果トランジスタ
    )のソースと第1のPチャンネル型FETのソースを接
    続し、前記第1のNチャンネル型FETのドレインを第
    2のNチャンネル型FETのゲートに接続し、前記第1
    のPチャンネル型FETのドレインを第2のPチャンネ
    ル型FETのゲートに接続し、前記第2のNチャンネル
    型FETのドレインと前記第2のPチャンネル型FET
    のドレインを接続したことを特徴とする相補型ゲート回
    路。
JP59114204A 1984-06-04 1984-06-04 相補型ゲ−ト回路 Pending JPS60257624A (ja)

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JP59114204A JPS60257624A (ja) 1984-06-04 1984-06-04 相補型ゲ−ト回路

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JP59114204A JPS60257624A (ja) 1984-06-04 1984-06-04 相補型ゲ−ト回路

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JPS60257624A true JPS60257624A (ja) 1985-12-19

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ID=14631811

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Application Number Title Priority Date Filing Date
JP59114204A Pending JPS60257624A (ja) 1984-06-04 1984-06-04 相補型ゲ−ト回路

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JP (1) JPS60257624A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5583451A (en) * 1993-03-19 1996-12-10 Advanced Micro Devices, Inc. Polarity control circuit which may be used with a ground bounce limiting buffer
WO2010006826A1 (en) * 2008-07-17 2010-01-21 Audioasics A/S A controlled overlap driver circuit

Cited By (3)

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Publication number Priority date Publication date Assignee Title
US5583451A (en) * 1993-03-19 1996-12-10 Advanced Micro Devices, Inc. Polarity control circuit which may be used with a ground bounce limiting buffer
WO2010006826A1 (en) * 2008-07-17 2010-01-21 Audioasics A/S A controlled overlap driver circuit
US8542847B2 (en) 2008-07-17 2013-09-24 Analog Devices A/S Controlled overlap driver circuit

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