JP2004194450A

JP2004194450A - 電圧駆動型素子の駆動装置

Info

Publication number: JP2004194450A
Application number: JP2002360789A
Authority: JP
Inventors: Masateru Igarashi; 征輝五十嵐
Original assignee: Fuji Electric FA Components and Systems Co Ltd
Current assignee: Fuji Electric FA Components and Systems Co Ltd
Priority date: 2002-12-12
Filing date: 2002-12-12
Publication date: 2004-07-08

Abstract

【課題】上下アームを用いて変換回路を構成する場合、レベルシフト方式は駆動回路の発熱が増加し装置が大型になるという課題がある。パルストランス方式は正負非対称信号が伝達できないという課題がある。
【解決手段】上記課題を解決するため、上下アームを構成する電圧駆動型素子の駆動回路において、トランスの２次巻線の電圧を整流してオン信号を該電圧駆動型素子のゲートに与える手段と、ゲートの電荷を該トランスの２次巻線により放電してオフ信号を該電圧駆動型素子のゲートに与える手段とを兼備えたことを特徴とした電圧駆動型素子の駆動装置。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
この発明は，電圧駆動型半導体素子の駆動回路の構成方法に関する。特に異なる電位の半導体素子を高周波PWM制御する場合に制御回路からの伝送遅れ時間を小さくするための駆動回路の構成技術に関する。
【０００２】
【従来の技術】
図５に，電圧駆動型素子を上下アーム直列接続して構成した主回路に使用する従来のゲート駆動回路例を示す。図5は、先行技術文献「特開平7-250485：ハ゜ワーテ゛ハ゛イスの制御装置およびヂ[タの駆動制御装置」に記された回路を一部簡略化して記載した回路図である。この構成は上アームと下アームのオンオフ信号を絶縁せずに構成した従来回路例である。
下アーム用の駆動電源9と上アーム用の駆動電源17を備え，上アーム用MOSFET2と下アーム用MOSFET3のゲートには各々MOSFET21と22或いはMOSFET13と14から構成されたコンプリメンタリー回路が接続されている。さらに，PWM信号はパルス分配10に入力され，パルス分配10の一つの出力Aはバッファ12を介してMOSFET13と14のゲートに，パルス分配10のもう一方の出力Bはパルス分配11を介してレベルシフト用MOSFET15，16のゲートに，MOSFET15，16のドレインはフリップフロップ20の入力および抵抗18，19を介して上アーム用の駆動電源17に，フリップフロップ20の出力はMOSFET21と22のゲートに、各々接続されている。
【０００３】
この回路の動作を図６に示す。ＰＷＭ信号はパルス分配10でデッドタイムDTが付加され、信号A，Bとなる。信号Aはバッファ12とMOSFET13，14を介してMOSFET3のゲート信号となる。信号Bはパルス分配11で信号CとDになり，MOSFET15，16と抵抗18，19でレベルシフトされてフリップフロップ20の入力信号となる。フリップフロップ20の入力Rにレベルシフトされた信号Cが入るとフリップフロップ20の出力Fが「H」となりMOSFET21，22を介してMOSFETのゲート信号Gをオンレベルとする。次にフリップフロップ20の入力Sにレベルシフトされた信号Dが入るとフリップフロップ20の出力Fが「L」となり、MOSFET21，22を介してMOSFETのゲート信号Gをオフレベルとする。
【０００４】
【発明が解決しようとする課題】
図5に示した従来回路の場合、レベルシフトされた信号を主回路電圧で異なる電位に伝達するため，数100nsの伝送遅れが生じる。これは，MOSFET15，16の電流容量に依存するためである。例えばMOSFETに主回路電圧の400V電圧を印加した状態で1mAの電流をデューティ0.1期間流すと0.04Wの消費電力がMOSFET15,16で発生する。フリップフロップ20などの入力部には数100pFの入力容量があり，MOSFET15,16を通電する電流1mAで充電すると，伝送遅れt＝CV/Ｉ＝数100ｐF×5V／1mA＝数100nsが生じる。
【０００５】
500kHz以上の高周波で動作させるためには，デッドタイムを数10ns以下の時間に短縮しなければならないが，レベルシフト回路で実現させるにはMOSFET15,16の電流を10倍以上大きくしなければならない。しかしこの方法ではMOSFET15,16に数100mW以上の損失が発生し、IC回路で構成することが難しくなる。また，IC回路自体が大型化し高価になるといった課題がある。
従来のゲート駆動回路として，高速で伝送することができるトランスを用いた回路を図７に示す。この回路は，先行技術文献「特開平9-140163：アーム短絡抑制回路を備えた２石式ハーフブリッジ形レギュレーラ」に記された回路を一部変更して記載したものである。トランス26の一次巻線26aにはパルス発生源50が接続され、二次巻線26bには抵抗27とダイオード28の並列回路を介してMOSFET2のゲートが，ニ次巻線26cには抵抗29とダイオード30の並列回路を介してMOSFET3のゲートが、各々接続されている。
【０００６】
この回路の動作を図８に示す。パルス発生源50が発するPWM信号によりトランス26の1次巻線26aが駆動されると、二次巻線26bと26cには極性が反対の交流電圧が発生し、MOSFET2，3のゲート信号VG2，VG3となる。この回路の場合、ターンオン時には抵抗27，29で信号の立ち上がりを遅らせ，ターンオフ時にはダイオード28，30で立下りを早めることにより，MOSFET2，3のゲートの閾値電圧Vth2，Vth3に到達する時間に差を設け、デッドタイムDTとして利用している。
しかし，この回路の場合，デューティ0.5以外ではトランスの正負の電圧が違い使用できない。つまり正負が非対称なPWM動作をする回路では高周波トランスが磁気飽和を起こし使用できないといった課題がある。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、請求項１と２においては、2個のトランス１次巻線駆動電源と，該２個の駆動電源を直列または単体で該トランス１次巻線を選択励磁する回路と，該トランス2次巻線の電圧値が所定値よりも大きいときには電力をゲートに伝達する回路とを備え，該電圧駆動型素子をターンオンおよびターンオフさせるときには該トランス２次巻線の発生電圧を前記選択励磁する回路で大きくし、電力を伝達する回路を介して該電圧駆動型素子のゲート・ソース間を充電または放電し，オン状態またはオフ状態を維持するときには該トランス２次巻線の発生電圧を選択励磁する回路で小さくし、トランスの励磁のみ行うように動作させる。
【０００８】
また、請求項３においては、高周波トランスの2次巻線を複数個設け、各々のトランス２次巻線の電圧を整流してオン信号を該電圧駆動型素子のゲートに与える手段と、ゲートの電荷を該各々のトランス２次巻線により放電してオフ信号を該電圧駆動型素子のゲートに与える手段とを兼備え、さらに該トランス２次巻線の各々の電圧極性が上下アーム逆極性となるように構成する。
【０００９】
【発明の実施の形態】
図１に本発明の請求項１，２に基づいた実施例として、上下アーム直列接続されたMOSFETの中で、上アームMOSFET用ゲート駆動回路のみに本発明を適用した実施例を示す。この回路構成は、図５の上アームMOSFET用ゲート駆動回路に代わり，トランス36を設け，電源31と32の直列回路の正極をMOSFET35を介してトランス36の一次巻線36aと36bの接続点（中性点）に，電源31と32の直列接続点をMOSFET41を介してトランス1次巻線の中性点に，一次巻線36aの他端をMOSFET33のドレインに，一次巻線36bの他端をMOSFET34のドレインに，二次巻線36cを定電圧ダイオード37と38の逆直列接続回路を介してMOSFET2のゲートに，抵抗39をMOSFET2のゲートとソース間に、各々接続した構成である。
【００１０】
図２に図1の動作波形を示す。パルス分配10の出力信号Bは，パルス分配40に入力され、パルス分配40で信号K，L，Pを出力する。信号LでMOSFET34を，信号PでMOSFET35をオンさせると，電源31と32を足した電圧がMOSFET35→トランス36の一次巻線中性点→MOSFET34の経路で一次巻線36bに印加される。この結果、二次巻線36cには定電圧ダイオード37のツェナー電圧を超えた電圧が発生し，二次巻線36c→定電圧ダイオード37→定電圧ダイオード38→MOSFET2のゲートの経路でMOSFET2のゲート・ソース間を充電する。
次にMOSFET35，34をオフ、MOSFET41をオンとすると，トランス36の励磁インダクタンスに蓄えられたエネルギーは，トランス36の一次巻線36a→MOSFET41→電源31→MOSFET33の寄生ダイオード33dの経路で電源31に回生する。このとき，電源31の電圧を定電圧ダイオード38の電圧（巻数比倍の値）以下とすることで，定電圧ダイオード38は導通せず，MOSFET2のゲート電圧VG2の電圧は保持される。この動作を繰り返すことにより、長いオン信号を二次側に伝えることができる。
次にオフさせる場合には，信号KでMOSFET33をオンすると同時に信号Ｋを信号Ｐにも重畳させてMOSFET35もオンさせる。すると，電源31と32の電圧を足した電圧がMOSFET35→トランス36一次巻線36a→MOSFET34の経路で一次巻線36aに印加される。この結果、二次巻線36cに定電圧ダイオード38のツェナー電圧を超えた電圧が発生し，二次巻線36c→MOSFET2のソース→MOSFET2のゲート→定電圧ダイオード38→定電圧ダイオード37の経路でMOSFET2のゲート・ソース間を放電する。
次にMOSFET35，33をオフし、MOSFET41をオンすると，トランス36の励磁インダクタンスに蓄えられたエネルギーは，トランス36の一次巻線36b→MOSFET41→電源31→MOSFET34の寄生ダイオード34dの経路で電源31に回生する。このとき，電源31の電圧を定電圧ダイオード37の電圧（巻数比倍の値）以下とすることで，定電圧ダイオード37は導通せず，MOSFET2のゲート・ソース間は充電されない。このような回路とすることにより，高速伝送が可能なトランスを用いオンオフのパルス幅が違うPWM信号をゲート・ソース間に伝達することができる。
高周波トランスは電位が違う回路に数nsで電力を伝送できるため，500kHz以上で動作する高周波電源にも適用することがでる。また，レベルシフト回路のように高電圧で電流を流す回路が不要で、大きな発熱部品もなくなり、回路が小形化される。
【００１１】
図３に本発明の請求項３に基づいた実施例を示す。図３の回路は，図１の回路構成において、下アームのゲート駆動回路をトランス36に二次巻線36dを設け，二次巻線36dは定電圧ダイオード42と43の逆直列接続回路を介してMOSFET3のゲートに，MOSFET3のゲートとソース間には抵抗44を、各々接続して構成されている。
この回路の動作を図４に示す。PWM信号は，パルス分配45で信号M，N，Oに分配される。信号N，OでMOSFET34と35をオンさせると，電源31と32を足した電圧がMOSFET35→トランス36の一次巻線36b→MOSFET34の経路で一次巻線36bに印加され、二次巻線36cに定電圧ダイオード37のツェナー電圧を超えた電圧が発生し，二次巻線36c→定電圧ダイオード37→定電圧ダイオード38→MOSFET2のゲートの経路でMOSFET2のゲート・ソース間を充電する。
二次巻線36dには定電圧ダイオード43のツェナー電圧を超えた電圧が発生し，二次巻線36d→MOSFET3のソース→MOSFET3のゲート→定電圧ダイオード43→定電圧ダイオード42の経路でMOSFET3のゲート・ソース間を放電する。次にMOSFET35，34をオフしMOSFET41をオンすると，トランス36の励磁インダクタンスに蓄えられたエネルギーは，トランス36の一次巻線36a→MOSFET41→電源31→MOSFET33の寄生ダイオード33dの経路で電源31に回生する。このとき，電源31の電圧を定電圧ダイオード38，42のツェナー電圧（巻数比倍の値）以下とすることにより，定電圧ダイオード38，42は導通せず，MOSFET2，3のゲート・ソース間の電圧は保持される。
次に、信号M，OでMOSFET33，35をオンさせると，電源31と32を足した電圧がMOSFET35→トランス36の一次巻線36a→MOSFET33の経路で一次巻線36aに印加される。すると二次巻線36cに定電圧ダイオード38を超えた電圧が発生し，二次巻線36c→MOSFET2のソース→MOSFET2のゲート→定電圧ダイオード38→定電圧ダイオード37の経路でゲート・ソース間を放電する。
また、二次巻線36dには定電圧ダイオード42のツェナー電圧を超えた電圧が発生し，二次巻線36d→定電圧ダイオード42→定電圧ダイオード43→MOSFET3のゲートの経路でMOSFET3のゲート・ソース間を充電する。次にMOSFET35，33をオフし、MOSFET41をオンすると，トランス36の励磁インダクタンスに蓄えられたエネルギーは，トランス36の一次巻線36b→MOSFET41→電源31→MOSFET34の寄生ダイオード34dの経路で電源31に回生する。このとき，電源31の電圧を定電圧ダイオード37，43の電圧（巻数比倍の値）以下とすることにより，定電圧ダイオード37，43は導通せず，MOSFET2，3のゲート・ソース間電圧は保持される。
この回路の場合，定電圧ダイオード38，43の値を定電圧ダイオード37，42の値より小さくすることにより、ゲート・ソース間の放電時間が充電時間より短くなり、時間差を設けることができデッドタイムDTとして利用することができる。従って、この回路の場合、第１の実施例で必要であったデッドタイムDTを合成するパルス分配回路10が不要となり、回路をより簡素化できる。
【００１２】
【発明の効果】
従来の回路構成では500kHz以上で動作し高圧の電位にある素子を駆動するためにはレベルシフトするMOSFETの発生損失を大きくしなければならず，IC化する場合にはICが10倍以上に大型化するといった不具合があったが、本発明を用いることにより，高速伝達が可能なトランスで信号と駆動電力を高速で伝達でき，レベルシフト回路のように高電圧で電流を流す回路も不要で、大きな発熱部品をなくすることができるため、装置の小形化が達成できる。
また，請求項３の発明を用いることにより従来必要であったデットタイムを合成するパルス分配回路が不要となり、一層回路が簡素化され、低コスト化が実現できる。
【図面の簡単な説明】
【図１】図1は、本発明の請求項１と２の基づいた実施例を示す回路図である。
【図２】図2は、図１の動作波形図である。
【図３】図3は、本発明の請求項３に基づいた実施例を示す回路図である。
【図４】図4は、図3の動作波形図である。
【図５】図5は、従来の第1の実施例を示す回路図である。
【図６】図6は、図5の動作波形図である。
【図７】図7は、従来の第2の実施例を示す回路図である。
【図８】図8は、図7の動作波形図である。
【符号の説明】
9，17，31，32・・・電源
2，3，21，13，15，16，23，24，33，34，35，41・・・MOSFET
14，22・・・MOSFET
26，36・・・トランス 2d，3d，28，30，33d，34d・・・ダイオード
37，38，42，43：定電圧ダイオード
10，11，40，45：ハ゜ルス分配回路 12・・・バッファ
20・・・フリップフロップ 18，19，27，29，39，44・・・抵抗
46・・・notゲート 50・・・パルス発生源

Claims

上下アームを構成する電圧駆動型素子の駆動装置において，トランスの2次巻線の電圧を整流してオン信号を該電圧駆動型素子のゲートに与える手段と、ゲートの電荷を該トランスの２次巻線により放電してオフ信号を該電圧駆動型素子のゲートに与える手段とを兼備えたことを特徴とした電圧駆動型素子の駆動装置。
請求項1に記載の駆動装置において，2個のトランス１次巻線駆動電源と，該２個の駆動電源を直列または単体で該トランス１次巻線を選択励磁する回路と，該トランス2次巻線の電圧値が所定値よりも大きなときには電力をゲートに伝達する回路とを備え，該電圧駆動型素子をターンオンおよびターンオフさせるときには該トランス２次巻線の発生電圧を前記選択励磁する回路で大きくし、電力を伝達する回路を介して該電圧駆動型素子のゲートの電荷を充電または放電し，オン状態またはオフ状態を維持するときには該トランス２次巻線の発生電圧を選択励磁する回路で小さくし、トランスの励磁のみ行うように動作させたことを特徴とする電圧駆動型素子の駆動装置。
請求項1，2の請求項に示す駆動装置において，トランスの2次巻線を複数個設け、各々のトランス２次巻線の電圧を整流してオン信号を該電圧駆動型素子のゲートに与える手段と、ゲートの電荷を該各々のトランスの２次巻線により放電してオフ信号を該電圧駆動型素子のゲートに与える手段とを兼備え、さらに該トランス２次巻線の各々の電圧極性が上下アーム逆極性となるように構成したことを特徴とする電圧駆動型素子の駆動装置。