JP2012170244A - 半導体スイッチング素子の駆動回路 - Google Patents

Abstract

【課題】駆動電圧の印加に制限があるスイッチング素子を、アイソレーションを図りつつ高速にスイッチングできる半導体スイッチング素子の駆動回路を提供する。
【解決手段】駆動回路２を構成するトランスＴｒの二次巻線Ｎ２側のＦＥＴ１を含む電流経路５に、互いに逆方向に挿入されるＦＥＴ＿Ｓg1，Ｓg2を備え、トランスの一次巻線にはＨブリッジ回路４により発生させた交流電流を供給する。ＦＥＴ＿Ｓg1は、交流電圧Ｖ＿Ｎ２が一方の極性となり自身のゲートに印加される電圧が閾値を超えるとターンオンし、ＦＥＴ１のゲートに充電電流を流してターンオンさせる。また、ＦＥＴ＿Ｓg2は、交流電圧Ｖ＿Ｎ２が他方の極性となり自身のゲートに印加される電圧が閾値を超えるとターンオンし、ＦＥＴ１のゲートから放電電流を流してターンオフさせる。
【選択図】図１

Description

本発明は、制御端子に印加する駆動電圧に制限がある駆動対象スイッチング素子を駆動するための駆動回路に関する。

例えばインバータ等のブリッジ回路は、パワーＭＯＳＦＥＴやＩＧＢＴ等の複数のパワーデバイス（半導体スイッチング素子）により構成されている。そして、これらのパワーデバイスを駆動する場合、ハイサイドとローサイドではソース電位が異なるため、どちらかに対応するゲート駆動回路にはアイソレーションが必要となる。一般には、信号線にフォトカプラを介すことで電気的に絶縁し、ゲート駆動回路の電源をフローティング電源にすることでアイソレーションを実現している。

また、ゲート駆動回路にパルストランスを用いることで、ゲート信号と駆動回路との絶縁を一括して行う場合がある。例えば特許文献１には、２つのゲート駆動用電源とツェナーダイオードを用いて、一般的なパルストランスを使用した構成では対応できないＰＷＭ制御（正負非対象信号制御）への対応も可能とした構成が開示されている。

特開２００４−１９４４５０号公報（図１等参照）

ところで、例えばパワーＭＯＳＦＥＴ等のパワー系スイッチング素子については、動作時の安全性を確保するためノーマリーオフとなるように駆動制御することが求められている。シリコン系のＭＯＳＦＥＴに比較すると大幅に低損失化が可能な次世代デバイスである、ＳｉＣ（炭化ケイ素）−Ｊ（ジャンクション）ＦＥＴやＧａＮ（窒化ガリウム）−ＦＥＴではノーマリーオフを実現することができる。しかしながら、これらのＦＥＴはＳｉのパワーＭＯＳＦＥＴがゲートに１０〜２０Ｖの電圧を印加できるのに対し、数Ｖ（例えば、２〜３Ｖ程度）しか電圧をかけられないものが多い。そのようなデバイスでは高い電圧で駆動することができず、その結果高速にスイッチングさせることが難しい。

上記のようなパワーデバイスを用いてブリッジ回路を構成する際に、特許文献１を適用することを想定すると、パルストランスの二次側の電圧はツェナーダイオードのツェナー電圧によって規定されるため、ゲート電圧を低く設定することに限界があり、適用が困難である。また、パルストランスの一次側に２つのゲート駆動用電源が必要となるので、一般的な駆動回路よりもコストが上昇することが問題となる。

本発明は上記事情に鑑みてなされたものであり、その目的は、駆動電圧の印加に制限があるスイッチング素子を、アイソレーションを図りつつ高速にスイッチングできる半導体スイッチング素子の駆動回路を提供することにある。

請求項１記載の半導体スイッチング素子の駆動回路によれば、トランスの二次巻線側において、駆動対象スイッチング素子を含む電流経路に、互いに逆方向に挿入される第１スイッチング素子，並びに第２スイッチング素子を備え、トランスの一次巻線には、交流電流発生手段により発生させた交流電流を供給する。すると、二次巻線に交流電圧が誘起され、第１スイッチング素子は、前記交流電圧が一方の極性となり自身の制御端子に印加される電圧が閾値を跨いで変化すると導通状態が変化し、第２スイッチング素子は、前記交流電圧が他方の極性となり自身の制御端子に印加される電圧が閾値を跨いで変化すると導通状態が変化する。

第１スイッチング素子がターンオンした場合は、第２スイッチング素子に並列接続されているダイオードを介して二次巻線側の電流経路に電流が流れ、逆に第２スイッチング素子がターンオンした場合は、第１スイッチング素子に並列接続されているダイオードを介して前記電流経路に電流が流れる。そして、第１，第２スイッチング素子の一方がターンオンした場合は、駆動対象スイッチング素子の制御端子（以下、駆動制御端子と称す）を充電する方向に電流が流れ、他方がターンオンした場合は、駆動制御端子を放電する方向に電流が流れる。この場合、第１及び第２スイッチング素子の何れかがターンオンすることで、電流経路の電流が駆動対象スイッチング素子をターンオンさせる方向に流れると、駆動制御端子−電位基準出力端子間の電圧が変化することに連動して、第１及び第２スイッチング素子の内ターンオン状態にあるものがターンオフに転じ、駆動制御端子の電位をクランプする。尚、「電位基準出力端子」とは、制御端子に電圧を印加して電圧駆動型のスイッチング素子をターンオンさせる際に、上記印加電圧の電位基準となる出力端子を言うものとする（例えば、ＭＯＳＦＥＴであればソースとなる）。

すなわち、トランスの二次側に誘起される電圧によって第１及び第２スイッチング素子を排他的にターンオンさせて、駆動制御端子を充電又は放電させる電流経路を形成することができる。そして、駆動対象スイッチング素子をターンオンさせる際には、駆動制御端子の電位が変化することに連動して、第１及び第２スイッチング素子の内ターンオン状態にあるものがターンオフに転じることで、特許文献１のようにツェナーダイオードを使用することなく、より低い電圧で駆動制御端子の電位をクランプすることができる。

請求項２記載の半導体スイッチング素子の駆動回路によれば、駆動用電源の電圧と、トランスの巻数比とを、二次巻線に発生する最大電圧が、駆動制御端子−電位基準出力端子間に印加するターンオン電圧と、第１及び第２スイッチング素子の閾値電圧と、第１及び第２スイッチング素子に並列接続されているダイオードの順方向電圧との和になるように設定する。したがって、第１，第２スイッチング素子の何れかがターンオンした状態で、駆動対象スイッチング素子をターンオンさせる駆動制御端子の電圧が所期の値となるように調整できる。

請求項３記載の半導体スイッチング素子の駆動回路によれば、第１スイッチング素子を、二次巻線の一端側と駆動制御端子との間に挿入し、第２スイッチング素子を、二次巻線の他端側と駆動対象スイッチング素子の電位基準出力端子との間に挿入する。したがって、二次巻線側における交流電圧の極性変化に伴い第１，第２スイッチング素子の制御端子−電位基準出力端子間の電圧が変化することでそれぞれが交互にオンして、駆動制御端子を充電させる電流と、放電させる電流とを流すことができる。

この場合、請求項４記載の半導体スイッチング素子の駆動回路によれば、第１及び第２スイッチング素子をＮチャネルＭＯＳＦＥＴで構成する。すると、二次巻線に出力される電圧が一方の極性になる期間に、第１スイッチング素子のゲート−ソース間電圧Ｖgsが閾値電圧を超えれば、第１スイッチング素子がターンオンして駆動制御端子を充電する。その充電に伴い駆動制御端子−電位基準出力端子間の電圧が上昇すると、連動して上記ゲート−ソース間電圧Ｖgsが低下するので、第１スイッチング素子がターンオフして充電が停止する。

一方、二次巻線に出力される電圧が他方の極性になる期間に、第２スイッチング素子のゲート−ソース間電圧Ｖgsが閾値電圧を超えれば、第２スイッチング素子がターンオンして駆動制御端子を放電する。その放電に伴い駆動制御端子−電位基準出力端子間の電圧が低下すると、連動して上記ゲート−ソース間電圧Ｖgsが低下するので、第２スイッチング素子がターンオフして放電が停止する。したがって、充電により駆動制御端子の電位を上昇させる場合と、放電により駆動制御端子の電位を上昇させる場合との何れについても、電圧をクランプすることができる。

また、請求項５記載の半導体スイッチング素子の駆動回路によれば、第１及び第２スイッチング素子をＰチャネルＭＯＳＦＥＴで構成する。この場合は、二次巻線に出力される電圧が一方の極性になる期間は第２スイッチング素子がターンオンして駆動制御端子を充電し、二次巻線に出力される電圧が他方の極性になる期間は第１スイッチング素子がターンオンして駆動制御端子を放電する。したがって、請求項４と同様の効果が得られる。

請求項６記載の半導体スイッチング素子の駆動回路によれば、第１及び第２スイッチング素子を、二次巻線の一端側と駆動制御端子との間に直列に挿入する。この場合も、二次巻線側における交流電圧の極性変化に伴い第１，第２スイッチング素子が交互にオンして、駆動制御端子を充電させる電流と、放電させる電流とを流すことができる。

そして、請求項７記載の半導体スイッチング素子の駆動回路によれば、第１及び第２スイッチング素子をＮチャネルＭＯＳＦＥＴで構成する。この場合、第１スイッチング素子の作用は請求項４と同様になるが、第２スイッチング素子のゲート−ソース間電圧Ｖgsは、二次巻線に発生する電圧の逆相となる。したがって、第２スイッチング素子のゲート−ソース間に高い電圧をかけ続けることとなり、駆動制御端子を放電させる抵抗成分が請求項４の場合よりも小さくなり、その分だけ駆動対象スイッチング素子のスイッチングが高速になる。また、抵抗素子を１つだけ用いて電流経路を構成できる。

また、請求項８記載の半導体スイッチング素子の駆動回路によれば、第１及び第２スイッチング素子をＰチャネルＭＯＳＦＥＴで構成する。この場合も、二次巻線に出力される電圧が一方の極性になる期間は第２スイッチング素子がターンオンして駆動制御端子を充電し、二次巻線に出力される電圧が他方の極性になる期間は第１スイッチング素子がターンオンして駆動制御端子を放電する。したがって、請求項７と同様の効果が得られる。

請求項９記載の半導体スイッチング素子の駆動回路によれば、交流電流発生手段を、４つのスイッチング素子で構成されるＨブリッジ回路と、それら４つのスイッチング素子によるスイッチングを制御する制御回路とで構成する。したがって、Ｈブリッジ回路を介してトランスの一次巻線に交流電流を発生させることができる。

第１実施例であり、駆動回路の電気的構成を示す図 駆動回路の動作を示す各信号のタイミングチャート ターンオン時の電流経路を示す図 ターンオフ時の電流経路を示す図 第２実施例を示す図１相当図 図２相当図 図３相当図 図４相当図 第３実施例であり、（ａ）は図１相当図、（ｂ）は図５相当図

（第１実施例）
以下、第１実施例について図１ないし図４を参照して説明する。図１は、例えばＮチャネルＦＥＴを駆動するための駆動回路を示す。尚、ＮチャネルＦＥＴ１については、ＦＥＴをＭＯＳ構造に限定する意図ではないが、図中では便宜上ＭＯＳＦＥＴのシンボルで図示している。ＮチャネルＦＥＴ１（駆動対象スイッチング素子）は、例えばインバータ回路のようなブリッジ回路においてハイサイド（上アーム）に配置されているもので、駆動回路２は、ＮチャネルＦＥＴ１のゲート−ソース間に接続されている。駆動回路２は、ゲート駆動用電源３により供給される電源ＶＧに基づいて、ＮチャネルＭＯＳＦＥＴ２のゲート（制御端子），ソース（電位基準出力端子）間に駆動電圧を印加して、前記ゲートに充放電電流を供給する。尚、図１に示すスイッチのシンボルとダイオードとの並列回路は、実体としては例えばＮチャネルＭＯＳＦＥＴ（ダイオードは寄生ダイオード）であるが、説明を簡単にするため上記のシンボルで示している。

ゲート駆動用電源３には、スイッチＳ１及びＳ２（通電用スイッチング素子）の直列回路と、スイッチＳ３及びＳ４（通電用スイッチング素子）の直列回路とが並列に接続されており、これらはＨブリッジ回路（交流電流発生手段）４を構成している。そして、スイッチＳ１及びＳ２の共通接続点とスイッチＳ３及びＳ４の共通接続点との間には、トランスＴｒ１の一次巻線Ｎ１が接続されている。スイッチＳ１〜Ｓ４のスイッチング制御は、図示しない制御回路によって行われる。

トランスＴｒ１の二次巻線Ｎ２の一端は、抵抗素子Ｒg1，ＮチャネルＭＯＳＦＥＴ＿Ｓg1（第１スイッチング素子）のドレイン−ソースを介してＮチャネルＦＥＴ１のゲートに接続されている。ＮチャネルＭＯＳＦＥＴ＿Ｓg1のゲートは、二次巻線Ｎ２の一端に接続されている。また、二次巻線Ｎ２の他端は、抵抗素子Ｒg2，ＮチャネルＭＯＳＦＥＴ＿Ｓg2（第２スイッチング素子）のドレイン−ソースを介してＮチャネルＦＥＴ１のソース（に接続されている。ＮチャネルＭＯＳＦＥＴ＿Ｓg2のゲートは、二次巻線Ｎ２の他端に接続されている。
すなわち、二次巻線Ｎ２側には、抵抗素子Ｒg1，ＮチャネルＭＯＳＦＥＴ＿Ｓg1，抵抗素子Ｒg2，ＮチャネルＭＯＳＦＥＴ＿Ｓg2を介して、ＮチャネルＦＥＴ１のゲート−ソースとの間に電流経路５が形成されている。尚、トランスＴｒ１の一次巻線Ｎ１，二次巻線Ｎ２は同相結合である。

次に、本実施例の作用について図２ないし図４を参照して説明する。図２は、制御回路によって行われるスイッチＳ１〜Ｓ４のオンオフ切替えと、各部の電圧，電流波形を示すタイミングチャートである。また図３は、ＮチャネルＦＥＴ１をターンオンさせる場合のスイッチＳ１〜Ｓ４の切替え順序と、それに伴う電流の流れを示したものである。

＜ＮチャネルＦＥＴ１のターンオン＞
図３において、先ず（１）（図２〜図４中の丸数字を、括弧付き数字で示す）初期状態として、スイッチＳ２，Ｓ４がオンしており、トランスＴｒ１の一次巻線Ｎ１には電流Ｉ＿Ｎ１が負方向に流れて、ＮチャネルＦＥＴ１はターンオフ状態にあるとする。また、ＮチャネルＭＯＳＦＥＴのゲート−ソース間電圧Ｖgsは負電位になっている。ここから、（２）スイッチＳ２をターンオフすると、一次側電流Ｉ＿Ｎ１は、一次巻線Ｎ１，スイッチＳ１のダイオード，ゲート駆動用電源３，スイッチＳ４，一次巻線Ｎ１の経路で流れる。この時の電流変化によって、二次巻線Ｎ２には、電源電圧ＶＧにダイオードの順方向電圧Ｖｆを加えたものに、トランスＴｒの巻数比（Ｎ１／Ｎ２）に応じた電圧
Ｖ＿Ｎ２＝（ＶＧ＋Ｖｆ）／（Ｎ１／Ｎ２） …（１）
が誘起される。

ここで、二次巻線Ｎ２の電圧Ｖ＿Ｎ２は、ＮチャネルＭＯＳＦＥＴ＿Ｓg1，Ｓg2のゲート−ソース間電圧をそれぞれＶgs＿sg1，Ｖgs＿sg2とすると、
Ｖ＿Ｎ２＝Ｖgs＋Ｖgs＿sg1−Ｖgs＿sg2 …（２）
となっている。電圧Ｖ＿Ｎ２の上昇により、ゲート−ソース間電圧Ｖgs＿sg1が閾値を超えると、ＮチャネルＭＯＳＦＥＴ＿Ｓg1がターンオンして、ＮチャネルＭＯＳＦＥＴ＿Ｓg2の寄生ダイオードを介して二次巻線Ｎ２に電流が流れ、ＮチャネルＦＥＴ１のゲートを充電する。

ＮチャネルＦＥＴ１のゲートが充電されてゲート−ソース間電圧Ｖgsが上昇すると、それに連動してゲート−ソース間電圧Ｖgs＿sg1が低下する。そして、閾値を下回るとＮチャネルＭＯＳＦＥＴ＿Ｓg1はターンオフするので、ＮチャネルＦＥＴ１のゲート電位は上昇を停止する。（３）この時点でＮチャネルＦＥＴ１のゲートの充電が完了し、ＮチャネルＦＥＴ１はターンオン状態となる。その後、（４）電流Ｉ＿Ｎ１がゼロになると、二次巻線Ｎ２の電圧Ｖ＿Ｎ２もゼロになる。

次に、（５）スイッチＳ１をターンオンすると、１次側電流Ｉ＿Ｎ１は、ゲート駆動用電源３，スイッチＳ１，一次巻線Ｎ１，スイッチＳ４，ゲート駆動用電源３の経路で流れて極性が反転する。この時の電流変化によって、二次巻線Ｎ２の電圧Ｖ＿Ｎ２は、
Ｖ＿Ｎ２＝ＶＧ／（Ｎ１／Ｎ２） …（３）
となる。それから、（６）スイッチＳ４をターンオフすると、１次側電流Ｉ＿Ｎ１は、一次巻線Ｎ１，スイッチＳ３のダイオード，スイッチＳ１，一次巻線Ｎ１の閉ループを流れ、（７）スイッチＳ３をターンオンすると、上記経路中のスイッチＳ３のダイオードに替えてスイッチＳ３を介して電流が流れる。以上でＮチャネルＦＥＴ１のターンオンシーケンスが完了するが、（５）〜（７）については、以下に示すターンオフシーケンスに繋ぐためのプロセスである。

ここで、ゲート駆動用電源３の電圧ＶＧと巻数比（Ｎ１／Ｎ２）とを、二次巻線Ｎ２に発生する最大電圧が、ＮチャネルＦＥＴ１をターンオンさせるゲート−ソース間電圧Ｖgsと、ＮチャネルＭＯＳＦＥＴ＿Ｓg1，Ｓg2の閾値電圧と、ＮチャネルＭＯＳＦＥＴ＿Ｓg1，Ｓg2に並列接続されているダイオードの順方向電圧Ｖｆとの和になるように設定しておくことで、（１）式と（２）式とが等しくなるので（このとき（２）式の右辺第３項は「＋Ｖｆ」に置き換わる）、過不足の無い電圧を付与することができる。

＜ＮチャネルＦＥＴ１のターンオフ＞
図４において、（１）上記のようにＮチャネルＦＥＴ１がターンオンしている状態から、（２）スイッチＳ１をターンオフすると、一次側電流Ｉ＿Ｎ１は、一次巻線Ｎ１，スイッチＳ３，ゲート駆動用電源３，スイッチＳ２のダイオード，一次巻線Ｎ１の経路で流れる。この時の電流変化によって、二次巻線Ｎ２には、電圧
Ｖ＿Ｎ２＝−（ＶＧ＋Ｖｆ）／（Ｎ１／Ｎ２） …（４）
が誘起される。
この時、ＮチャネルＭＯＳＦＥＴ＿Ｓg2のゲート電位が上昇するので、ゲート−ソース間電圧Ｖgs＿sg2が閾値を超えると、ＮチャネルＭＯＳＦＥＴ＿Ｓg2がターンオンする。そして、ＮチャネルＭＯＳＦＥＴ＿Ｓg1の寄生ダイオードを介して二次巻線Ｎ２に電流が流れ、ＮチャネルＦＥＴ１のゲートを放電する。

ＮチャネルＦＥＴ１のゲートが放電されてゲート−ソース間電圧Ｖgsが低下すると、それに連動してゲート−ソース間電圧Ｖgs＿sg2が低下する。そして、閾値を下回るとＮチャネルＭＯＳＦＥＴ＿Ｓg2はターンオフして、ＮチャネルＦＥＴ１のゲート電位は低下を停止する。（３）この時点でＮチャネルＦＥＴ１のゲートの放電が完了し、ＮチャネルＦＥＴ１はターンオフ状態となる。その後、（４）電流Ｉ＿Ｎ１がゼロになると、二次巻線Ｎ２の電圧Ｖ＿Ｎ２もゼロになる。

次に、（５）スイッチＳ２をターンオンすると、１次側電流Ｉ＿Ｎ１は、ゲート駆動用電源３，スイッチＳ３，一次巻線Ｎ１，スイッチＳ２，ゲート駆動用電源３の経路で流れて極性が反転する。この時の電流変化によって、二次巻線Ｎ２の電圧Ｖ＿Ｎ２は、
Ｖ＿Ｎ２＝−ＶＧ／（Ｎ１／Ｎ２） …（５）
となる。それから、（６）スイッチＳ３をターンオフすると、１次側電流Ｉ＿Ｎ１は、一次巻線Ｎ１，スイッチＳ２，スイッチＳ４のダイオード，一次巻線Ｎ１の閉ループを流れ、（７）スイッチＳ４をターンオンすると、上記経路中のスイッチＳ４のダイオードに替えてスイッチＳ４を介して電流が流れる。以上でＮチャネルＦＥＴ１のターンオフシーケンスが完了する。この場合の（５）〜（７）は、やはりターンオンシーケンスに繋ぐためのプロセスである。
結果として、図２に示すように、ターンオンシーケンスの場合と、ターンオフシーケンスの場合とで、駆動回路２の回路動作は対称となっている。

以上のように本実施例によれば、駆動回路２を構成するトランスＴｒの二次巻線Ｎ２側において、ＮチャネルＦＥＴ１を含む電流経路５に、互いに逆方向に挿入されるＮチャネルＭＯＳＦＥＴ＿Ｓg1，Ｓg2を備え、トランスの一次巻線には、Ｈブリッジ回路４により発生させた交流電流を供給する。すると、二次巻線Ｎ２に交流電圧Ｖ＿Ｎ２が誘起され、ＮチャネルＭＯＳＦＥＴ＿Ｓg1は、交流電圧Ｖ＿Ｎ２が一方の極性となり自身のゲートに（ソース基準で）印加される電圧が閾値を超えるとターンオンし、ＮチャネルＦＥＴ１のゲートに充電電流を流してターンオンさせる。また、ＮチャネルＭＯＳＦＥＴ＿Ｓg2は、交流電圧Ｖ＿Ｎ２が他方の極性となり自身のゲートに印加される電圧が閾値を超えるとターンオンし、ＮチャネルＦＥＴ１のゲートから放電電流を流してターンオフさせる。

すなわち、トランスＴｒ１の二次側に誘起される電圧Ｖ＿Ｎ２により、ＮチャネルＭＯＳＦＥＴＳg1，Ｓg2を排他的にターンオンさせて、ＮチャネルＦＥＴ１のゲートを充電又は放電させる電流経路を形成できる。そして、ＮチャネルＦＥＴ１をターンオンさせる際には、そのゲート電位が変化することに連動して、ＮチャネルＭＯＳＦＥＴ＿Ｓg1がターンオフに転じるので、ツェナーダイオードを使用することなく、より低い電圧でＮチャネルＦＥＴ１のデート電位をクランプできる。したがって、トランスＴｒ１によりＮチャネルＦＥＴ１と駆動回路２とのアイソレーションを図り、且つＮチャネルＦＥＴ１のゲート電位を制限しながら高速にターンオン，ターンオフさせることが可能となる。

この場合、電圧ＶＧと巻数比（Ｎ１／Ｎ２）とを、二次巻線Ｎ２に発生する最大電圧が、ＮチャネルＦＥＴ１をターンオンさせるゲート−ソース間電圧Ｖgsと、ＮチャネルＭＯＳＦＥＴ＿Ｓg1，Ｓg2の閾値電圧と、これらに並列接続されているダイオードの順方向電圧Ｖｆとの和になるように設定するので、２次側電圧Ｖ＿Ｎ２を過不足なく発生させることができる。そして、制御回路がスイッチＳ１〜ＳＳ４をスイッチング制御することで、Ｈブリッジ回路４によりトランスＴｒ１の一次巻線Ｎ１に交流電流を供給することができる。

（第２実施例）
図５ないし図８は第２実施例であり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分について説明する。第２実施例の駆動回路１１は、トランスＴｒ１の二次側において、ＮチャネルＭＯＳＦＥＴ＿Ｓg2が挿入されている位置が相違しており、ソースが二次巻線Ｎ２の一端に接続され、ドレインは抵抗素子Ｒg1に接続されている。すなわち、ＮチャネルＭＯＳＦＥＴ＿Ｓg1，Ｓg2は、抵抗素子Ｒg1を介して、互いに逆方向に直列接続されている。尚、抵抗素子Ｒg2は削除されており、これにより、２次側の電流経路１２が構成されている。

次に、第２実施例の作用について説明する。図６ないし図８は、第１実施例の図２ないし図４相当図である。ＮチャネルＦＥＴ１のターンオンシーケンス，及びターンオフシーケンスについて、Ｈブリッジ回路４におけるスイッチＳ１〜Ｓ４の制御タイミングは第１実施例と全く同様であり、それに伴う二次側のＮチャネルＭＯＳＦＥＴ＿Ｓg1による作用も、第１実施例と全く同様となる。

第１実施例と相違しているのは、図６に示すＮチャネルＭＯＳＦＥＴ＿Ｓg2のゲート−ソース間電圧Ｖgs＿sg2であり、この場合、２次側電圧Ｖ＿Ｎ２の逆相となる。その結果、図８に示すターンオフシーケンスの（２），（３），（５）では、ＮチャネルＭＯＳＦＥＴ＿Ｓg2がオン状態を維持することになる。したがって、第１実施例とは異なり、ＮチャネルＦＥＴ１のターンオフ時にゲート−ソース間電圧Ｖgsをクランプする作用はないが、ターンオフ時のゲート電圧制御は不要であるから問題ない。また、ゲート−ソース間電圧Ｖgs＿sg2を高い電圧に維持した状態がより長く続くので、放電電流を流す経路の抵抗値が低くなり、その分だけターンオフ速度が速くなる可能性がある。

以上のように第２実施例によれば、ＮチャネルＭＯＳＦＥＴ＿Ｓg1，Ｓg2を、二次巻線Ｎ２の一端側とＮチャネルＦＥＴ１のゲートとの間に直列に挿入するので、この場合も、二次巻線Ｎ２側における交流電圧の極性変化に伴いＮチャネルＭＯＳＦＥＴ＿Ｓg1，Ｓg2が交互にオンして、上記ゲートを充電させる電流と、放電させる電流とを流すことができる。そして、この構成では、抵抗素子Ｒg2が不要となるので、電流経路１２における電力消費を第１実施例よりも低減できる。

（第３実施例）
図９は第３実施例であり、第１又は第２実施例と異なる部分のみ説明する。第３実施例は、ＮチャネルＭＯＳＦＥＴ＿Ｓg1，Ｓg2を、ＰチャネルＭＯＳＦＥＴ＿Ｓg1’，Ｓg2’（第１，第２スイッチング素子）に置き換えたものであり、図９（ａ）は第１実施例に対応する駆動回路２Ｐの構成、図９（ｂ）は第２実施例に対応する駆動回路１１Ｐの構成を示す。図９（ａ）に示す駆動回路２Ｐでは、ＰチャネルＭＯＳＦＥＴ＿Ｓg1’，Ｓg2’のソースが、それぞれ二次巻線Ｎ２の一端，他端に接続されており、ドレインは、それぞれ抵抗素子Ｒg1，Ｒg2を介して自身のゲートとＮチャネルＦＥＴ１のゲート，ソースに接続されている。

この場合、図２に示すターンオン動作（２）の期間にＰチャネルＭＯＳＦＥＴ＿Ｓg1’のソース電位が上昇してＶgs＿sg1’がしきい値を下回ると、ＰチャネルＭＯＳＦＥＴ＿Ｓg1’がターンオンしてＮチャネルＦＥＴ１のゲートを充電し、ターンオンさせる。また、図２に示すターンオフ動作（２）の期間にＰチャネルＭＯＳＦＥＴ＿Ｓg2’のソース電位が上昇してＶgs＿sg2’がしきい値を下回ると、ＰチャネルＭＯＳＦＥＴ＿Ｓg2’がターンオンしてＮチャネルＦＥＴ１のゲートを放電し、ターンオフさせる。

また、図９（ｂ）に示す駆動回路１１Ｐでは、ＰチャネルＭＯＳＦＥＴ＿Ｓg1’がＰチャネルＭＯＳＦＥＴ＿Ｓg2’と直列に接続されており、ＰチャネルＭＯＳＦＥＴ＿Ｓg1’のドレインは抵抗素子Ｒg2に、ソースはＮチャネルＦＥＴ１のソースに接続されている。ＰチャネルＭＯＳＦＥＴ＿Ｓg1’のゲートは、二次巻線Ｎ２の一端側（ＰチャネルＭＯＳＦＥＴ＿Ｓg2’のソースが接続されている側）に、ＰチャネルＭＯＳＦＥＴ＿Ｓg2’のゲートは、二次巻線Ｎ２の他端側に接続されている。

この場合、図６に示すターンオン動作（２）の期間にＰチャネルＭＯＳＦＥＴ＿Ｓg1’のゲート電位が低下してＶgs＿sg1’がしきい値を下回ると、ＰチャネルＭＯＳＦＥＴ＿Ｓg1’がターンオンしてＮチャネルＦＥＴ１のゲートを充電し、ターンオンさせる。また、図６に示すターンオフ動作（２）の期間にＰチャネルＭＯＳＦＥＴ＿Ｓg2’のデート電位が低下してＶgs＿sg2’がしきい値を下回ると、ＰチャネルＭＯＳＦＥＴ＿Ｓg2’がターンオンしてＮチャネルＦＥＴ１のゲートを放電し、ターンオフさせる。
以上のように第３実施例によれば、第１及び第２スイッチング素子をＰチャネルＭＯＳＦＥＴ＿Ｓg1，Ｓg2で構成した場合でも、第１，第２実施例と同様の効果が得られる。

本発明は上記し、又は図面に記載した実施例にのみ限定されるものではなく、以下のような変形又は拡張が可能である。
スイッチング素子Ｓ１〜Ｓ４については、並列接続されているダイオードは不要である。
交流電流発生手段はＨブリッジ回路に限ることなく、トランスＴｒ１の一次巻線Ｎ１に交流電流を供給可能な構成であれば良い。
駆動対象スイッチング素子は、ＭＯＳＦＥＴやＭＩＳＦＥＴ，ＪＦＥＴやＨＥＭＴ（High Electron Mobility Transistor）などであっても良い。
駆動対象スイッチング素子は、インバータ回路のハイサイドに配置されるものに限らず、ブリッジ回路において、高電位点と低電位点との間に接続されるもので、且つ駆動対象スイッチング素子と駆動回路とを絶縁する必要があるものに適用が可能である。

図面中、１はＮチャネルＦＥＴ（駆動対象スイッチング素子）、２は駆動回路、３はゲート駆動用電源、４はＨブリッジ回路（交流電流発生手段）、５は電流経路、１１は駆動回路、１２は電流経路、Ｎ１は一次巻線、Ｎ２は二次巻線、Ｒg1，Ｒg2は抵抗素子、Ｓg1，Ｓg2はＮチャネルＭＯＳＦＥＴ（第１，第２スイッチング素子）、Ｓg1，’Ｓg2’はＰチャネルＭＯＳＦＥＴ（第１，第２スイッチング素子）、Ｓ１〜Ｓ４はスイッチ（通電用スイッチング素子）、Ｔｒ１はトランスを示す。

Claims (9)

1. 電圧駆動型である駆動対象スイッチング素子を駆動するための直流電源を供給する駆動用電源と、
   この駆動用電源に基づいて交流電流を発生させる交流電流発生手段と、
   前記交流電流が一次巻線に供給され、二次巻線側に、前記駆動対象スイッチング素子の電位基準出力端子と制御端子との間を接続する電流経路が形成されるトランスと、
   何れも同一の電圧駆動型であり、前記電流経路内において互いに逆方向となるように挿入される第１及び第２スイッチング素子とを備え、
   前記第１スイッチング素子及び前記第２スイッチング素子には、互いに逆方向となるダイオードがそれぞれ並列に接続されており、
   前記第１スイッチング素子及び前記第２スイッチング素子の制御端子は、それぞれ前記二次巻線の一端側と他端側とに接続され、
   前記第１スイッチング素子は、前記二次巻線に発生する交流電圧が一方の極性となって自身の制御端子に印加される電圧が閾値を跨いで変化することに伴い導通状態が変化し、
   前記第２スイッチング素子は、前記二次巻線に発生する交流電圧が他方の極性となって自身の制御端子に印加される電圧が閾値を跨いで変化することに伴い導通状態が変化し、
   前記第１及び第２スイッチング素子の何れかがターンオンすることで、前記電流経路の電流が前記駆動対象スイッチング素子をターンオンさせる方向に流れると、当該素子の制御端子−電位基準出力端子間の電圧が変化することに連動して、前記第１及び第２スイッチング素子のうちターンオン状態にあるものがターンオフに転じることで、前記制御端子の電位をクランプすることを特徴とする半導体スイッチング素子の駆動回路。
2. 前記駆動用電源の電圧と、前記トランスの巻数比とは、前記二次巻線に発生する最大電圧が、駆動対象スイッチング素子の制御端子−電位基準出力端子間に印加するターンオン電圧と、前記第１スイッチング素子及び前記第２スイッチング素子の閾値電圧と、前記第１スイッチング素子及び前記第２スイッチング素子に並列接続されているダイオードの順方向電圧との和になるように設定されていることを特徴とする請求項１記載の半導体スイッチング素子の駆動回路。
3. 前記第１スイッチング素子は、前記二次巻線の一端側と前記駆動対象スイッチング素子の制御端子との間に挿入され、
   前記第２スイッチング素子は、前記二次巻線の他端側と前記駆動対象スイッチング素子の電位基準出力端子との間に挿入されていることを特徴とする請求項１又は２記載の半導体スイッチング素子の駆動回路。
4. 前記第１及び第２スイッチング素子は、ＮチャネルＭＯＳＦＥＴで構成され、
   前記第１スイッチング素子のゲートは前記二次巻線の一端に接続され、ソースは前記駆動対象スイッチング素子の制御端子に接続され、ドレインは抵抗素子を介して前記二次巻線の一端に接続されており、
   前記第２スイッチング素子のゲートは前記二次巻線の他端に接続され、ソースは前記駆動対象スイッチング素子の電位基準出力端子に接続され、ドレインは、抵抗素子を介して前記二次巻線の他端に接続されていることを特徴とする請求項３記載の半導体スイッチング素子の駆動回路。
5. 前記第１及び第２スイッチング素子は、ＰチャネルＭＯＳＦＥＴで構成され、
   前記第１スイッチング素子のゲートは前記駆動対象スイッチング素子の制御端子に接続され、ドレインは抵抗素子を介して前記駆動対象スイッチング素子の制御端子に接続され、ソースは前記二次巻線の一端に接続されており、
   前記第２スイッチング素子のゲートは前記駆動対象スイッチング素子の電位基準出力端子に接続され、ドレインは抵抗素子を介して前記電位基準出力端子に接続され、ソースは前記二次巻線の他端に接続されていることを特徴とする請求項３記載の半導体スイッチング素子の駆動回路。
6. 前記第１及び第２スイッチング素子は、前記二次巻線の一端側と前記駆動対象スイッチング素子の制御端子との間に直列に挿入されていることを特徴とする請求項１又は２記載の半導体スイッチング素子の駆動回路。
7. 前記第１及び第２スイッチング素子は、ＮチャネルＭＯＳＦＥＴで構成され、
   前記第１スイッチング素子のソースは、前記駆動対象スイッチング素子の制御端子に接続され、ゲートは、前記二次巻線の一端側に接続され、
   前記第２スイッチング素子のソースは、前記二次巻線の一端側に接続され、ゲートは、前記二次巻線の他端側に接続され、
   前記第１スイッチング素子，並びに前記第２スイッチング素子のドレインは、抵抗素子を介して接続されていることを特徴とする請求項６記載の半導体スイッチング素子の駆動回路。
8. 前記第１及び第２スイッチング素子は、ＰチャネルＭＯＳＦＥＴで構成され、
   前記第１スイッチング素子のソースは、前記駆動対象スイッチング素子の出力端子に接続され、ゲートは、前記二次巻線の一端側に接続され、
   前記第２スイッチング素子のソースは、前記二次巻線の一端側に接続され、ゲートは、前記二次巻線の他端側に接続され、
   前記第１スイッチング素子，並びに前記第２スイッチング素子のドレインは、抵抗素子を介して接続されていることを特徴とする請求項６記載の半導体スイッチング素子の駆動回路。
9. 前記交流電流発生手段は、４つのスイッチング素子で構成されるＨブリッジ回路と、
   前記４つのスイッチング素子によるスイッチングを制御する制御回路とで構成されていることを特徴とする請求項１ないし８の何れかに記載の半導体スイッチング素子の駆動回路。

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