JP3572400B2 - 電流制御型素子用駆動装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電流制御型素子、例えばパワートランジスタをパルス電流で駆動する際におけるスイッチング時の損失を低減する技術に関する。
【０００２】
【従来の技術】
従来のパワートランジスタ用駆動回路としては、「ＳＩＴを用いたフォークリフト用コントローラ」、保田 保、吉澤 敏夫、（株）豊田自動織機製作所、電気学会電子デバイス研究会資料ｖｏｌ．ＥＤＤ−９０−６４、ｐｐ．５７−６４、１９９０に示すものが知られている。この従来例では小電流領域から大電流領域までパワートランジスタが過飽和にならないように工夫が施され、ベース電流の最適化が図られている。しかし、この従来例ではＤＣ−ＤＣコンバータのスイッチオフの間に供給するエネルギーをチョークコイル中に蓄積する必要がある。チョークコイルの単位体積当たりに蓄積できる最大のエネルギーは磁性材の特性で決まるため、大きなエネルギーの蓄積には大きなチョークコイルが必要となる。その結果、電源の小型化が制限される。さらにＤＣ−ＤＣコンバータの出力を安定な直流にするため、一般的にはフィードバックによる制御回路が用いられている。この制御回路によってもＤＣ−ＤＣコンバータの大きさおよびコストが制限され、小型・低コスト化の妨げとなる。
【０００３】
上記のごとき問題を解決するため本出願人は、ＤＣ−ＤＣコンバータを用いずに、直流電源から直接に最適なレベルのパルス電流を作り、それをパワートランジスタのベースに供給するようにしたパワートランジスタ駆動電源回路を既に出願している（特願２００１−６８３８２：未公開）。この回路においては、ＤＣ−ＤＣコンバータを用いず直流電源から直接に最適なパルス電流を作り、パワートランジスタのベースに供給するようにしているので、回路の構成要素を従来よりも少なくでき、その結果として回路を小型・低コスト化することができる。
【０００４】
図１３は、上記本出願人の先行技術の回路図である。図１３ではトランス３の１次巻線にスイッチＳＷ１、ＳＷ２とダイオードＤｓ１、Ｄｓ２からなるスイッチング回路が設けられ、このスイッチング回路を介してトランス３の１次巻線の両端が正、負それぞれの方向で直流電源２に接続される。なお、トランス３の１次巻線と２次巻線は同方向に巻かれている。トランス３の２次巻線には、１次側が直流電源の正（または負）方向に接続されたときだけ電流が流れ出る方向のダイオードＤ１からなる半波整流回路（全波整流回路でも可能）が設けられ、半波整流回路の出力が電流調整回路となるＭＯＳＦＥＴ−Ｍ１を介してパワートランジスタ１のベースに接続されている。ＭＯＳＦＥＴ−Ｍ１のゲートはセンス回路６の出力に接続されている。センス回路６は高耐圧ダイオードＨＶ、ＭＯＳＦＥＴ−Ｍおよび抵抗Ｒによって構成され、コレクタ電圧に応じてＭＯＳＦＥＴ−Ｍ１のゲートに与える電圧を制御する。また、パワートランジスタ１のコレクタ端子は負荷（例えば誘導性負荷）５を介して電源Ｖｃｃに接続されている。なお、パワートランジスタ１のエミッタ端子側に負荷を接続する場合もある。また、パワートランジスタ１のオン・オフを制御する駆動指令ＳＧ１（例えばオン・オフ信号で外部の制御装置から与えられる）は入力端子７から入力する。
【０００５】
上記の回路において、スイッチＳＷ１、ＳＷ２はパルス発振回路４から与えられるパルス信号Ｖｇ１に従ってオン・オフする。まずスイッチＳＷ１、ＳＷ２がオンになっているとする。このときスイッチＳＷ１、ＳＷ２を介して直流電源２からトランス３の１次巻線に向かって電流が流れ、この電流のエネルギーがトランス３のコアを励磁する。励磁されたトランス３を通って直流電源２のエネルギーが２次側に供給され、トランス３の１次側には励磁分よりも多くの電流が直流電源２から流れ込んでくる。その結果、トランス３の２次巻線からパワートランジスタ１のベースに向かって電流が供給される。次に、スイッチＳＷ１、ＳＷ２がオフすると、トランス３のコア内に蓄積した励磁分のエネルギーがダイオードＤｓ１、Ｄｓ２を通って直流電源２に返される。このとき半波整流回路のダイオードＤによって電流がトランス３の２次巻線を流れることができない。この回路においては、トランス３以外にエネルギーを磁気として貯めることのできる要素を持っていないので、トランス３からエネルギーが通ってこなければパワートランジスタ１のベースに電流を供給することができない。結果としてパワートランジスタ１のベースにはスイッチＳＷ１、ＳＷ２のオン・オフに従ってパルス状の電流が供給されることになる。
【０００６】
次に、電流調整機能について説明する。センス回路６によってコレクタ電圧が検出され、コレクタ電圧が高いときにはＭＯＳＦＥＴ−Ｍ１のゲートに大きな電圧が加えられ、コレクタ電圧が低くなるとＭＯＳＦＥＴ−Ｍ１のゲートが低くなるように調整される。その結果、ＭＯＳＦＥＴ−Ｍ１の抵抗値がコレクタ電圧に応じて変化する。コレクタ電圧が高いときにはＭＯＳＦＥＴ−Ｍ１の抵抗が小さく、その結果、制御回路のスイッチＳＷ１、ＳＷ２がオンしたときにトランス３の２次巻線から大きな電流がパワートランジスタ１のベースに供給される。逆にベース電流が過剰に供給されるとコレクタ電圧が減少し、ＭＯＳＦＥＴ−Ｍ１の抵抗が大きくなる。その結果、トランス３の２次巻線からベースに供給される電流が絞られる。このように従来ではパルス電流のオン・オフ幅を調整することによって最適なベース電流を得ていたのに対し、上記先行技術の回路ではパルス電流の高さが調整され、結果的には同様に最適なベース電流を得ることが出来る。
【０００７】
【発明が解決しようとする課題】
上記のように、本出願人の先行技術では、回路の構成要素を従来よりも少なくでき、その結果として回路を小型・低コスト化することができる、という効果が得られる。しかし、上記の回路においては、次のごとき問題が残った。
図１４は、図１３の回路各部における信号波形を示すタイミングチャートである。図１４において、Ｖｇ１はスイッチＳＷ１、ＳＷ２のオン・オフを制御するパルス信号、Ｖ２はトランス３の２次巻線電圧、ＳＧ１はパワートランジスタ１の動作・停止を制御する駆動指令、Ｉｂはパワートランジスタ１のベース電流、Ｖｃｅはパワートランジスタ１のコレクタ・エミッタ間電圧である。
トランス３からパルス状の電流が供給可能な状態において、駆動指令ＳＧ１がＨレベル（オン指令）になったとする。その結果、パワートランジスタ１のベースに電流Ｉｂが流れる。この電流Ｉｂが流れることによって、パワートランジスタ１にキャリヤが注入され、やがてパワートランジスタ１はオン状態に至る。パワートランジスタ１のオン状態はキャリヤの注入によって始まるが、注入と同時にフルオン状態になるわけではなく、パワートランジスタ１の主電流経路内がキャリヤで満たされ、伝導度変調状態となることによってフルオン状態に至る。したがって注入するキャリヤが少ないと、オンはするが、オン抵抗の高い状態となる。例えば、図１４においてベース電流Ｉｂのパルス１個分でパワートランジスタ１に対してフルオンできるキャリヤを注入できるものとすれば、図１４に示すように、スイッチＳＷ１、ＳＷ２を制御するパルス信号Ｖｇ１のＨレベル状態の途中で駆動指令ＳＧ１がＨレベルになった場合には、Ｉｂのパルス１個分よりも少ない電荷しか注入できない。そのためパワートランジスタ１はオンはするが、図中のｔｐの期間はオン抵抗が高い状態となる。このような現象はパワートランジスタ１のスイッチング損失の増大につながる。
【０００８】
本発明は、上記のごとき先行技術における問題点を解決し、スイッチング損失の増大を防止した電流制御型素子用駆動回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記の目的を達成するため、本発明においては特許請求の範囲に記載するように構成している。すなわち請求項１に記載の発明においては、直流電源とトランスを備えた電流制御型素子の駆動回路であって、前記直流電源の出力両端と前記トランスの１次巻線の両端とを正、負方向に交互に接続することによって前記トランスの１次巻線にパルス電流を流す第１のスイッチング回路と、前記トランスの１次巻線に正または負の何れか一方向の電流が流れるときに前記トランスの２次巻線に電流が流れるような方向の半波整流回路、または前記１次巻線に正負どちらの方向に電流が流れるときでも前記トランスの２次巻線に電流が流れるような全波整流回路と、前記電流制御型素子の制御端子に対して供給する電流を調整する第２のスイッチング回路と、を備え、前記トランスの２次巻線の両端と前記電流制御型素子の制御端子および一方の電源端子との間に、前記半波整流回路または前記全波整流回路の出力を前記第２のスイッチング回路を介して前記電流制御型素子の制御端子へ与えるように、前記半波整流回路または前記全波整流回路を接続し、かつ、前記トランスの１次巻線または２次巻線にパルス電流が流れるタイミングと前記第２のスイッチング回路がオンするタイミングとを同期させるように構成している。
このようにトランスの１次巻線または２次巻線にパルス電流が流れるタイミングと第２のスイッチング回路がオンするタイミングとを同期させることにより、電流制御型素子の制御端子に流れる電流は、第１のスイッチング回路のオン状態に対応した電流になるので、注入電荷が減少してオン抵抗が高い期間が生じることがなくなり、スイッチング損失を減少させることが出来る。
【００１０】
また、請求項２に記載の発明においては、トランスの１次巻線または２次巻線にパルス電流が流れるタイミングを検出するタイミング検出手段と、外部から与えられる駆動信号と前記タイミング検出手段の検出結果とに応じて第２のスイッチング回路の開閉タイミングを制御する制御手段と、を備え、トランスの２次巻線の両端と電流制御型素子の制御端子および一方の電源端子との間に、半波整流回路または全波整流回路の出力を第２のスイッチング回路を介して電流制御型素子の制御端子へ与えるように、半波整流回路または全波整流回路を接続し、前記制御手段はトランスの１次巻線または２次巻線にパルス電流が流れるタイミングと第２のスイッチング回路がオンするタイミングとを同期させるように制御するものである。このように構成したことにより請求項１と同等の効果が得られる。
【００１１】
また、請求項３に記載の発明は、請求項２におけるタイミング検出手段として、電気的に絶縁された信号伝達手段を介して制御手段に検出結果を送る構成としたものである。上記の電気的に絶縁された信号伝達手段とは、例えばフォトカプラのように光信号を利用したものを用いることが出来る。このような信号伝達手段を用いることにより、トランスの２次側からだけではなく、１次側からタイミングを検出することが可能になる。
【００１２】
また、請求項４に記載の発明においては、タイミング制御手段は、駆動信号が入った後におけるタイミング検出手段の出力の最初の変移方向に応じて、第２のスイッチング回路を開閉するタイミングを制御することにより、駆動信号の幅が一定であれば、駆動信号が入るタイミングにかかわらず、電流制御型素子に供給するパルス電流のパルス数が一定になるように制御するものである。
【００１３】
また、請求項５に記載の発明においては、タイミング制御手段は、駆動信号が入った後におけるタイミング検出手段の出力の立上りまたは立下がりの発生に応じて、第２のスイッチング回路を非導通状態から導通状態とし、駆動信号が停止した後におけるタイミング検出手段の出力の立上りまたは立下がりの発生に応じて、第２のスイッチング回路を導通状態から非導通状態とすることにより、駆動信号の幅が一定であれば、駆動信号が入るタイミングにかかわらず、電流制御型素子に供給するパルス電流のパルス数が一定になるように制御するものである。
【００１４】
また、請求項６に記載の発明においては、トランスが複数の２次巻線を有し、各２次巻線に２次側の各回路が接続され、トランスの１次側は共通の１組の回路とすることにより、一つのトランスと一つの１次側回路で、複数の電流制御型素子に駆動電力を供給できるように構成したものである。このように構成することにより、一つのトランスと一つの１次側回路で、複数の電流制御型素子に駆動電力を供給できるので、構成部品をさらに減少させることが出来、全体の回路を小型化することが出来る。
【００１５】
また、請求項７に記載の発明においては、複数の２次巻線毎に、第２のスイッチング回路の開閉タイミングを制御するタイミング制御手段を備え、２次側の各回路毎に、２次巻線にパルス電流が流れるタイミングと第２のスイッチング回路がオンするタイミングとを同期させるように構成している。
【００１６】
【発明の効果】
請求項１、請求項２に記載の発明においては、電流制御型素子がターンオンする際には必ずパルス１個分のベース電流が流れ、速やかに電流制御型素子をフルオン状態にすることができる。したがってスイッチング損失の増大を防ぐことが可能になるという効果が得られる。
【００１７】
また、請求項３に記載の発明においては、フォトカプラのような電気的に絶縁された信号伝達手段を用いることにより、トランスの１次側から直接にタイミングを検出することが出来る。
【００１８】
また、請求項４、請求項５に記載の発明においては、駆動信号の幅が一定であれば、駆動信号が入るタイミングにかかわらず、電流制御型素子に供給するパルス電流のパルス数が一定になるように制御することが出来るので、同じ長さの駆動信号を入力しているにも関わらず、電流制御型素子に供給する電流パルスの数が異なるという事態が発生するおそれがない。
【００１９】
また、請求項６に記載の発明においては、パルス電源の１次側を共通化することによってコストを低減することができる。
【００２０】
また、請求項７に記載の発明においては、各電流制御型素子に対する駆動信号がパルス電源の周期に対してばらばらに入ってきても、２次側で駆動信号とパルス周期のタイミングを合わせているので、それぞれのスイッチング回路の各電流制御型素子のスイッチング損失の増大を防ぐことが可能である。つまり、パルス電源の１次側を共通化することによってコスト低減を図り、複数のパワートランジスタの制御の自由度を確保しつつ、スイッチング損失の増大を防ぐことができる、という効果が得られる。
【００２１】
【発明の実施の形態】
（第１の実施例）
図１は本発明の第１の実施例を示す回路図である。
【００２２】
図１において、パルス発生回路４と直流電源２とダイオードＤｓ１およびＤｓ２とスイッチＳＷ１およびＳＷ２とトランス３はパルス電源８を構成している。また、パルス周期センス回路９はＭＯＳＦＥＴ−ＭＳと一端が所定の電位Ｖｄにつながれた抵抗Ｒ１によって構成され、ＭＯＳＦＥＴ−ＭＳのゲートがトランス３の出力の一端に、ソースまたはドレインがトランス３の出力の他端に接続されている。このパルス周期センス回路９の出力ＰＴは、Ｄ−ＦＦから構成されるタイミング制御回路１０のクロック入力端子に接続されている。タイミング制御回路１０の出力Ｖｇ１１は、センス回路６を介して電流調整回路となるＭＯＳＦＥＴ−Ｍ１のゲートに与えられる。なお、本発明においては、センス回路６は必須の構成要素ではなく、省略することも出来る。その場合にはＶｇ１１が直接にＭＯＳＦＥＴ−Ｍ１のゲートに与えられる。センス回路６の作用効果は前記先行技術で説明した内容と同じである。
【００２３】
その他、ダイオードＤ１からなる半波整流回路（全波整流回路でも可能）が設けられ、半波整流回路の出力が電流調整回路となるＭＯＳＦＥＴ−Ｍ１を介してパワートランジスタ１のベースに接続されている。ＭＯＳＦＥＴ−Ｍ１のゲートはセンス回路６の出力に接続されている。センス回路６は高耐圧ダイオードＨＶ、ＭＯＳＦＥＴ−Ｍおよび抵抗Ｒによって構成され、コレクタ電圧に応じてＭＯＳＦＥＴ−Ｍ１のゲートに与える電圧を制御する。また、パワートランジスタ１のコレクタ端子は負荷（例えば誘導性負荷）５を介して電源Ｖｃｃに接続されている。
【００２４】
図２は、図１の回路各部の波形図である。以下、図２に基づいて図１の回路の動作を説明する。
パルス電源８は、パルス発生回路４の出力Ｖｇ１で、スイッチＳＷ１およびＳＷ２を所定の周期でオン・オフさせることにより、図２のＶ２に示すようなパルスをトランス３の２次側に出力するものとする。
パルス周期センス回路９は、パルス電源８の出力に応じてＭＯＳＦＥＴ−ＭＳをオン・オフすることにより、パルス電源８の周期に同期した信号ＰＴを出力する。また、タイミング制御回路１０のＤ−ＦＦはクロック端子ＣＫに入力するパルス周期センス回路の出力ＰＴの立ち上がりで駆動指令ＳＧ１をラッチする。なお、ここでは、パルス周期センス回路９とタイミング制御回路１０は図示した構成としたが同様な動作をする他の回路でも良い。また、図１において、パワートランジスタ１はパルス電源８の出力パルス１個分でフルオン状態に至るものとする。
【００２５】
上記のように、駆動指令ＳＧ１の入力後にＶｇ１１が立ち上がるタイミングをＰＴ（パルス電源８の出力に同期）と同期させた結果、図２の時点ｔ１までは、ＭＯＳＦＥＴ−Ｍ１のゲート信号レベル（図２のＶｇ１１）はＬレベルで、ＭＯＳＦＥＴ−Ｍ１はオフとなっている。よって、パワートランジスタ１に対してはベース電流Ｉｂが流れず、パワートランジスタ１はオフ状態である。時点ｔ１以降はＭＯＳＦＥＴ−Ｍ１のゲート信号レベルはＨレベルとなってＭＯＳＦＥＴ−Ｍ１はオンする。そのためパワートランジスタ１に対しては、まずパルス一つ分のベース電流が流れ、パワートランジスタ１は速やかにフルオン状態に至る。ＭＯＳＦＥＴ−Ｍ１がオンしている間はダイオードＤ１により半波整流されたベース電流が流れ、ＭＯＳＦＥＴ−Ｍ１がオフするとパワートランジスタ１はやがてオフ状態となる。
【００２６】
上記のように、第１の実施例では、トランジスタパワートランジスタ１へのベース電流の供給源であるパルス電源８のパルス出力の周期と、パワートランジスタ１へのベース電流をコントロールするＭＯＳＦＥＴ−Ｍ１のオンとを同期させることにより、従来例にみられたようにパルス周期の途中でＭＯＳＦＥＴ−Ｍ１がオンすることがなく、パワートランジスタ１がターンオンする際には必ずパルス１個分のベース電流が流れ、速やかにパワートランジスタ１をフルオン状態にすることができる。したがってスイッチング損失の増大を防ぐことが可能になるという効果が得られる。
【００２７】
（第２の実施例）
図３は本発明の第２の実施例を示す回路図である。第１の実施例と同様な構成については同じ記号で示している。第１の実施例との違いは、パルス周期センス回路９としてフォトカプラＰＣを用い、パルス発生回路４の出力Ｖｇ１を直接に検出している点である。その他の動作は第１の実施例と同じである。フォトカプラＰＣのように電気的に絶縁された信号伝達手段を介して信号を伝送すれば、トランス３の１次側から直接にタイミングを検出することが出来る。なお、フォトカプラに限らず、電気的に絶縁された信号伝達手段であれば同様に適用可能である。
【００２８】
（第３の実施例）
図４は本発明の第３の実施例を示す回路図である。第１の実施例と同様な構成については同じ記号で示している。第１の実施例との違いは、第１の実施例が半波整流することによってパルス電源の正側出力のみを使用していたのに対し、ダイオードＤ１をＭＯＳＦＥＴ−Ｍ２とダイオードとの並列回路に置き換え、パルス電源の負側出力も使用する点が異なる。なお、パルス周期センス回路９、タイミング制御回路１０の中身は図１または図３と同様なので、ブロックのみを示している。また、センス回路６は表示を省略したが、図１、図３と同様に設けてもよい。
【００２９】
以下、動作を図５を併用して説明する。図５は、回路各部の波形である。第１の実施例と同様に、駆動指令ＳＧ１をパルス周期センス回路９の出力ＰＴの立ち上りでラッチし、ＭＯＳＦＥＴ−Ｍ１のゲート駆動信号Ｖｇ１１としている。またＶｇ１１をＮＯＴ回路ＩＮＶで反転した信号Ｖｇ１２を作り、これをＭＯＳＦＥＴ−Ｍ２のゲート端子へ入力している。したがってＭＯＳＦＥＴ−Ｍ１をオンさせている時はＭＯＳＦＥＴ−Ｍ２はオフであり、ＭＯＳＦＥＴ−Ｍ２の両端は並列接続されたダイオードによって導通するので、トランス３とＭＯＳＦＥＴ−Ｍ１はつながれていることと同じ、つまり第１の実施例と同じである。そのため時点ｔ１〜ｔ２の動作は、第１の実施例と同じである。時点ｔ２以降の動作は、ＭＯＳＦＥＴ−Ｍ１がオフ、ＭＯＳＦＥＴ−Ｍ２がオンになり、ｔ１〜ｔ２の動作におけるＭＯＳＦＥＴ−Ｍ２とＭＯＳＦＥＴ−Ｍ１の役割が逆となる。つまり、ＭＯＳＦＥＴ−Ｍ１に並列接続されたダイオードが半波整流用として動作する。よってパルス電源８の負側パルスに同期して、パワートランジスタ１からベース電流Ｉｂが引き出されることになる。上記の構成により、本実施例では第１の実施例にくらべて素早くオン状態からオフ状態へ遷移するという効果が得られる。
【００３０】
（第４の実施例）
図６は本発明の第４の実施例を示す回路図である。この実施例は複数のパワートランジスタを持ったシステムの例である。本例ではパワートランジスタとその駆動回路込みでスイッチング回路と記述している。スイッチング回路の部分はほぼ第３の実施例と同じであるが、勿論第１または第２の実施例と同じでもよい。この例においては、スイッチング回路はＡとＢの２個有する場合を示している。構成上の特徴は、トランス３の１次側回路を共通にし、トランス３の２次側回路をパワートランジスタの数だけ設けている。そしてパルス電源のパルス周期の検知は各２次巻線毎に行ない、タイミング制御回路１０も各スイッチング回路毎に設けている。したがって、各パワートランジスタに対する駆動指令がパルス電源８の周期に対してばらばらに入ってきても、２次側で駆動指令とパルス周期のタイミングを合わせているので、それぞれのスイッチング回路の各パワートランジスタのスイッチング損失の増大を防ぐことが可能である。つまり、本実施例では、パルス電源８の１次側を共通化することによってコスト低減を図り、複数のパワートランジスタの制御の自由度を確保しつつ、スイッチング損失の増大を防ぐことができる、という効果が得られる。
【００３１】
なお、パルス電源８のパルス周期は共通の一つのみなので、例えば第２の実施例のように、フォトカプラを用いて１次側でパルス周期を検出したり、２次側全体でパルス周期センス回路９を１個のみ設けた場合でも、タイミング制御回路１０を各スイッチング回路毎に設ければ、各駆動指令にそれぞれ同期して各スイッチング回路を制御することが出来る。
【００３２】
（第５の実施例）
図７は本発明の第５の実施例を示す回路図である。これは第４の実施例と同様に複数のパワートランジスタを持ったシステムでの実施例であり、直流電源で３相モータを駆動する際に用いられるインバータ回路ヘの適用例である。本例でも第４の実施例と同様に、パワートランジスタとその駆動回路込みでスイッチング回路と記述している。すなわち、スイッチング回路Ａ１とスイッチング回路Ａ２でハーフブリッジを構成して３相モータ１１のＵ相を制御し、同様にスイッチング回路Ｂ１とスイッチング回路Ｂ２でＶ相を、スイッチング回路Ｃ１とスイッチング回路Ｃ２でＷ相を制御する。スイッチング回路の部分はほぼ第３の実施例と同じであるが、２個のスイッチング回路のパワートランジスタが直列に接続され、その直列回路の一端が電源Ｖｃｃへ、他の一端が接地されてハーフブリッジを構成し、上記直列回路の接続点から３相モータ１１の各相へ接続されている。
【００３３】
構成上の特徴は、それぞれのハーフブリッジごとに、つまり２個のスイッチング回路ごとにトランスを有し、各トランスには２組の２次巻線を備え、それぞれの２次巻線ごとにスイッチング回路を構成している。ただし、１次側ではトランス以外の回路は全てに共通の１組のみである。また、それぞれのスイッチング回路ごとに、パルス電源８のパルス周期の検知を２次側で行ない、かつ、タイミング制御回路１０を設けて各駆動指令との同期を図っている。
【００３４】
本実施例においても、第４の実施例と同様に、各パワートランジスタに対する駆動指令がパルス電源８の周期に対してばらばらに入ってきても、２次側でタイミングを合わせているので、それぞれのスイッチング回路の各パワートランジスタのスイッチング損失の増大を防ぐことが可能である。
【００３５】
なお、パルス電源を用いた駆動において、パワートランジスタに対し、瞬時にベース電流を流すことがスイッチング損失を増大させないことにつながることは、前述した。つまり２次側回路に瞬時に大電流を流そうとした場合、２次側回路のインダクタンスは小さい必要があり、これは２次側回路の配線長は極力短くするということに他ならない。原理的には３つのハーフブリッジに対して、１つのトランスで実現することは可能であるが、物理的にそれぞれのハーフブリッジの間には、或る距離が発生する。２次側回路の配線長さを極小としようとした場合、トランス１個であると２次側回路のインダクタンスの大きさには、おのずと限界があり、必要な性能を満足できないという事態が発生するおそれがある。本実施例のようにハーフブリッジごとにトランスを配置すれば、これに対処することができる。なお、通常トランスの１次側の巻数は２次側の巻数より大きいため、１次側に流れる電流は少なく、よって１次側の配線長は長くなっても問題はない。
【００３６】
（第６の実施例）
図８は本発明の第６の実施例を示す回路図である。本例は、第１の実施例の問題点を改善した実施例であり、図９は図８の回路各部における波形図である。 まず、第１の実施例の問題点を図１０を用いて説明する。これは、同じ長さの駆動指令を異なるタイミングで動作させた場合の回路各部の波形である。図１０において、駆動指令タイミング１と駆動指令タイミング２は図示のように異なったタイミングで駆動指令が入力した場合を示す。図１０から判るように、駆動指令の入力タイミングが異なると、Ｖｇ１１の長さが異なり、同じ長さの駆動指令を入力しているにも関わらず、パワートランジスタに供給する電流パルスの数（Ｉｂのパルス数）が異なるという事態が発生する。このような事態は駆動指令に対しての動作精度が悪いことを意味しており、この回路をインバータ回路などに用いてモータを駆動した場合には、インバータの出力電流が歪み、結果としてモータの効率が落ちたり、動作音が大きくなるといったような問題が発生する。この問題点を改善したのが、本実施例である。
【００３７】
他の実施例との違いはタイミング制御回路１０の内容である。この回路は、２つのＥＮ（イネーブル）端子付きのＤ−ＦＦ１およびＤ−ＦＦ２と、２つＮＯＴ回路と、１つのＯＲ回路で構成される。このときＤ−ＦＦ１は、ＰＴの立ち上りで、入力であるＤの値（駆動指令）をラッチするものとし、Ｄ−ＦＦ２はＰＴの立ち下がりでラッチするものとする。また、ＥＮ端子がＨレベルのときイネーブルとする。
【００３８】
本制御回路は図９に示すように、駆動指令が入った直後におけるＰＴの変移方向を参照してタイミングを取るように動作する。つまり駆動指令が入った直後にＰＴが立ち上がったら、その後はＰＴの立ち上がりでラッチを行い、駆動指令が入った直後にＰＴが立ち下がったら、その後はＰＴの立ち下がりでラッチを行う。例えば、駆動指令タイミング１に示すように、駆動指令が入った直後にＰＴが立ち上がったら、そのＰＴの立ち上がりでＶｇ１１はＨレベルになり、駆動指令が立ち下がった後に、ＰＴが立ち上がったときＶｇ１１はＬレベルに戻る。また、駆動指令タイミング２に示すように、駆動指令が入った直後にＰＴが立ち下がったら、そのＰＴが立ち下がりでＶｇ１１はＨレベルになり、駆動指令が立ち下がった後に、ＰＴが立ち下がったときＶｇ１１はＬレベルに戻る。したがって図９の例では、ベース電流Ｉｂのパルスはどちらのタイミングでも共に３個が入力されることになる。つまり、駆動指令の幅が一定であれば、駆動指令の入るタイミングにかかわらずパワートランジスタに供給するパルスの数は一定となる。
【００３９】
（第７の実施例）
図１１は本発明の第７の実施例を示す回路図であり、図１２は図１１の回路各部における波形図である。本実施例もタイミング制御回路１０の内容が異なっている。この回路はＤ−ＦＦ３およびＤ−ＦＦ４と、４つのＮＯＴ回路と、４つのＡＮＤ回路と、１つのＯＲ回路で構成される。この実施例では、図１２に示すように、Ｖｇ１１がＬレベルからＨレベルに変わる時は、ＰＴの立ち上りで変化し、ＨレベルからＬレベルに変わる時はＰＴの立ち下がりで動作する。つまり駆動指令が立ち上がった後、ＰＴが立ち上がったときＶｇ１１はＨレベルになり、駆動指令が立ち下がった後に、ＰＴが立ち下がったときＶｇ１１はＬレベルに戻る。これにより、第６の実施例と同様に、駆動指令の幅が一定であれば、駆動指令が入るタイミングにかかわらず、パワートランジスタに供給するパルスが一定になるようにしたものである。
【００４０】
なお、第６、第７の実施例に示すタイミング制御回路１０の論理回路は一例であり、駆動指令の幅が一定であれば、駆動指令が入るタイミングにかかわらず、パワートランジスタに供給するパルスが一定になるように論理回路を構成すればよい。
【図面の簡単な説明】
【図１】本発明の第１の実施例の回路図。
【図２】図１の回路各部の波形図。
【図３】本発明の第２の実施例の回路図。
【図４】本発明の第３の実施例の回路図。
【図５】図４の回路各部の波形図。
【図６】本発明の第４の実施例の回路図。
【図７】本発明の第５の実施例の回路図。
【図８】本発明の第６の実施例の回路図。
【図９】図８の回路各部の波形図。
【図１０】第１の実施例における問題点を説明するための波形図。
【図１１】本発明の第７の実施例の回路図。
【図１２】図１１の回路各部の波形図。
【図１３】従来例の回路図。
【図１４】図１３の回路各部の波形図。
【符号の説明】
１…パワートランジスタ ２…直流電源
３…トランス ４…パルス発振回路
５…負荷 ６…センス回路
７…入力端子 ８…パルス電源
９…パルス周期センス回路 １０…タイミング制御回路
１１…３相モータ
ＳＷ１、ＳＷ２…スイッチ Ｄｓ１、Ｄｓ２…ダイオード
Ｄ１…半波整流回路を構成するダイオード
【発明の属する技術分野】
本発明は、電流制御型素子、例えばパワートランジスタをパルス電流で駆動する際におけるスイッチング時の損失を低減する技術に関する。
【０００２】
【従来の技術】
従来のパワートランジスタ用駆動回路としては、「ＳＩＴを用いたフォークリフト用コントローラ」、保田 保、吉澤 敏夫、（株）豊田自動織機製作所、電気学会電子デバイス研究会資料ｖｏｌ．ＥＤＤ−９０−６４、ｐｐ．５７−６４、１９９０に示すものが知られている。この従来例では小電流領域から大電流領域までパワートランジスタが過飽和にならないように工夫が施され、ベース電流の最適化が図られている。しかし、この従来例ではＤＣ−ＤＣコンバータのスイッチオフの間に供給するエネルギーをチョークコイル中に蓄積する必要がある。チョークコイルの単位体積当たりに蓄積できる最大のエネルギーは磁性材の特性で決まるため、大きなエネルギーの蓄積には大きなチョークコイルが必要となる。その結果、電源の小型化が制限される。さらにＤＣ−ＤＣコンバータの出力を安定な直流にするため、一般的にはフィードバックによる制御回路が用いられている。この制御回路によってもＤＣ−ＤＣコンバータの大きさおよびコストが制限され、小型・低コスト化の妨げとなる。
【０００３】
上記のごとき問題を解決するため本出願人は、ＤＣ−ＤＣコンバータを用いずに、直流電源から直接に最適なレベルのパルス電流を作り、それをパワートランジスタのベースに供給するようにしたパワートランジスタ駆動電源回路を既に出願している（特願２００１−６８３８２：未公開）。この回路においては、ＤＣ−ＤＣコンバータを用いず直流電源から直接に最適なパルス電流を作り、パワートランジスタのベースに供給するようにしているので、回路の構成要素を従来よりも少なくでき、その結果として回路を小型・低コスト化することができる。
【０００４】
図１３は、上記本出願人の先行技術の回路図である。図１３ではトランス３の１次巻線にスイッチＳＷ１、ＳＷ２とダイオードＤｓ１、Ｄｓ２からなるスイッチング回路が設けられ、このスイッチング回路を介してトランス３の１次巻線の両端が正、負それぞれの方向で直流電源２に接続される。なお、トランス３の１次巻線と２次巻線は同方向に巻かれている。トランス３の２次巻線には、１次側が直流電源の正（または負）方向に接続されたときだけ電流が流れ出る方向のダイオードＤ１からなる半波整流回路（全波整流回路でも可能）が設けられ、半波整流回路の出力が電流調整回路となるＭＯＳＦＥＴ−Ｍ１を介してパワートランジスタ１のベースに接続されている。ＭＯＳＦＥＴ−Ｍ１のゲートはセンス回路６の出力に接続されている。センス回路６は高耐圧ダイオードＨＶ、ＭＯＳＦＥＴ−Ｍおよび抵抗Ｒによって構成され、コレクタ電圧に応じてＭＯＳＦＥＴ−Ｍ１のゲートに与える電圧を制御する。また、パワートランジスタ１のコレクタ端子は負荷（例えば誘導性負荷）５を介して電源Ｖｃｃに接続されている。なお、パワートランジスタ１のエミッタ端子側に負荷を接続する場合もある。また、パワートランジスタ１のオン・オフを制御する駆動指令ＳＧ１（例えばオン・オフ信号で外部の制御装置から与えられる）は入力端子７から入力する。
【０００５】
上記の回路において、スイッチＳＷ１、ＳＷ２はパルス発振回路４から与えられるパルス信号Ｖｇ１に従ってオン・オフする。まずスイッチＳＷ１、ＳＷ２がオンになっているとする。このときスイッチＳＷ１、ＳＷ２を介して直流電源２からトランス３の１次巻線に向かって電流が流れ、この電流のエネルギーがトランス３のコアを励磁する。励磁されたトランス３を通って直流電源２のエネルギーが２次側に供給され、トランス３の１次側には励磁分よりも多くの電流が直流電源２から流れ込んでくる。その結果、トランス３の２次巻線からパワートランジスタ１のベースに向かって電流が供給される。次に、スイッチＳＷ１、ＳＷ２がオフすると、トランス３のコア内に蓄積した励磁分のエネルギーがダイオードＤｓ１、Ｄｓ２を通って直流電源２に返される。このとき半波整流回路のダイオードＤによって電流がトランス３の２次巻線を流れることができない。この回路においては、トランス３以外にエネルギーを磁気として貯めることのできる要素を持っていないので、トランス３からエネルギーが通ってこなければパワートランジスタ１のベースに電流を供給することができない。結果としてパワートランジスタ１のベースにはスイッチＳＷ１、ＳＷ２のオン・オフに従ってパルス状の電流が供給されることになる。
【０００６】
次に、電流調整機能について説明する。センス回路６によってコレクタ電圧が検出され、コレクタ電圧が高いときにはＭＯＳＦＥＴ−Ｍ１のゲートに大きな電圧が加えられ、コレクタ電圧が低くなるとＭＯＳＦＥＴ−Ｍ１のゲートが低くなるように調整される。その結果、ＭＯＳＦＥＴ−Ｍ１の抵抗値がコレクタ電圧に応じて変化する。コレクタ電圧が高いときにはＭＯＳＦＥＴ−Ｍ１の抵抗が小さく、その結果、制御回路のスイッチＳＷ１、ＳＷ２がオンしたときにトランス３の２次巻線から大きな電流がパワートランジスタ１のベースに供給される。逆にベース電流が過剰に供給されるとコレクタ電圧が減少し、ＭＯＳＦＥＴ−Ｍ１の抵抗が大きくなる。その結果、トランス３の２次巻線からベースに供給される電流が絞られる。このように従来ではパルス電流のオン・オフ幅を調整することによって最適なベース電流を得ていたのに対し、上記先行技術の回路ではパルス電流の高さが調整され、結果的には同様に最適なベース電流を得ることが出来る。
【０００７】
【発明が解決しようとする課題】
上記のように、本出願人の先行技術では、回路の構成要素を従来よりも少なくでき、その結果として回路を小型・低コスト化することができる、という効果が得られる。しかし、上記の回路においては、次のごとき問題が残った。
図１４は、図１３の回路各部における信号波形を示すタイミングチャートである。図１４において、Ｖｇ１はスイッチＳＷ１、ＳＷ２のオン・オフを制御するパルス信号、Ｖ２はトランス３の２次巻線電圧、ＳＧ１はパワートランジスタ１の動作・停止を制御する駆動指令、Ｉｂはパワートランジスタ１のベース電流、Ｖｃｅはパワートランジスタ１のコレクタ・エミッタ間電圧である。
トランス３からパルス状の電流が供給可能な状態において、駆動指令ＳＧ１がＨレベル（オン指令）になったとする。その結果、パワートランジスタ１のベースに電流Ｉｂが流れる。この電流Ｉｂが流れることによって、パワートランジスタ１にキャリヤが注入され、やがてパワートランジスタ１はオン状態に至る。パワートランジスタ１のオン状態はキャリヤの注入によって始まるが、注入と同時にフルオン状態になるわけではなく、パワートランジスタ１の主電流経路内がキャリヤで満たされ、伝導度変調状態となることによってフルオン状態に至る。したがって注入するキャリヤが少ないと、オンはするが、オン抵抗の高い状態となる。例えば、図１４においてベース電流Ｉｂのパルス１個分でパワートランジスタ１に対してフルオンできるキャリヤを注入できるものとすれば、図１４に示すように、スイッチＳＷ１、ＳＷ２を制御するパルス信号Ｖｇ１のＨレベル状態の途中で駆動指令ＳＧ１がＨレベルになった場合には、Ｉｂのパルス１個分よりも少ない電荷しか注入できない。そのためパワートランジスタ１はオンはするが、図中のｔｐの期間はオン抵抗が高い状態となる。このような現象はパワートランジスタ１のスイッチング損失の増大につながる。
【０００８】
本発明は、上記のごとき先行技術における問題点を解決し、スイッチング損失の増大を防止した電流制御型素子用駆動回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記の目的を達成するため、本発明においては特許請求の範囲に記載するように構成している。すなわち請求項１に記載の発明においては、直流電源とトランスを備えた電流制御型素子の駆動回路であって、前記直流電源の出力両端と前記トランスの１次巻線の両端とを正、負方向に交互に接続することによって前記トランスの１次巻線にパルス電流を流す第１のスイッチング回路と、前記トランスの１次巻線に正または負の何れか一方向の電流が流れるときに前記トランスの２次巻線に電流が流れるような方向の半波整流回路、または前記１次巻線に正負どちらの方向に電流が流れるときでも前記トランスの２次巻線に電流が流れるような全波整流回路と、前記電流制御型素子の制御端子に対して供給する電流を調整する第２のスイッチング回路と、を備え、前記トランスの２次巻線の両端と前記電流制御型素子の制御端子および一方の電源端子との間に、前記半波整流回路または前記全波整流回路の出力を前記第２のスイッチング回路を介して前記電流制御型素子の制御端子へ与えるように、前記半波整流回路または前記全波整流回路を接続し、かつ、前記トランスの１次巻線または２次巻線にパルス電流が流れるタイミングと前記第２のスイッチング回路がオンするタイミングとを同期させるように構成している。
このようにトランスの１次巻線または２次巻線にパルス電流が流れるタイミングと第２のスイッチング回路がオンするタイミングとを同期させることにより、電流制御型素子の制御端子に流れる電流は、第１のスイッチング回路のオン状態に対応した電流になるので、注入電荷が減少してオン抵抗が高い期間が生じることがなくなり、スイッチング損失を減少させることが出来る。
【００１０】
また、請求項２に記載の発明においては、トランスの１次巻線または２次巻線にパルス電流が流れるタイミングを検出するタイミング検出手段と、外部から与えられる駆動信号と前記タイミング検出手段の検出結果とに応じて第２のスイッチング回路の開閉タイミングを制御する制御手段と、を備え、トランスの２次巻線の両端と電流制御型素子の制御端子および一方の電源端子との間に、半波整流回路または全波整流回路の出力を第２のスイッチング回路を介して電流制御型素子の制御端子へ与えるように、半波整流回路または全波整流回路を接続し、前記制御手段はトランスの１次巻線または２次巻線にパルス電流が流れるタイミングと第２のスイッチング回路がオンするタイミングとを同期させるように制御するものである。このように構成したことにより請求項１と同等の効果が得られる。
【００１１】
また、請求項３に記載の発明は、請求項２におけるタイミング検出手段として、電気的に絶縁された信号伝達手段を介して制御手段に検出結果を送る構成としたものである。上記の電気的に絶縁された信号伝達手段とは、例えばフォトカプラのように光信号を利用したものを用いることが出来る。このような信号伝達手段を用いることにより、トランスの２次側からだけではなく、１次側からタイミングを検出することが可能になる。
【００１２】
また、請求項４に記載の発明においては、タイミング制御手段は、駆動信号が入った後におけるタイミング検出手段の出力の最初の変移方向に応じて、第２のスイッチング回路を開閉するタイミングを制御することにより、駆動信号の幅が一定であれば、駆動信号が入るタイミングにかかわらず、電流制御型素子に供給するパルス電流のパルス数が一定になるように制御するものである。
【００１３】
また、請求項５に記載の発明においては、タイミング制御手段は、駆動信号が入った後におけるタイミング検出手段の出力の立上りまたは立下がりの発生に応じて、第２のスイッチング回路を非導通状態から導通状態とし、駆動信号が停止した後におけるタイミング検出手段の出力の立上りまたは立下がりの発生に応じて、第２のスイッチング回路を導通状態から非導通状態とすることにより、駆動信号の幅が一定であれば、駆動信号が入るタイミングにかかわらず、電流制御型素子に供給するパルス電流のパルス数が一定になるように制御するものである。
【００１４】
また、請求項６に記載の発明においては、トランスが複数の２次巻線を有し、各２次巻線に２次側の各回路が接続され、トランスの１次側は共通の１組の回路とすることにより、一つのトランスと一つの１次側回路で、複数の電流制御型素子に駆動電力を供給できるように構成したものである。このように構成することにより、一つのトランスと一つの１次側回路で、複数の電流制御型素子に駆動電力を供給できるので、構成部品をさらに減少させることが出来、全体の回路を小型化することが出来る。
【００１５】
また、請求項７に記載の発明においては、複数の２次巻線毎に、第２のスイッチング回路の開閉タイミングを制御するタイミング制御手段を備え、２次側の各回路毎に、２次巻線にパルス電流が流れるタイミングと第２のスイッチング回路がオンするタイミングとを同期させるように構成している。
【００１６】
【発明の効果】
請求項１、請求項２に記載の発明においては、電流制御型素子がターンオンする際には必ずパルス１個分のベース電流が流れ、速やかに電流制御型素子をフルオン状態にすることができる。したがってスイッチング損失の増大を防ぐことが可能になるという効果が得られる。
【００１７】
また、請求項３に記載の発明においては、フォトカプラのような電気的に絶縁された信号伝達手段を用いることにより、トランスの１次側から直接にタイミングを検出することが出来る。
【００１８】
また、請求項４、請求項５に記載の発明においては、駆動信号の幅が一定であれば、駆動信号が入るタイミングにかかわらず、電流制御型素子に供給するパルス電流のパルス数が一定になるように制御することが出来るので、同じ長さの駆動信号を入力しているにも関わらず、電流制御型素子に供給する電流パルスの数が異なるという事態が発生するおそれがない。
【００１９】
また、請求項６に記載の発明においては、パルス電源の１次側を共通化することによってコストを低減することができる。
【００２０】
また、請求項７に記載の発明においては、各電流制御型素子に対する駆動信号がパルス電源の周期に対してばらばらに入ってきても、２次側で駆動信号とパルス周期のタイミングを合わせているので、それぞれのスイッチング回路の各電流制御型素子のスイッチング損失の増大を防ぐことが可能である。つまり、パルス電源の１次側を共通化することによってコスト低減を図り、複数のパワートランジスタの制御の自由度を確保しつつ、スイッチング損失の増大を防ぐことができる、という効果が得られる。
【００２１】
【発明の実施の形態】
（第１の実施例）
図１は本発明の第１の実施例を示す回路図である。
【００２２】
図１において、パルス発生回路４と直流電源２とダイオードＤｓ１およびＤｓ２とスイッチＳＷ１およびＳＷ２とトランス３はパルス電源８を構成している。また、パルス周期センス回路９はＭＯＳＦＥＴ−ＭＳと一端が所定の電位Ｖｄにつながれた抵抗Ｒ１によって構成され、ＭＯＳＦＥＴ−ＭＳのゲートがトランス３の出力の一端に、ソースまたはドレインがトランス３の出力の他端に接続されている。このパルス周期センス回路９の出力ＰＴは、Ｄ−ＦＦから構成されるタイミング制御回路１０のクロック入力端子に接続されている。タイミング制御回路１０の出力Ｖｇ１１は、センス回路６を介して電流調整回路となるＭＯＳＦＥＴ−Ｍ１のゲートに与えられる。なお、本発明においては、センス回路６は必須の構成要素ではなく、省略することも出来る。その場合にはＶｇ１１が直接にＭＯＳＦＥＴ−Ｍ１のゲートに与えられる。センス回路６の作用効果は前記先行技術で説明した内容と同じである。
【００２３】
その他、ダイオードＤ１からなる半波整流回路（全波整流回路でも可能）が設けられ、半波整流回路の出力が電流調整回路となるＭＯＳＦＥＴ−Ｍ１を介してパワートランジスタ１のベースに接続されている。ＭＯＳＦＥＴ−Ｍ１のゲートはセンス回路６の出力に接続されている。センス回路６は高耐圧ダイオードＨＶ、ＭＯＳＦＥＴ−Ｍおよび抵抗Ｒによって構成され、コレクタ電圧に応じてＭＯＳＦＥＴ−Ｍ１のゲートに与える電圧を制御する。また、パワートランジスタ１のコレクタ端子は負荷（例えば誘導性負荷）５を介して電源Ｖｃｃに接続されている。
【００２４】
図２は、図１の回路各部の波形図である。以下、図２に基づいて図１の回路の動作を説明する。
パルス電源８は、パルス発生回路４の出力Ｖｇ１で、スイッチＳＷ１およびＳＷ２を所定の周期でオン・オフさせることにより、図２のＶ２に示すようなパルスをトランス３の２次側に出力するものとする。
パルス周期センス回路９は、パルス電源８の出力に応じてＭＯＳＦＥＴ−ＭＳをオン・オフすることにより、パルス電源８の周期に同期した信号ＰＴを出力する。また、タイミング制御回路１０のＤ−ＦＦはクロック端子ＣＫに入力するパルス周期センス回路の出力ＰＴの立ち上がりで駆動指令ＳＧ１をラッチする。なお、ここでは、パルス周期センス回路９とタイミング制御回路１０は図示した構成としたが同様な動作をする他の回路でも良い。また、図１において、パワートランジスタ１はパルス電源８の出力パルス１個分でフルオン状態に至るものとする。
【００２５】
上記のように、駆動指令ＳＧ１の入力後にＶｇ１１が立ち上がるタイミングをＰＴ（パルス電源８の出力に同期）と同期させた結果、図２の時点ｔ１までは、ＭＯＳＦＥＴ−Ｍ１のゲート信号レベル（図２のＶｇ１１）はＬレベルで、ＭＯＳＦＥＴ−Ｍ１はオフとなっている。よって、パワートランジスタ１に対してはベース電流Ｉｂが流れず、パワートランジスタ１はオフ状態である。時点ｔ１以降はＭＯＳＦＥＴ−Ｍ１のゲート信号レベルはＨレベルとなってＭＯＳＦＥＴ−Ｍ１はオンする。そのためパワートランジスタ１に対しては、まずパルス一つ分のベース電流が流れ、パワートランジスタ１は速やかにフルオン状態に至る。ＭＯＳＦＥＴ−Ｍ１がオンしている間はダイオードＤ１により半波整流されたベース電流が流れ、ＭＯＳＦＥＴ−Ｍ１がオフするとパワートランジスタ１はやがてオフ状態となる。
【００２６】
上記のように、第１の実施例では、トランジスタパワートランジスタ１へのベース電流の供給源であるパルス電源８のパルス出力の周期と、パワートランジスタ１へのベース電流をコントロールするＭＯＳＦＥＴ−Ｍ１のオンとを同期させることにより、従来例にみられたようにパルス周期の途中でＭＯＳＦＥＴ−Ｍ１がオンすることがなく、パワートランジスタ１がターンオンする際には必ずパルス１個分のベース電流が流れ、速やかにパワートランジスタ１をフルオン状態にすることができる。したがってスイッチング損失の増大を防ぐことが可能になるという効果が得られる。
【００２７】
（第２の実施例）
図３は本発明の第２の実施例を示す回路図である。第１の実施例と同様な構成については同じ記号で示している。第１の実施例との違いは、パルス周期センス回路９としてフォトカプラＰＣを用い、パルス発生回路４の出力Ｖｇ１を直接に検出している点である。その他の動作は第１の実施例と同じである。フォトカプラＰＣのように電気的に絶縁された信号伝達手段を介して信号を伝送すれば、トランス３の１次側から直接にタイミングを検出することが出来る。なお、フォトカプラに限らず、電気的に絶縁された信号伝達手段であれば同様に適用可能である。
【００２８】
（第３の実施例）
図４は本発明の第３の実施例を示す回路図である。第１の実施例と同様な構成については同じ記号で示している。第１の実施例との違いは、第１の実施例が半波整流することによってパルス電源の正側出力のみを使用していたのに対し、ダイオードＤ１をＭＯＳＦＥＴ−Ｍ２とダイオードとの並列回路に置き換え、パルス電源の負側出力も使用する点が異なる。なお、パルス周期センス回路９、タイミング制御回路１０の中身は図１または図３と同様なので、ブロックのみを示している。また、センス回路６は表示を省略したが、図１、図３と同様に設けてもよい。
【００２９】
以下、動作を図５を併用して説明する。図５は、回路各部の波形である。第１の実施例と同様に、駆動指令ＳＧ１をパルス周期センス回路９の出力ＰＴの立ち上りでラッチし、ＭＯＳＦＥＴ−Ｍ１のゲート駆動信号Ｖｇ１１としている。またＶｇ１１をＮＯＴ回路ＩＮＶで反転した信号Ｖｇ１２を作り、これをＭＯＳＦＥＴ−Ｍ２のゲート端子へ入力している。したがってＭＯＳＦＥＴ−Ｍ１をオンさせている時はＭＯＳＦＥＴ−Ｍ２はオフであり、ＭＯＳＦＥＴ−Ｍ２の両端は並列接続されたダイオードによって導通するので、トランス３とＭＯＳＦＥＴ−Ｍ１はつながれていることと同じ、つまり第１の実施例と同じである。そのため時点ｔ１〜ｔ２の動作は、第１の実施例と同じである。時点ｔ２以降の動作は、ＭＯＳＦＥＴ−Ｍ１がオフ、ＭＯＳＦＥＴ−Ｍ２がオンになり、ｔ１〜ｔ２の動作におけるＭＯＳＦＥＴ−Ｍ２とＭＯＳＦＥＴ−Ｍ１の役割が逆となる。つまり、ＭＯＳＦＥＴ−Ｍ１に並列接続されたダイオードが半波整流用として動作する。よってパルス電源８の負側パルスに同期して、パワートランジスタ１からベース電流Ｉｂが引き出されることになる。上記の構成により、本実施例では第１の実施例にくらべて素早くオン状態からオフ状態へ遷移するという効果が得られる。
【００３０】
（第４の実施例）
図６は本発明の第４の実施例を示す回路図である。この実施例は複数のパワートランジスタを持ったシステムの例である。本例ではパワートランジスタとその駆動回路込みでスイッチング回路と記述している。スイッチング回路の部分はほぼ第３の実施例と同じであるが、勿論第１または第２の実施例と同じでもよい。この例においては、スイッチング回路はＡとＢの２個有する場合を示している。構成上の特徴は、トランス３の１次側回路を共通にし、トランス３の２次側回路をパワートランジスタの数だけ設けている。そしてパルス電源のパルス周期の検知は各２次巻線毎に行ない、タイミング制御回路１０も各スイッチング回路毎に設けている。したがって、各パワートランジスタに対する駆動指令がパルス電源８の周期に対してばらばらに入ってきても、２次側で駆動指令とパルス周期のタイミングを合わせているので、それぞれのスイッチング回路の各パワートランジスタのスイッチング損失の増大を防ぐことが可能である。つまり、本実施例では、パルス電源８の１次側を共通化することによってコスト低減を図り、複数のパワートランジスタの制御の自由度を確保しつつ、スイッチング損失の増大を防ぐことができる、という効果が得られる。
【００３１】
なお、パルス電源８のパルス周期は共通の一つのみなので、例えば第２の実施例のように、フォトカプラを用いて１次側でパルス周期を検出したり、２次側全体でパルス周期センス回路９を１個のみ設けた場合でも、タイミング制御回路１０を各スイッチング回路毎に設ければ、各駆動指令にそれぞれ同期して各スイッチング回路を制御することが出来る。
【００３２】
（第５の実施例）
図７は本発明の第５の実施例を示す回路図である。これは第４の実施例と同様に複数のパワートランジスタを持ったシステムでの実施例であり、直流電源で３相モータを駆動する際に用いられるインバータ回路ヘの適用例である。本例でも第４の実施例と同様に、パワートランジスタとその駆動回路込みでスイッチング回路と記述している。すなわち、スイッチング回路Ａ１とスイッチング回路Ａ２でハーフブリッジを構成して３相モータ１１のＵ相を制御し、同様にスイッチング回路Ｂ１とスイッチング回路Ｂ２でＶ相を、スイッチング回路Ｃ１とスイッチング回路Ｃ２でＷ相を制御する。スイッチング回路の部分はほぼ第３の実施例と同じであるが、２個のスイッチング回路のパワートランジスタが直列に接続され、その直列回路の一端が電源Ｖｃｃへ、他の一端が接地されてハーフブリッジを構成し、上記直列回路の接続点から３相モータ１１の各相へ接続されている。
【００３３】
構成上の特徴は、それぞれのハーフブリッジごとに、つまり２個のスイッチング回路ごとにトランスを有し、各トランスには２組の２次巻線を備え、それぞれの２次巻線ごとにスイッチング回路を構成している。ただし、１次側ではトランス以外の回路は全てに共通の１組のみである。また、それぞれのスイッチング回路ごとに、パルス電源８のパルス周期の検知を２次側で行ない、かつ、タイミング制御回路１０を設けて各駆動指令との同期を図っている。
【００３４】
本実施例においても、第４の実施例と同様に、各パワートランジスタに対する駆動指令がパルス電源８の周期に対してばらばらに入ってきても、２次側でタイミングを合わせているので、それぞれのスイッチング回路の各パワートランジスタのスイッチング損失の増大を防ぐことが可能である。
【００３５】
なお、パルス電源を用いた駆動において、パワートランジスタに対し、瞬時にベース電流を流すことがスイッチング損失を増大させないことにつながることは、前述した。つまり２次側回路に瞬時に大電流を流そうとした場合、２次側回路のインダクタンスは小さい必要があり、これは２次側回路の配線長は極力短くするということに他ならない。原理的には３つのハーフブリッジに対して、１つのトランスで実現することは可能であるが、物理的にそれぞれのハーフブリッジの間には、或る距離が発生する。２次側回路の配線長さを極小としようとした場合、トランス１個であると２次側回路のインダクタンスの大きさには、おのずと限界があり、必要な性能を満足できないという事態が発生するおそれがある。本実施例のようにハーフブリッジごとにトランスを配置すれば、これに対処することができる。なお、通常トランスの１次側の巻数は２次側の巻数より大きいため、１次側に流れる電流は少なく、よって１次側の配線長は長くなっても問題はない。
【００３６】
（第６の実施例）
図８は本発明の第６の実施例を示す回路図である。本例は、第１の実施例の問題点を改善した実施例であり、図９は図８の回路各部における波形図である。 まず、第１の実施例の問題点を図１０を用いて説明する。これは、同じ長さの駆動指令を異なるタイミングで動作させた場合の回路各部の波形である。図１０において、駆動指令タイミング１と駆動指令タイミング２は図示のように異なったタイミングで駆動指令が入力した場合を示す。図１０から判るように、駆動指令の入力タイミングが異なると、Ｖｇ１１の長さが異なり、同じ長さの駆動指令を入力しているにも関わらず、パワートランジスタに供給する電流パルスの数（Ｉｂのパルス数）が異なるという事態が発生する。このような事態は駆動指令に対しての動作精度が悪いことを意味しており、この回路をインバータ回路などに用いてモータを駆動した場合には、インバータの出力電流が歪み、結果としてモータの効率が落ちたり、動作音が大きくなるといったような問題が発生する。この問題点を改善したのが、本実施例である。
【００３７】
他の実施例との違いはタイミング制御回路１０の内容である。この回路は、２つのＥＮ（イネーブル）端子付きのＤ−ＦＦ１およびＤ−ＦＦ２と、２つＮＯＴ回路と、１つのＯＲ回路で構成される。このときＤ−ＦＦ１は、ＰＴの立ち上りで、入力であるＤの値（駆動指令）をラッチするものとし、Ｄ−ＦＦ２はＰＴの立ち下がりでラッチするものとする。また、ＥＮ端子がＨレベルのときイネーブルとする。
【００３８】
本制御回路は図９に示すように、駆動指令が入った直後におけるＰＴの変移方向を参照してタイミングを取るように動作する。つまり駆動指令が入った直後にＰＴが立ち上がったら、その後はＰＴの立ち上がりでラッチを行い、駆動指令が入った直後にＰＴが立ち下がったら、その後はＰＴの立ち下がりでラッチを行う。例えば、駆動指令タイミング１に示すように、駆動指令が入った直後にＰＴが立ち上がったら、そのＰＴの立ち上がりでＶｇ１１はＨレベルになり、駆動指令が立ち下がった後に、ＰＴが立ち上がったときＶｇ１１はＬレベルに戻る。また、駆動指令タイミング２に示すように、駆動指令が入った直後にＰＴが立ち下がったら、そのＰＴが立ち下がりでＶｇ１１はＨレベルになり、駆動指令が立ち下がった後に、ＰＴが立ち下がったときＶｇ１１はＬレベルに戻る。したがって図９の例では、ベース電流Ｉｂのパルスはどちらのタイミングでも共に３個が入力されることになる。つまり、駆動指令の幅が一定であれば、駆動指令の入るタイミングにかかわらずパワートランジスタに供給するパルスの数は一定となる。
【００３９】
（第７の実施例）
図１１は本発明の第７の実施例を示す回路図であり、図１２は図１１の回路各部における波形図である。本実施例もタイミング制御回路１０の内容が異なっている。この回路はＤ−ＦＦ３およびＤ−ＦＦ４と、４つのＮＯＴ回路と、４つのＡＮＤ回路と、１つのＯＲ回路で構成される。この実施例では、図１２に示すように、Ｖｇ１１がＬレベルからＨレベルに変わる時は、ＰＴの立ち上りで変化し、ＨレベルからＬレベルに変わる時はＰＴの立ち下がりで動作する。つまり駆動指令が立ち上がった後、ＰＴが立ち上がったときＶｇ１１はＨレベルになり、駆動指令が立ち下がった後に、ＰＴが立ち下がったときＶｇ１１はＬレベルに戻る。これにより、第６の実施例と同様に、駆動指令の幅が一定であれば、駆動指令が入るタイミングにかかわらず、パワートランジスタに供給するパルスが一定になるようにしたものである。
【００４０】
なお、第６、第７の実施例に示すタイミング制御回路１０の論理回路は一例であり、駆動指令の幅が一定であれば、駆動指令が入るタイミングにかかわらず、パワートランジスタに供給するパルスが一定になるように論理回路を構成すればよい。
【図面の簡単な説明】
【図１】本発明の第１の実施例の回路図。
【図２】図１の回路各部の波形図。
【図３】本発明の第２の実施例の回路図。
【図４】本発明の第３の実施例の回路図。
【図５】図４の回路各部の波形図。
【図６】本発明の第４の実施例の回路図。
【図７】本発明の第５の実施例の回路図。
【図８】本発明の第６の実施例の回路図。
【図９】図８の回路各部の波形図。
【図１０】第１の実施例における問題点を説明するための波形図。
【図１１】本発明の第７の実施例の回路図。
【図１２】図１１の回路各部の波形図。
【図１３】従来例の回路図。
【図１４】図１３の回路各部の波形図。
【符号の説明】
１…パワートランジスタ ２…直流電源
３…トランス ４…パルス発振回路
５…負荷 ６…センス回路
７…入力端子 ８…パルス電源
９…パルス周期センス回路 １０…タイミング制御回路
１１…３相モータ
ＳＷ１、ＳＷ２…スイッチ Ｄｓ１、Ｄｓ２…ダイオード
Ｄ１…半波整流回路を構成するダイオード
Claims (7)
- 直流電源とトランスを備えた電流制御型素子の駆動回路であって、
前記直流電源の出力両端と前記トランスの１次巻線の両端とを正、負方向に交互に接続することによって前記トランスの１次巻線にパルス電流を流す第１のスイッチング回路と、
前記トランスの１次巻線に正または負の何れか一方向の電流が流れるときに前記トランスの２次巻線に電流が流れるような方向の半波整流回路、または前記１次巻線に正負どちらの方向に電流が流れるときでも前記トランスの２次巻線に電流が流れるような全波整流回路と、
前記電流制御型素子の制御端子に対して供給する電流を調整する第２のスイッチング回路と、を備え、
前記トランスの２次巻線の両端と前記電流制御型素子の制御端子および一方の電源端子との間に、前記半波整流回路または前記全波整流回路の出力を前記第２のスイッチング回路を介して前記電流制御型素子の制御端子へ与えるように、前記半波整流回路または前記全波整流回路を接続し、
かつ、前記トランスの１次巻線または２次巻線にパルス電流が流れるタイミングと前記第２のスイッチング回路がオンするタイミングとを同期させたことを特徴とする電流制御型素子用駆動装置。 - 直流電源とトランスを備えた電流制御型素子の駆動用電源回路であって、
前記直流電源の出力両端と前記トランスの１次巻線の両端とを正、負方向に交互に接続することによって前記トランスの１次巻線にパルス電流を流す第１のスイッチング回路と、
前記トランスの１次巻線に正または負の何れか一方向の電流が流れるときに前記トランスの２次巻線に電流が流れるような方向の半波整流回路、または前記１次巻線に正負どちらの方向に電流が流れるときでも前記トランスの２次巻線に電流が流れるような全波整流回路と、
前記電流制御型素子の制御端子に対して供給する電流を調整する第２のスイッチング回路と、
前記トランスの１次巻線または２次巻線にパルス電流が流れるタイミングを検出するタイミング検出手段と、
外部から与えられる駆動信号と前記タイミング検出手段の検出結果とに応じて前記第２のスイッチング回路の開閉タイミングを制御するタイミング制御手段と、を備え、
前記トランスの２次巻線の両端と前記電流制御型素子の制御端子および一方の電源端子との間に、前記半波整流回路または前記全波整流回路の出力を前記第２のスイッチング回路を介して前記電流制御型素子の制御端子へ与えるように、前記半波整流回路または前記全波整流回路を接続し、
かつ、前記タイミング制御手段は前記トランスの１次巻線または２次巻線にパルス電流が流れるタイミングと前記第２のスイッチング回路がオンするタイミングとを同期させるように制御することを特徴とする電流制御型素子用駆動装置。 - 前記タイミング検出手段は、前記トランスの１次巻線にパルス電流が流れるタイミングを検出し、かつ、電気的に絶縁された信号伝達手段を介して前記制御手段に検出結果を送るものであることを特徴とする請求項２に記載の電流制御型素子用駆動装置。
- 前記タイミング制御手段は、前記駆動信号が入った後における前記タイミング検出手段の出力の最初の変移方向に応じて、前記第２のスイッチング回路を開閉するタイミングを制御することにより、前記駆動信号の幅が一定であれば、前記駆動信号が入るタイミングにかかわらず、前記電流制御型素子に供給するパルス電流のパルス数が一定になるように制御することを特徴とする請求項２または請求項３に記載の電流制御型素子用駆動装置。
- 前記タイミング制御手段は、前記駆動信号が入った後における前記タイミング検出手段の出力の立上りまたは立下がりの発生に応じて、前記第２のスイッチング回路を非導通状態から導通状態とし、前記駆動信号が停止した後における前記タイミング検出手段の出力の立上りまたは立下がりの発生に応じて、前記第２のスイッチング回路を導通状態から非導通状態とすることにより、前記駆動信号の幅が一定であれば、前記駆動信号が入るタイミングにかかわらず、前記電流制御型素子に供給するパルス電流のパルス数が一定になるように制御することを特徴とする請求項２または請求項３に記載の電流制御型素子用駆動装置。
- 前記トランスが複数の２次巻線を有し、
各２次巻線に前記２次側の各回路が接続され、前記トランスの１次側は共通の１組の回路とすることにより、一つのトランスと一つの１次側回路で、複数の電流制御型素子に駆動電力を供給できるように構成したことを特徴とする請求項１乃至請求項５の何れかに記載の電流制御型素子用駆動装置。 - 前記複数の２次巻線毎に、前記第２のスイッチング回路の開閉タイミングを制御するタイミング制御手段を備え、
２次側の各回路毎に、２次巻線にパルス電流が流れるタイミングと前記第２のスイッチング回路がオンするタイミングとを同期させるように制御することを特徴とする請求項６に記載の電流制御型素子用駆動装置。
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