JP6431768B2 - スイッチ遷移速度の向上および駆動電力消費低減を図る安定した極めて短時間のインターロック遅延を有するハーフブリッジ接続半導体電力スイッチを駆動する方法および装置 - Google Patents

Description

本発明は、ハーフブリッジＨＢ構造において接続されるバイポーラ接合型トランジスタ（ＢＪＴ）、金属酸化物シリコン電界効果トランジスタ（ＭＯＳＦＥＴ）、炭化ケイ素電界効果トランジスタ（ＳｉＣＦＥＴ）、窒化ガリウム電界効果トランジスタ（ＧａＮＦＥＴ）、または接合型電界効果トランジスタ（ＪＦＥＴ）トランジスタなどの半導体電力スイッチを駆動する方法および回路に関し、これらのスイッチは、電気モータおよび発電機制御システム、連続および断続電源、電圧ＤＣ変速装置、およびその他多くの変換用途において或る形態の電力を別の形態の電力に変換するスイッチ部として主に使用される。パルス幅変調（ＰＷＭ）またはパルス密度変調（ＰＤＭ）で制御される電力スイッチのハーフブリッジ接続は、これらの用途で一般的に使用される技術である。

大部分の変換用途では、ハーフブリッジ接続電力スイッチは、印加された電圧間の両極を切り換える。両電力スイッチの導電時間の比を交番させると同時にデューティサイクルを設定することによって、生成された出力電圧値が定義される。このような電力変換の利点は、理論的には損失を伴わずにＤＣ−ＤＣ、ＤＣ−ＡＣ、またはＡＣ−ＡＣ電圧レベル間の双方向変換を可能にすることである。

両電力スイッチは２つの状態、すなわちオン状態とオフ状態を繰り返す。オフ状態中の電力スイッチの抵抗は非常に高いため、負荷電流が流れず、さらなる損失は生成されないが、オン状態中の電力スイッチは負荷電流を伝導させ、内部オン抵抗のために伝導損失が生成される。内部オン抵抗の値は非常に低いため伝導損失も非常に小さい。個々の電力スイッチの状態が変更されると、動作電圧と全体負荷回路の同時性により非常に高い損失が生じる可能性がある。状態変化を加速させることで、いわゆるスイッチング損失は低減する。オン期間中の遷移期、全体負荷回路を上回る電力スイッチは、いわゆるハードスイッチの場合、第２の電力スイッチのボディダイオードも含む。したがって、ハードスイッチ中、スイッチング損失と電磁妨害ＥＭＩは激増する。

電力スイッチ上の電源端子間の相互誘導電流は電力スイッチに永続的な損傷を及ぼすため、ハーフブリッジ接続電力スイッチにおいて２つのうち一方のみを同時に切り換えることができる。そのような状況が起こる可能性を防止するため、第２の電力スイッチをオンにするコマンドは、第１の電力スイッチをオフにするコマンド後、わずかな遅延、いわゆるデッドタイムＤＴをおいて実行されなければならない。デッドタイムＤＴの最小値は、実行される第１の電力スイッチのオフと第２の電力スイッチのオンとの間に特定の時間遅延、すなわちインターロック遅延ＩＤが存在するように、駆動信号伝搬遅延と遷移時間とのワーストケースでの組み合わせに加えて、あらゆる起こり得る作業条件下における電力スイッチの伝搬遅延や立ち上がり時間によって与えられる。両電力スイッチ間の電圧切り換えは、いわゆるソフトスイッチングを構成する負荷インダクタ、またはいわゆるハードスイッチングを構成する電力スイッチの１つによって行うことができる。スイッチングの種類は、ソフトスイッチングであれ、ハードスイッチングであれ、負荷電流方向に依存する。

デッドタイムＤＴを増やすと、相互誘導電流に対する回路の信頼性も高まるが、インターロック遅延が長くなるほど、特に高スイッチング周波数の場合のスイッチング比が減少し、送信される信号に歪みが生じる。インターロック遅延中、負荷電流は２つの電力スイッチの一方のボディダイオードを介して流れ、オンになった電力スイッチよりも劣ったボディダイオードのスイッチング性能のせいで追加の損失を招く。長いインターロック遅延の別の側面は、ボディダイオード伝導時間で生じる電荷担体である。こうした電荷担体は第１の電力スイッチにおいていわゆる逆回復電荷を形成し、第２の電力スイッチによって放出される。このような状況はハードスイッチングとして知られる。

このようなスイッチング損失を低減する従来の方法は、ソフトスイッチングを可能にする共振回路を追加することである。ハードスイッチングが排除されない場合、スイッチング損失を低減する一般的な方法は、ＰＷＭ周波数を低減すること、あるいは電力スイッチＰＴ１，ＰＴ２のソースＳおよびドレインＤと並列に接続され、寄生ダイオードの代わりに負荷を上回る追加の高速ダイオードを備えた回路を設けることである。動作ＰＷＭ周波数の低減は、負荷の十分なインダクタンスを有する応用回路にとってのみ有効となり得る。

電力損失が最小限である理想的なハードスイッチングは理論的には、電荷担体が形成されず、ハードスイッチ状況での逆回復がそれ以上生じ得ないように、インターロック遅延が十分に短い（１０ナノ秒範囲内）場合に達成され得る。したがって、スイッチング損失は相当に小さくなる。

スイッチング変換装置の重量とサイズを低減させる傾向に応じるには、搬送周波数の上昇が必須である。このようにして、より高い分解能と周波数の生成出力電圧を達成することができる。スイッチング周波数の上昇に伴い、急速な負荷変更への応答時間が短くなり、現代の電気モータや音声クラスＤ増幅器にとっても十分に高い動作周波数が実現される。

現状技術の電力スイッチ駆動技術は、今後の趨勢に従うためスイッチング周波数を大幅に上昇させる範囲までスイッチング損失を低下させるのに十分なほどにはインターロック遅延を低減しない。

ハーフブリッジにおいて接続される電力スイッチが同時にオンに切り換わるのを防ぐ２つの既知の方法があり、第１の方法を図２４に示し、第２の方法を図２６に示す。図２５および２７は対応する時間曲線を示す。

ハーフブリッジ接続電力スイッチを駆動する従来の駆動回路では、図２４に示す論理回路ＬｏｇＣは入力信号Ａを、予め設定された遅延時間ＤＴ、遅延部Ｄｅｌによって遅延された立ち上がりエッジを有する駆動信号Ｂ_１，Ｃ_１に変換する。予め設定されたデッドタイムＤＴの値は、動作中の電力スイッチＰＴ１，ＰＴ２のオン状態間のインターロック遅延ＩＤの正の値を確保するうえで、制御線のワーストケースの遅延と電力スイッチＰＴ１，ＰＴ２のワーストケースの遅延とを考慮に入れなければならないため、相互誘導は起こり得ない。論理回路ＬｏｇＣの第１の出力信号Ｂ_１は第１のガルバニック絶縁駆動回路ＤＲ_１を介して増幅され、レジスタＲ_Ｇ１により信号Ｐ_１に変換され、第１の電源ＤＣによって出力されるフローティング供給電圧Ｖ_Ｓ＋´，Ｖ_Ｓ−´の間で切り換わり、第１の電力スイッチＰＴ１のオン状態およびオフ状態を制御する。論理回路ＬｏｇＣの第２の出力信号Ｂ_２は第２の駆動回路ＤＲ_２を介して増幅され、レジスタＲ_Ｇ２により信号Ｐ_２に変換され、電源ＤＣによって出力される供給電圧Ｖ_ｓ＋，Ｖ_Ｓ−の間で切り換わり、第２の電力スイッチＰＴ２のオン状態およびオフ状態を制御する。レジスタＲＧ１，ＲＧ２は電圧勾配、それにより電力スイッチＰＴ１，ＰＴ２のスイッチ実行速度を定義する。図２４に示すような回路の電力スイッチＰＴ１、ＰＴ２は電力ＭＯＳＦＥＴによって形成される。

図２５は、図２４に示すような現状技術による従来の駆動回路に関する信号の信号図である。論理回路ＬｏｇＣの入力ＰＷＭ信号Ａと出力信号Ｂ_１，Ｂ_２は論理レベル０と１で示されている。信号Ｂ_１，Ｂ_２は相互に反転され、ＰＷＭ信号Ａに対して論理伝搬遅延ｔｌｐｄだけ遅延している。また、信号Ｂ_１，Ｂ_２は立ち上がりエッジ毎に、遅延部Ｄｅｌで生成される所定のデッドタイムＤＴ分遅延される。信号Ｐ_１，Ｐ_２は、対応する信号Ｂ_１，Ｂ_２に対して駆動回路ＤＲ１，ＤＲ２の駆動伝搬遅延ｔ_ｄｐｄ分遅延される。図２５では、信号Ｐ_１，Ｐ_２は、供給電圧Ｖ_Ｓ−，Ｖ_Ｓ−´が各自のトランジスタのソースＳに接続され、０Ｖの値、したがって電力スイッチＰＴ１，ＰＴ２を駆動する正電圧制御パルスを有する場合が示されている。信号Ｐ_１が第１の電力スイッチＰＴ１の閾値電圧Ｖ_ｔｈよりも高い期間、第１の電力スイッチＰＴ１はオンであり、同様に信号Ｐ_２の値が第２の電力スイッチＰＴ２の閾値電圧Ｖ_ｔｈを超過する間、第２の電力スイッチＰＴ２はオンである。２つの電力スイッチＰＴ１，ＰＴ２のいずれもオンでない時間をインターロック遅延ＩＤと称する。論理伝搬遅延ｔ_ｌｐｄ、駆動伝搬遅延ｔ_ｄｐｄ、電力スイッチＰＴ１，ＰＴ２の閾値電圧Ｖ_ｔｈ１，Ｖ_ｔｗ２が変動すると、インターロック遅延ＩＤも変動する。不所望の交差接続を引き起こす負インターロック遅延ＩＤを回避するため、所定のデッドタイムＤＴは十分に長くし、ワーストケースを考慮に入れなければならない。交差接続状況を回避するため、現状技術の駆動回路は、５０ナノ秒以上、大抵は１００ナノ秒以上にまで制限される所定のデッドタイムＤＴを使用する。

図２６は、信号Ｂ_１´，Ｂ_２´が相互に反転され、絶縁駆動回路ＤＲ１および駆動回路ＤＲ２を介して増幅されるように、遅延部Ｄｅｌを備えていない現状技術による駆動回路の別の具体例を示す。両駆動線の伝搬遅延ｔ_ｌｐｄ，ｔ_ｄｐｄの総計が等しくなるように調整される。オフに対して遅延されるオンの時間差は、電力スイッチＰＴ１，ＰＴ２のゲート−ソースコンデンサを搭載する（ＲＣ´）または搭載しない（ＲＣ´´）際において回路ＲＣ１，ＲＣ２内に形成されるＲＣ´、ＲＣ´´時定数の差によって定義される。図２６に示す駆動の具体例とそれに対応する図２７の時間曲線は、より狭いデューティサイクル範囲の低電力および低周波数にとって有効な費用対効果の高い解決策を示す。長時間のオンＲＣ定数により電力スイッチＰＴ１，ＰＴ２のより遅いオンスイッチングが生じるため、スイッチング損失は相当大きくなる。図示される従来の解決策は、図２６に示されるようなブートストラップダイオードＤ_ｂｓを介した電力供給を使用する。

現状技術の解決策では、電力スイッチＰＴのスイッチング性能の向上に関していくつか制限がある。結果として周波数上昇に伴いスイッチング損失が急増するために高動作周波数の使用が制限される。

したがって、本発明の目的は、スイッチ遷移速度の向上および駆動電力消費低減を図る安定した極めて短時間のインターロック遅延を有するハーフブリッジ接続半導体電力スイッチを駆動する方法および回路を提供することにある。

上記目的は、請求項１の特徴を備える少なくとも１つのハーフブリッジ接続電力スイッチ用駆動回路によって達成される。
本発明は、ハーフブリッジ接続電気制御電力スイッチを当該電力スイッチのオン状態間にゼロ近傍インターロック遅延時間を有するように駆動する駆動回路を提供する。駆動回路は、入力信号を受信して、入力信号の立ち上がりエッジおよび立ち下がりエッジに対する応答として２つの駆動信号を生成するように構成される。各駆動信号は、対応する電力スイッチの状態をオンとオフに切り換えるように構成される。駆動信号の時間曲線は遷移時間内にミラーリング電圧値の時間軸に沿って相互にミラーリングされる。ミラーリング電圧値は電力スイッチが遮断領域内に収まるほどに十分低くなるように調節される。

可能な実施形態では、印加される入力信号はパルス幅変調（ＰＷＭ）信号である。
可能な実施形態では、印加される入力信号はパルス密度変調（ＰＤＭ）信号である。
可能な実施形態では、本発明に係る駆動回路は、少なくとも１つのトリガ回路と各電力スイッチを制御する少なくとも１つのランプ生成回路とを備える。各トリガ回路は、トリガ信号を生成するように構成される２つのトリガスイッチを備える。第１のトリガスイッチはオフ電圧値を正ＤＣゲート供給電圧値に切り換える機能を果たし、第２のトリガスイッチはオン状態電圧値を負ＤＣゲート供給電圧値に切り換える機能を果たす。トリガスイッチは、任意の電気制御スイッチ素子、または任意の電気制御スイッチ素子の組み合わせとすることができる。入力信号の偶数の変化毎に、第１の電力スイッチを制御する第１のトリガスイッチと第２の電力スイッチを制御する第２のトリガスイッチとが同時にトリガされる。入力信号の奇数の変化毎に、第１の電力スイッチを制御する第２のトリガスイッチと第２の電力スイッチを制御する第１のトリガスイッチとがトリガされる。電力スイッチのトリガ信号は、勾配を形成することによってランプ生成回路を介して駆動信号に整形される。各電力スイッチは電気制御半導体スイッチ素子の少なくとも１つ、あるいは電気制御半導体スイッチ素子の任意の組み合わせである。スイッチ素子またはスイッチ素子群はたとえば、ＳｉＭＯＳＦＥＴ、ＳｉＣＭＯＳＦＥＴ、ＧａＮＭＯＳＦＥＴ、ＳｉＣＪＦＥＴ、またはＳｉＣバイポーラトランジスタで形成することができる。第１の電力スイッチのあらゆるスイッチ素子は第１の駆動信号によって制御され、第２の電力スイッチのあらゆるスイッチ素子は第２の駆動信号によって制御される。

本発明に係る駆動回路の可能な実施形態では、駆動回路は、対応するトリガ回路のトリガスイッチの共有点と対応する電力スイッチの制御電極との間に接続されるインダクタによって形成されるエネルギーバッファ素子を備えた電力スイッチ毎に少なくとも１つのランプ生成回路を備える。インダクタは、前記電力スイッチの閾値電圧に達したときに対応する電力スイッチの制御電極に最大電流を供給するように構成される。スイッチング時間ｔ_ｓ内にインダクタに蓄積される駆動エネルギーは電力スイッチのスイッチングを加速させる。

本発明に係る駆動回路の可能な実施形態では、駆動信号の信号スウェイを制動する制動レジスタがインダクタに並列に接続される。
本発明に係る駆動回路の可能な実施形態では、駆動回路はゲート供給スイッチ回路と電源磁気回路とを備える。トリガ回路はさらにＤＣゲート供給回路を備える、ゲート供給スイッチ回路は、ゲート電力比制御信号を受信し、ＤＣゲート電源電圧を受け取り、ゲート供給エネルギーを担持する信号を生成し、ＤＣゲート電源電圧をゲート電力比制御信号のＰＷＭ情報で調整することによってゲート供給回路からのＤＣゲート供給電圧の電圧値を調節するように構成されている。

電源磁気回路は少なくとも１つの変圧器を備え、ゲート供給スイッチ回路からＤＣゲート供給回路へのゲート供給エネルギーのガルバニック絶縁エネルギー伝達を確保するように構成される。ＤＣゲート供給回路は少なくとも１つの半波整流器と少なくとも１つの平滑コンデンサとを備える。ＤＣゲート供給回路は、１つ、２つ、または３つのＤＣゲート供給電圧を生成し、トリガスイッチを供給し、電源磁気回路からエネルギーを受け取るように構成されている。

各ＤＣゲート供給電圧は０Ｖの値を有することができる。
本発明に係る駆動回路の可能な実施形態では、駆動回路は温度影響適合回路を備える。温度影響適合回路は、温度情報信号を受信し、ゲート電力比制御信号を生成し、ＤＣ／ＤＣコンバータを介してＤＣゲート電源電圧の値を設定し、ＤＣゲート供給電圧の値が温度情報信号の全温度範囲にわたって差動電圧の一定値を保持するように、温度情報に関してゲート電力比制御信号およびＤＣゲート電源電圧を設定するように構成されている。

本発明に係る駆動回路の可能な実施形態では、第１の電力スイッチの少なくとも１つのランプ生成回路と第２の電力スイッチの少なくとも１つのランプ生成回路との間に接続される電磁結合回路が、トリガ信号間のミラーリングを実行するように構成される。電磁結合回路は少なくとも１つの変圧器によって形成され、同一電力スイッチのランプ生成回路間の結合比１と、異なる電力スイッチのランプ生成回路間の結合比−１とを実現するように構成される。

本発明に係る駆動回路の可能な実施形態では、駆動回路は電磁結合回路の少なくとも１つの巻線上のタップと、タップに接続されるキャッピングダイオードを備える少なくとも１つのトリガ回路とを備える。この追加のタップは、０．５〜１の結合比の単巻変圧器機能を形成する。電磁結合回路は上記結合比に対して、電力スイッチの制御電極に最大電圧オーバースウェイ値を定義するように構成される。電磁結合回路およびキャッピングダイオードは、キャッピングダイオードを介して駆動エネルギーの少なくとも一部をＤＣゲート供給回路に戻すように構成される。

本発明に係る駆動回路の可能な実施形態では、駆動回路は微分回路と磁気トリガ回路を備える。微分回路は、入力信号を受信しパルス信号を生成するように構成される。パルス信号は活性状態と不活性状態との間で切り換わり、追加の増幅なしで磁気トリガ回路を通じてトリガスイッチを制御するように構成される。第１のパルス信号の値は、入力信号のオン状態の間、少なくとも入力信号の各立ち上がりエッジに応答して所定の期間、活性状態に設定される。第２のパルス信号の値は、入力信号のオフ状態の間、少なくとも入力信号の各立ち下がりエッジに応答して、所定の期間、活性状態に設定される。最小限の駆動電力消費を確保するため、所定の時間は所定値であるか、あるいは電力スイッチ状態情報に関して同時に定義される。電磁結合回路の追加の巻線は電力スイッチ状態情報を生成するように構成される。磁気トリガ回路は少なくとも１つの変圧器を備え、第１のパルス信号の奇数の状態変化毎に、第１の電力スイッチを制御する第１のトリガスイッチと第２の電力スイッチを制御する第２のトリガスイッチとをオンし、第１のパルス信号の偶数の状態変化毎に、第１の電力スイッチを制御する第２のトリガスイッチと第２の電力スイッチを制御する第１のトリガスイッチとをオンし、パルス信号のいずれも活性状態にないときにすべてのトリガスイッチをオフに保持するように構成される。

本発明に係る駆動回路の可能な実施形態では、駆動回路は、トリガスイッチのいずれもオンでないときに電力スイッチの導電状態の変化を防止するように構成される少なくとも２つの双安定回路を備える。

本発明に係る駆動回路の可能な実施形態では、駆動回路は、磁気トリガ回路からの信号を通じて受信した停止情報に応答して電力スイッチをオフにするように構成される少なくとも１つの停止回路を備える。

本発明に係る駆動回路の可能な実施形態では、少なくとも１つのトリガ回路はダイオードを備える。上記ダイオードはＤＣゲート供給回路と第２のトリガスイッチとの間、またはＤＣゲート供給回路と第１のトリガスイッチとの間に接続することができる。

本発明に係る駆動回路の可能な実施形態では、微分回路および磁気トリガ回路は、同一の駆動回路内でフルブリッジに接続される少なくとも４つの電力スイッチを駆動する。

本発明に係る電圧制御電力スイッチの駆動回路の可能な実施形態のブロック図である。 駆動回路のミラーリング機能を示す図である。 本発明に係る電圧制御電力スイッチを駆動する方法の可能な実施形態のフローチャートである。 本発明に係る駆動回路の可能な実施形態の回路図である。 本発明に係る微分回路の動作を示す信号図である。 本発明に係るランプ生成回路の動作を示す信号図である。 本発明に係る駆動回路の駆動エネルギー消費量低減を示す信号図である。 本発明に係る駆動回路の電力供給の可能な実施形態の回路図である。 本発明に係る駆動回路の電力供給動作を示す信号図である。 本発明に係るインターロック遅延依存を示す信号図である。 本発明に係る温度影響適合回路の可能な実施形態の回路図である。 本発明に係る温度影響適合回路の動作を示す信号図である。 電力スイッチのオン中に帰還するエネルギーに関する電流の流れ流を示す図である。 電力スイッチのオン中に帰還するエネルギーに関する電流の流れ流を示す図である。 電力スイッチのオン中に帰還するエネルギーに関する電流の流れ流を示す図である。 電力スイッチのオン中に帰還するエネルギーに関する電流の流れ流を示す図である。 電力スイッチのオフ中に帰還するエネルギーに関する電流の流れ流を示す図である。 電力スイッチのオフ中に帰還するエネルギーに関する電流の流れ流を示す図である。 電力スイッチのオフ中に帰還するエネルギーに関する電流の流れ流を示す図である。 電力スイッチのオフ中に帰還するエネルギーに関する電流の流れ流を示す図である。 ＢＪＴを駆動する本発明に係る駆動回路の可能な実施形態の回路図である。 通常オフのＪＦＥＴを駆動する本発明に係る駆動回路の可能な実施形態の回路図である。 図１４〜１５に示す本発明に係る駆動回路の動作を示す信号図である。 図１４〜１５に示す本発明に係る駆動回路の動作を示す信号図である。 通常オンのＪＦＥＴを駆動する本発明に係る駆動回路の可能な実施形態の回路図である。 ＳｉＣＦＥＴを駆動する本発明に係る駆動回路の可能な実施形態の回路図である。 図１９に示す本発明に係る駆動回路の動作を示す信号図である。 本発明に係る直列接続電力スイッチの回路図である。 ２つのハーフブリッジを駆動する本発明に係る駆動回路の回路図である。 現状技術のドライバを示す図である。 現状技術のドライバを示す図である。 現状技術のドライバを示す図である。 現状技術のドライバを示す図である。

以下、添付図面を参照して、少なくとも１つの電圧制御電力スイッチを駆動する方法および回路の可能な実施形態を説明する。
図１に示すように、電力スイッチＰＴ１、ＰＴ２のオン状態間でゼロ近傍インターロック遅延（ＮＺＩＤ）を有するハーフブリッジ接続電気制御電力スイッチＰＴ１、ＰＴ２を駆動する本発明に係る駆動回路１が提供される。インターロック遅延ＩＤは、電力スイッチＰＴ１，ＰＴ２の相互誘導を防止するため、第１の電力スイッチＰＴ１から第２の電力スイッチＰＴ２へ、そして第２の電力スイッチＰＴ２から第１の電力スイッチＰＴ１への負荷のスイッチング間に必要とされる時間間隔として知られる。インターロック遅延ＩＤ期間中、ボディダイオードＤ_Ｂは負荷電流Ｉ_Ｌを伝導させる。ボディダイオードＤ_Ｂは電力スイッチＰＴ１、ＰＴ２の寄生ダイオード、あるいは電力スイッチＰＴ１またはＰＴ２に並列に接続されるダイオードである、ボディダイオードＤ_Ｂは電力スイッチＰＴ１またはＰＴ２のソースドレイン方向に伝導させる。負荷電流ＩＬにより、電荷担体がボディダイオードＤ_Ｂ内で生成される。これらの電荷担体は、一方の電力スイッチＰＴ１またはＰＴ２が、他方の電力スイッチＰＴ２またはＰＴ１のボディダイオードＤ_Ｂからの負荷電流ＩＬを上回る不所望の電流スパイクを引き起こす。１００ナノ秒未満のインターロック遅延ＩＤはボディダイオードＤ_Ｂで生成される電荷担体の量に影響を及ぼす。インターロック遅延ＩＤが短いほど、生じる時間がないために、生成される電荷担体の量は少なくなる。約１０ナノ秒〜１５ナノ秒のインターロック遅延ＩＤ値未満では、電荷担体がボディダイオードＤ_Ｂ上に現れない。ゼロ近傍インターロック（ＮＺＩＤ）という用語は、ボディダイオードＤ_Ｂ内に電荷担体が発生しないほど短時間のインターロック遅延を指す。

負荷はハーフブリッジＨＢの出力に接続することができる。ハーフブリッジＨＢは第１の電力スイッチＰＴ１と第２の電力スイッチＰＴ２によって形成される。電力スイッチＰＴ１，ＰＴ２は単独のスイッチ素子ＰＴ１ａ、ＰＴ１ｂ、…ＰＴ１ｎ、ＰＴ２ａ、ＰＴ２ｂ、…ＰＴ２ｎ、あるいは、並列、直列、またはその組み合わせのいずれにせよ任意の相互接続によって連結される複数の上記スイッチ素子とすることができる。スイッチ素子ＰＴ１ａ、ＰＴ１ｂ、…ＰＴ１ｎ、ＰＴ２ａ、ＰＴ２ｂ、…ＰＴ２ｎはＳｉ、ＳｉＣ、ＧａＮ、…などの半導体ベースの電気制御スイッチ素子、たとえばＭＯＳＦＥＴ、ＢＪＴ、ＪＦＥＴ、またはＩＧＢＴなどのそれらの組み合わせとすることができる。図４に示すように、各電力スイッチＰＴ１，ＰＴ２はＦＥＴセルＦＣと上記ボディダイオードＤ_Ｂから成る。ボディダイオードが各自の電力スイッチＰＴ１、ＰＴ２に組み込まれない場合、追加のダイオードが各電力スイッチＰＴ１、ＰＴ２と並列に接続されるため、ボディダイオードＤ_Ｂは図１２に示されるようにソース−ドレイン方向に伝達する。

図１に示す駆動回路１は入力信号Ａを受信する。入力信号Ａはたとえばパルス幅変調（ＰＷＭ）信号またはパルス密度変調（ＰＤＭ）信号とすることができる。駆動回路１は、入力信号Ａの各立ち上がりエッジおよび立ち下がりエッジに応答してオン状態とオフ状態間で切り換わる少なくとも１つの第１の駆動信号Ｊ_１および少なくとも１つの第２の駆動信号Ｊ_２を生成する。図１に示す実施形態では、第１の駆動信号Ｊ_１が第１の電力スイッチＰＴ１を制御し、第２の駆動信号Ｊ_２が第２の電力スイッチＰＴ２を制御する。第１の電力スイッチＰＴ１を形成する各スイッチ素子ＰＴ１ａ、ＰＴ１ｂ、…ＰＴ１ｎは駆動信号Ｊ_１で駆動され、電力スイッチＰＴ２を形成する各スイッチ素子ＰＴ２ａ、ＰＴ２ｂ、…ＰＴ２ｎは第２の駆動信号Ｊ２で駆動される。駆動信号Ｊ_１，Ｊ_２のオン状態値は対応する電力スイッチＰＴ１またはＰＴ２をオンに保持する。駆動信号Ｊ_１，Ｊ_２のオフ状態値は対応する電力スイッチＰＴ１またはＰＴ２をオフに保持する。

駆動回路１の機能は、図２のＳｉＭＯＳＦＥＴ電力スイッチＰＴ１，ＰＴ２から成るハーフブリッジＨＢのソフトスイッチとハードスイッチの例として例示の時間曲線によって実証され、左側のスイッチ波形はソフトスイッチングを締めし、右側のスイッチ波形はハードスイッチングを示す。ソフトスイッチングは、負荷電流Ｉ_Ｌが第１の電力スイッチＰＴ１から第２の電力スイッチＰＴ２に伝達される際に行われ、ハードスイッチングは、負荷電流ＩＬが第２の電力スイッチＰＴ２から第１の電力スイッチＰＴ１に伝達される際に行われる。図２の可能な実施形態では、第１の駆動信号Ｊ_１が対応する第１の電力スイッチＰＴ１を制御し、第２の駆動信号Ｊ_２が対応する第２の電力スイッチＰＴ２を制御する。

図２の実施形態では、正ＤＣゲート供給電圧Ｖ_Ｇ＋は駆動信号Ｊ_１，Ｊ_２のオン状態値を表す。駆動信号Ｊ_１，Ｊ_２のオン状態値の間、対応する電力スイッチＰＴ１、ＰＴ２はオーム領域で深く導通状態にあるため、オンに切り換えられる。負ＤＣゲート供給電圧Ｖ_Ｇ−は駆動信号Ｊ_１，Ｊ_２のオフ状態値を表す。駆動信号Ｊ_１，Ｊ_２のオフ状態値の時間の間、対応する電力スイッチＰＴ１、ＰＴ２は遮断領域内で深い状態となっており、したがってスイッチがオフに切り換えられる。遮断領域は電力スイッチＰＴの制御電極に印加される電圧の電圧範囲を表し、各電力スイッチＰＴが導通しないように確保する。

入力信号Ａの高値中、第１の駆動信号Ｊ_１のオン状態値は第１の電力スイッチＰＴ１をオンに保持し、第２の駆動信号Ｊ_２のオフ状態値は第２の電力スイッチＰＴ２をオフに保持する。図２の実施形態では、駆動信号Ｊ_１，Ｊ_２のオン状態値は正ＤＣゲート供給電圧Ｖ_Ｇ＋であり、駆動信号Ｊ_１，Ｊ_２のオフ状態値は負ＤＣゲート供給電圧Ｖ_Ｇ−である。

入力信号Ａの段階的変化とそれに続く高・低伝搬遅延ｔ_ＨＬｐｄの後、駆動信号Ｊ_１，Ｊ_２は電圧値を切り換え始める。第１の駆動信号Ｊ_１はオン状態電圧から値を減少させ始める。駆動信号Ｊ_１が負荷電流閾値電圧Ｖ_{ｔｈ＠ＩＬ}に達するまで、第１の電力スイッチＰＴ１はオーム領域にとどまる。この時点で、第１の電力スイッチＰＴ１は活性領域に入り、オフに切り換わり始める。第１の電力スイッチＰＴ１のドレイン−ソース電圧は、電源電圧ＰＯＷＥＲ＋とＰＯＷＥＲ−の総計によって定義されるＤＣリンク電圧へと急速に増大する。

この電圧変化により、第１の電力スイッチＰＴ１のドレインソース電圧がＤＣリンク電圧の値に増大するまで、第１の駆動信号Ｊ_１の値を一定に保持する第１の電力スイッチＰＴ１のドレインゲート容量ＣＧＤを通る電流が生じる。この効果はいわゆるミラー効果として知られ、ドレインソース電圧の変化が第２の電力スイッチＰＴ２で発生する際に第２の駆動信号Ｊ_２でも同時に現れる。第２の電力スイッチＰＴ２はしばらくの間、遮断領域に深くとどまり、第２の電力スイッチＰＴ２の状態には影響を及ぼさない。電力スイッチＰＴ１，ＰＴ２の電圧遷移終了後、第１の駆動電圧Ｊ_１は減少し続ける。第１の駆動電圧Ｊ_１の低下と同時に、第１の電力スイッチＰＴ１を流れる電流は減少し始め、第１の駆動電圧Ｊ_１が閾値電圧Ｖｔｈと等しくなるとき０Ａの値まで低下する。第１のスイッチＰＴ１はオフである。第１の駆動電圧Ｊ_１は第１の電力スイッチＰＴ１の状態にさらなる影響を及ぼすことなく減少し続ける。第２の駆動電圧Ｊ_２はまだ遮断領域にいて、閾値電圧Ｖ_ｔｈに達するまでこのようにとどまるため、電力スイッチＰＴ１，ＰＴ２はいずれもインターロック遅延ＩＤ時間の間、同時にオフになる。

インターロック遅延ＩＤ時間は駆動信号Ｊ_１，Ｊ_２のミラーリングによって自動的に生成されるため、極めて短時間で安定している。駆動信号Ｊ_１，Ｊ_２は少なくとも遷移時間ｔ_ｔ、ミラーリング電圧値Ｖ_ｍに対してミラーリングされる。遷移時間ｔ_ｔは、両駆動信号Ｊ_１，Ｊ_２が電力スイッチＰＴ１，ＰＴ２の負荷電流閾値電圧Ｖ _{ｔｈ＠ＩＬ} よりも低い時間間隔を表し、これは電力スイッチＰＴ１，ＰＴ２の閾値電圧Ｖ_ｔｈよりも低いミラーリング電圧Ｖｍによって確保される。したがって、ミラーリング電圧Ｖ_ｍはいわゆる遮断領域内にある。遮断領域内で、電力スイッチＰＴ１，ＰＴ２はオフになる。

駆動信号Ｊ_１，Ｊ_２とミラー電圧Ｖ_ｍの勾配がインターロック遅延ＩＤ値を定義する。勾配が大きいほどインターロック遅延ＩＤは短くなり、その逆もまた成り立つ。インターロック遅延ＩＤ値は安定状態を保ちつつ４ナノ秒にまで達することができる。インターロック遅延ＩＤ調節にとって最も重要なパラメータはミラー電圧Ｖ_ｍである。ミラーリング電圧Ｖ_ｍの値は、図８に示すゲート供給スイッチ回路１０を介して制御可能なＤＣゲート供給電圧Ｖ_Ｇ＋，Ｖ_Ｇ−間の中間電圧として定義されるため調節可能である。この短時間のインターロック遅延ＩＤは電力スイッチＰＴ１，ＰＴ２の相互誘導を防止する。

第２の駆動電圧Ｊ_２が閾値電圧Ｖ_ｔｈから負荷電流閾値電圧Ｖ_{ｔｈ＠ＩＬ}まで値を上昇させる間、ボディダイオードＤ_Ｂからの負荷電流Ｉ_Ｌが第２の電力スイッチＰＴ２のＦＥＴセルＦＣに伝達される。第２の電力スイッチＰＴ２はオンになる。第２の駆動電圧Ｊ_２がさらに上昇すると、第２の電力スイッチＰＴ２はさらに深くオーム領域に押し込まれる。

駆動信号Ｊ_１，Ｊ_２の傾斜の整形は、図４に示すようにインダクタンスＬ_１，Ｌ_２で形成されるランプ生成回路６１，６２によって実行される。スイッチング時間ｔ_ｓでは、駆動エネルギーの一部がインダクタンスＬ_１，Ｌ_２に蓄積される。スイッチング時間ｔ_ｓは、駆動信号Ｊ_１またはＪ_２がオン状態電圧から負ＤＣゲート供給電圧Ｖ_Ｇ−まで値が変化する時間、あるいはオフ状態電圧から正ＤＣゲート供給電圧Ｖ_Ｇ＋まで値が変化する時間として定義される。蓄積されたエネルギーはオーバースウェイを引き起こすことによって負ＤＣゲート供給電圧Ｖ_Ｇ−下の第１の駆動信号Ｊ_１の勾配と正ＤＣゲート供給電圧Ｖ_Ｇ＋上の第２の駆動信号Ｊ_２の勾配を延長させる。図４に示す実施形態でのオーバースウェイの大きさＶ_ＯＳ＋，Ｖ_ＯＳ−は制動レジスタＲ_１，Ｒ_２によって定義される。オーバースウェイ後、第２の駆動電圧Ｊ_２は正ＤＣゲート供給電圧Ｖ_Ｇ＋のレベルで安定を保ち、第１の駆動電圧Ｊ_１は負ＤＣゲート供給電圧Ｖ_Ｇ−のレベルで安定を保つため、第２の電力スイッチＰＴ２はオンに切り換わったままで、第１の電力スイッチＰＴ１はオフに切り換わったままである。

図２の右の波形として示されるスイッチングの場合、駆動信号Ｊ_１，Ｊ_２は低−高伝搬遅延ｔ_ＬＨｐｄで入力信号Ａの立ち上がりエッジに応答する。第２の駆動信号Ｊ_２はオン状態電圧から値が減少し始める。負荷電流閾値電圧Ｖ_{ｔｈ＠ＩＬ}から閾値電圧Ｖｔｈまでの電圧範囲で、第２の電力スイッチＰＴ２のボディダイオードは電力スイッチＰＴ２のＦＥＴセルからの負荷電流Ｉ_Ｌを上回る。電力スイッチＰＴ１，ＰＴ２の導電状態は、上昇する第１の駆動信号Ｊ_１が閾値電圧Ｖ_ｔｈ−に達するまでインターロック遅延ＩＤの間変化しない。

ミラーリング電圧Ｖ_ｍと駆動信号Ｊ_１，Ｊ_２のインダクタンスＬ_１，Ｌ_２によって定義される勾配は変化しないままであるため、インターロック遅延ＩＤの値は図２の左側の波形として示されるソフトスイッチングの場合と同じである。第２の電力スイッチＰＴ２のボディダイオードＤ_Ｂを流れる電流にもかかわらず、インターロック遅延ＩＤの小さな値により電荷担体の発生が防止される。したがって、ボディダイオードＤ_Ｂは、電力スイッチＰＴ１が負荷電流Ｉ_Ｌを上回る間、逆回復作用なしで理想的なダイオードとして動作する。第１の駆動信号Ｊ_１が負荷電流閾値電圧Ｖ_{ｔｈ＠ＩＬ}に達すると、負荷電流Ｉ_Ｌの追い越しは終了する。

ミラー効果が発生する。第２の電力スイッチＰＴ２でのドレインソース電圧がＤＣリンク電圧まで上昇し、第１の電力スイッチＰＴ１でのドレインソース電圧がＩ_Ｌ＊Ｒ_{ｄｓ＿ｏｎＰＴ１}まで低下するまで、駆動信号Ｊ_１，Ｊ_２の値は変化しないままである。第１の電力スイッチＰＴ１のオン抵抗Ｒ_{ｄｓ＿ｏｎＰＴ１}はオンに切り換わった電力スイッチＰＴ１のドレインソース抵抗である。第１の駆動電圧Ｊ_１が上昇すると、第１の電力スイッチＰＴ１がより深くオーム領域に押し込まれる。スイッチング時間ｔ_ｓ内に蓄積されたエネルギーはオーバースウェイを引き起こすことによって、ＤＣゲート供給電圧Ｖ_Ｇ−下の第２の駆動信号Ｊ_２の勾配とＤＣゲート供給電圧Ｖ_Ｇ＋上の第１の駆動信号Ｊ_１の勾配を延長させる。信号オーバースウェイ後、第１の駆動電圧Ｊ_１は正ＤＣゲート供給電圧Ｖ_Ｇ＋の値で安定を保ち、第２の駆動電圧Ｊ_２の値は負ＤＣゲート供給電圧Ｖ_Ｇ−の値で安定を保つため、第１の電力スイッチＰＴ１はオンに切り換わったまま、第２の電力スイッチＰＴ２はオフに切り換わったままである。

本発明に係る伝搬遅延ｔ_ＨＬｐｄとｔ_ＬＨｐｄの起こり得る差はインターロック遅延ＩＤ値に全く影響を及ぼさない。入力されたＰＷＭ信号Ａに対する出力ＰＷＭ信号ＫのＰＷＭ比の値にのみ影響を及ぼす。

図３は、本発明に係る電力スイッチＰＴ１，ＰＴ２のオン状態間でゼロ近傍インターロック遅延ＮＺＩＤを有するようにハーフブリッジＨＢを駆動する方法の可能な実施形態を示すフローチャートである。

第１のステップＳ１では、トリガ信号Ｆ_１，Ｆ_２が生成される。第１のトリガ信号Ｆは入力信号Ａの奇数の各段階的変化に応答してオン電圧状態から正ＤＣゲート供給電圧Ｖ_Ｇ＋へ段階的に値を変化させると同時に、第２のトリガ信号Ｆ_２は入力信号の偶数の各段階的変化に応答してオフ電圧状態から負ＤＣゲート供給電圧（Ｖ_Ｇ−）へ段階的に値を変化させる。

第２のステップＳ２では、トリガ信号Ｆ_１，Ｆ_２の駆動信号Ｊ_１，Ｊ_２への整形が実行される。駆動信号Ｊ_１，Ｊ_２は、対応する電力スイッチＰＴ１，ＰＴ２をオン状態とオフ状態間で切り換える。駆動信号Ｊ_１，Ｊ_２は、少なくとも遷移時間ｔｔ内にミラーリング電圧Ｖ_ｍに沿って相互に対してミラーリングされる。ミラーリング電圧値Ｖ_ｍは、両電力スイッチＰＴ１，ＰＴ２を遮断領域内に確保するため電力スイッチＰＴ１，ＰＴ２の制御電極に印加される電圧値である。遷移時間ｔ_ｔは、いずれの電力スイッチＰＴ１、ＰＴ２もいわゆるオーム領域にない時間として定義される。電力スイッチは、制御電極に印加される、負荷電流Ｉ_Ｌの伝導を確保するのに必要とされるよりも大きな駆動信号（Ｊ_１またはＪ_２）によって駆動されるときにオーム領域に入る。ＢＪＴトランジスタの場合、この領域は飽和と称される。

ＳｉＭＯＳＦＥＴを駆動する本発明に係る駆動回路１の可能な実施形態を図４に示す。図４の駆動回路１は微分回路４、磁気トリガ回路Ｔ１、トリガ回路５_１，５_２、ランプ生成回路６_１，６_２、電磁結合回路Ｔ３、レジスタＲ_１，Ｒ_２を備える。

駆動回路１の入力信号Ａは、パルス信号Ｂ，Ｃを生成する微分回路４に接続される。パルス信号Ｂ，Ｃの波形は、図５の第２および第３の時間曲線の信号図として示される。パルス信号Ｂのパルスは入力信号Ａの立ち上がりエッジに応答して生成され、パルス信号Ｃのパルスは入力信号Ａの立ち下がりエッジに応答して生成される。これらのパルスの持続期間は、予め決定されるか、あるいは電力スイッチ状態情報ＩＴ３による動作と共に定義される確定時間ｔｅと等しい。駆動信号Ｊ_１，Ｊ_２の電圧ドリフトを回避するため、微分回路４は、前回のパルスと同じ極性で維持パルスを生成することができる。維持パルスは特に０％または１００％デューティサイクルの場合に無限時間、駆動信号Ｊ_１，Ｊ_２を安定して維持することができる。維持パルスは図５の第２の時間曲線でパルス信号Ｂに示される。パルス信号Ｂ，Ｃの各パルスは微分回路４内で、追加の増幅なしにパルス信号Ｂ，Ｃが磁気トリガ回路Ｔ１を通じてトリガスイッチＱ１，Ｑ２を制御できるほど高い値に増幅される。

磁気トリガ回路Ｔ１は、１つの一次巻線と４つの二次巻線とを有する変圧器を備える。一次巻線の各側はパルス信号ＢまたはＣを受信するように接続され、各二次巻線はトリガ回路５_１，５_２の一方のトリガトランジスタＱ１またはＱ２に接続される。磁気トリガ回路Ｔ１はパルス信号Ｂ，Ｃを、対応するトリガスイッチＱ１またはＱ２のバイポーラ閾値電圧Ｖ_ｔｈＱ１，Ｖ_ｔｈＱ２よりも高い大きさＶ_ｔｒ１，Ｖ_ｔｒ２を有するバイポーラトリガ信号ＢＣに変換する。磁気トリガ回路Ｔ１の性質により、減磁オーバースウェイＶ_ＯＳ１，Ｖ_ＯＳ２値は確実にバイポーラ閾値電圧Ｖ_ｔｈＱ１，Ｖ_ｔｈＱ２よりも低くなる。バイポーラトリガ信号ＢＣの論理的波形は図５の第４の時間曲線として示され、バイポーラトリガ信号ＢＣの実際の波形は図５の第５の時間曲線として示される。磁気トリガ回路Ｔ１の巻線配向は、パルス信号Ｂの活性状態が第１のトリガ回路５_１の第１のトリガトランジスタＱ１と第２のトリガ回路５_２の第２のトリガトランジスタＱ２とを同時にオンにすると同時に、パルス信号Ｃの活性状態が第１のトリガ回路５_１の第２のトリガトランジスタＱ２と第２のトリガ回路５_２の第１のトリガトランジスタＱ１とを同時にオンにすることを確保するように設定される。

トリガスイッチＱ１，Ｑ２は任意の電気制御スイッチ素子または電気制御スイッチ素子の組み合わせとすることができる。トリガスイッチＱ１，Ｑ２は直列接続され、ＤＣゲート供給回路を介して電力を供給される。第１のトリガスイッチＱ１はトリガスイッチＱ１，Ｑ２の共有点を正ＤＣゲート供給電圧Ｖ_Ｇ＋に接続する。第２のトリガスイッチＱ２はトリガスイッチＱ１，Ｑ２の共有点を負ＤＣゲート供給電圧Ｖ_Ｇ−に接続する。第１のトリガ回路５_１のトリガスイッチＱ１，Ｑ２の共有点での電圧は第１のトリガ信号Ｆ_１である。第２のトリガ回路５_２のトリガスイッチＱ１，Ｑ２の共有点での電圧は第２のトリガ信号Ｆ_２を形成する。第１のトリガ信号Ｆ_１は図５の第６の時間曲線として示され、第２のトリガ信号Ｆ_２は図５の第７の時間曲線として示される。正ＤＣゲート供給電圧Ｖ_Ｇ＋はトリガ信号Ｆ_１，Ｆ_２のオン状態電圧を表し、負ＤＣゲート供給電圧Ｖ_Ｇ−はトリガ信号Ｆ_１，Ｆ_２のオフ状態電圧を表す。トリガ信号Ｆ_１，Ｆ_２はいずれもセキュリティ抵抗Ｒ_ｏｆｆによってＤＣゲート供給電圧Ｖ_ＧＮＤに接地される。第１のトリガ回路５_１の第１のトリガスイッチＱ１と第２のトリガ回路５_２の第２のトリガスイッチＱ２とのスイッチングの同時性が磁気トリガ回路Ｔ１によって保証されることにより、補完的な第１のトリガ信号Ｆ_１のオンと第２のトリガ信号Ｆ_２のオフが確保される。また、第１のトリガ回路５_１の第２のトリガスイッチＱ２と第２のトリガ回路５_２の第１のトリガスイッチＱ１とのスイッチングの同時性が磁気トリガ回路Ｔ１によって保証されることにより、補完的な第２のトリガ信号Ｆ_２のオンと第１のトリガ信号Ｆ_１のオフが確保される。

トリガ回路５_１，５_２はいずれもＤＣゲート供給回路７を含む。ＤＣゲート供給回路７はＤＣゲート供給電圧Ｖ_Ｇ＋、Ｖ_Ｇ−、Ｖ_ＧＮＤをトリガスイッチＱ１，Ｑ２に供給する。第１のエネルギーＥ_１は第１のトリガ回路５_１のＤＣ供給回路７に電力を供給し、第２のエネルギーＥ_２は第２のトリガ回路５_２のＤＣ供給回路７に電力を供給する。

セキュリティ抵抗Ｒ_ｏｆｆは、制御電極Ｇの電圧が０Ｖになるように確保して、通常はオフ型のすべて電力スイッチＰＴ１，ＰＴ２がオフに切り換えられ、電力スイッチＰＴ１、ＰＴ２のオフがバイポーラパルス信号ＢＣの存在しないときに実行されるように確保する。セキュリティ抵抗Ｒ_ｏｆｆによって、不活性バイポーラパルス信号ＢＣ時にトリガ信号Ｆ_１，Ｆ_２の電圧降下が生じる。維持パルスはトリガ信号Ｆ_１，Ｆ_２の低下した電圧値を先の値に戻す。

第１のトリガ信号Ｆ_１から第１の駆動信号Ｊ_１への変換は、インダクタＬ_１を備えるエネルギーバッファ素子によって形成される対応する第１のランプ生成回路６_１によって実行される。第２のトリガ信号Ｆ_２から第２の駆動信号Ｊ_２への変換は、インダクタＬ_２を備えるエネルギーバッファ素子によって形成される対応する第２のランプ生成回路６_２によって実行される。第１の駆動信号Ｊ_１は第１の電力スイッチＰＴ１の制御電極Ｇに印加され、第２の駆動信号Ｊ_２は第２の電力スイッチＰＴ２の制御電極Ｇに印加される。トリガ信号Ｆ_１，Ｆ_２から対応する駆動信号Ｊ_１，Ｊ_２への上述の変換により、トリガ信号Ｆ_１またはＦ_２の積分と対応する駆動信号Ｊ_１またはＪ_２の積分に差が生じる。第１の駆動信号Ｊ_１と電圧差領域Ａ_ＶＤは図６の第６の時間曲線として示される。トリガ信号Ｆ_１またはＦ_２の段階的変化によって、対応するインダクタＬ_１またはＬ_２に電圧差が生じ、トリガ信号Ｆ_１またはＦ_２の段階的変化の電圧差の最大値はスイッチング時間ｔ_ｓ内に０Ｖまで低下する。したがって、対応するインダクタＬ_１，Ｌ_２を通る電流Ｉ_Ｌ１，Ｉ_Ｌ２は上昇し始め、スイッチング時間ｔｓ後、最大値に達する。電流Ｉ_Ｌ１，Ｉ_Ｌ２の最大値は、電圧差領域Ａ_ＶＤと対応するインダクタＬ_１またはＬ_２とによって定義される。インダクタ電流Ｉ_Ｌ１は図６の第５の曲線として示される。

対応する電流Ｉ_Ｌ１，Ｉ_Ｌ２によりインダクタＬ_１，Ｌ_２に蓄積されるエネルギーは、対応する駆動信号Ｊ_１またはＪ_２にオーバースウェイを生成する。オーバースウェイ後の対応する駆動信号Ｊ_１，Ｊ_２の上昇を防ぐため、第１のレジスタＲ_１は第１のランプ生成回路６_１に並列に接続され、第２のレジスタＲ_２は第２のランプ生成回路６２に並列に接続される。レジスタ電流Ｉ_Ｒ１は図６の第４の曲線として示される。

駆動信号Ｊ_１，Ｊ_２の正確なミラーリングを確保するため、トリガ電圧Ｆ_１と第１の駆動電圧Ｊ_１間の電圧差とトリガ電圧Ｆ_２と第２の駆動電圧Ｊ_２間の電圧差のミラーリングは電磁結合回路Ｔ３によって実行される。図４の可能な実施形態では、電磁結合回路Ｔ３は、第１のランプ生成回路６_１に並列に接続される一次巻線と第２のランプ生成回路６_２に並列に接続される二次巻線とを有する１つの変圧器によって形成される。一次巻線対二次巻線比は−１である。ミラーリングは、両トリガ回路５_１，５_２のトリガスイッチＱ１またはＱ２の一方が任意の方向に導通する期間、電磁結合回路Ｔ３の巻線を通じて等価電流Ｉ_ｅｑによって実行される。インダクタＬ_１，Ｌ_２の等しいインダクタンス値とレジスタＲ_１，Ｒ_２の等しい抵抗値によって、電磁結合回路Ｔ３を流れる等価電流Ｉ_ｅｑが減少する。

電磁結合回路Ｔ３の追加の巻線を通じて、確定状態情報Ｉｎｆ_ｅは微分回路４に伝達される。追加の巻線は、確定状態情報Ｉｎｆ_ｅを同時に形成するランプ生成回路６１，６２上の電圧を表す。よって、確定状態情報は、対応する電力スイッチＰＴ１またはＰＴ２の現在のスイッチ状態を標示するものである。スイッチング状態に関する重要な情報は、確定状態情報Ｉｎｆ_ｅが最大値に達した後、０に達する時間ｔ_Ｉｅである。時間ｔ_Ｉｅよりも長い確定時間ｔ_ｅを有することによって、スイッチングの実行に必要な駆動エネルギーＥ_Ｌ１またはＥ_Ｌ２は、確定時間ｔ_ｅが時間ｔ_Ｉｅよりも短いときに比べて高くなる。時間ｔＩｅ後のオーバースウェイ値は駆動信号Ｊ_１，Ｊ_２のオーバースウェイを表す。確定時間ｔｅを短縮することによって、オーバースウェイは対応するレジスタＲ_１，Ｒ_２を設けずに適切な範囲に保持することができる。図７は、左側の長い確定時間ｔ_ｅと右側の短い確定時間ｔｅとの比較を示す。図７の第１の時間曲線は、印をつけた確定時間ｔ_ｅを伴うバイポーラパルス信号ＢＣを示す。図７の第２の時間曲線は第１のトリガ信号Ｆ_１を示す。図７の第３の時間曲線は印をつけた時間ｔ_Ｉｅを伴う確定時間情報Ｉｎｆ_ｅを示す。図７の第４の時間曲線は印をつけた駆動エネルギーＥ_Ｌ１を伴う電流Ｉ_Ｌ１を示す。図７の第５の時間曲線は第１の駆動信号Ｊ_１を示す。

電力スイッチＰＴ１，ＰＴ２を駆動するエネルギーは図８に示すような電力回路１３を介して供給される。電力回路１３は少なくとも供給スイッチ回路１０と電源磁気回路Ｔ２を備える。ゲートスイッチ回路１０は、ゲート電力比制御信号Ｍによって定義される比でスイッチＳＷ１を使用しゲート電源電圧Ｎを切り換えることによって信号Ｏを生成する。結合コンデンサＣ５は電源磁気回路Ｔ２の飽和を防止する。信号Ｏは電磁結合回路Ｔ２を通じてＤＣゲート供給回路７に伝達されるエネルギーＥ_Ｔ２を担持する。信号Ｏの振幅はゲート電源電圧Ｎの大きさによって定義される。信号ＯのＰＷＭ比はゲート電力比制御信号Ｍのデューティサイクルによって定義される。ゲート電力比制御信号Ｍの大きなデューティサイクルは同時に正ＤＣゲート供給電圧Ｖ_Ｇ＋を低下させ負ＤＣゲート供給電圧Ｖ_Ｇ−を上昇させ、逆にゲート電力比制御信号Ｍの小さなデューティサイクルは同時に正ＤＣゲート供給電圧Ｖ_Ｇ＋を上昇させ負ＤＣゲート供給電圧Ｖ_Ｇ−を低下させる。これは、信号Ｏの正電圧積分領域Φ１，Φ２と負電圧積分領域Φ１´，Φ２´を適切に均等化する電源磁気回路Ｔ２によって確保される。信号Ｏの振幅とＰＷＭ比はＤＣゲート供給電圧ＶＧ＋，ＶＧ−の値を定義する。ＤＣゲート供給電圧Ｖ_Ｇ＋，Ｖ_Ｇ−の値はいずれもゲート電源電圧Ｎに線形従属する。

明らかに、ゲート電力比信号Ｍとゲート電源電圧Ｎの値を制御することによって、ＤＣゲート供給電圧Ｖ_Ｇ＋，Ｖ_Ｇ−を調整することができる。
図９は、ＤＣゲート供給電圧Ｖ_Ｇ＋，Ｖ_Ｇ−を設定する２つの例の時間図である。いずれの例も点線で別々に示されている。点線の左側には、ゲート電力比信号Ｍの大きなデューティサイクルとゲート電源電圧Ｎの高い値の例が示されている。点線の右側には、ゲート電力比信号Ｍの小さなデューティサイクルとゲート電源電圧Ｎの低い値の例が示されている。図９の第１の時間曲線はゲート電力比信号Ｍを示し、図９の第２の時間曲線はゲート電源電圧Ｎを示し、図９の第３の時間曲線は対応するゲート電力比信号Ｍと対応するゲート電源電圧Ｎの応答としてＤＣゲート供給電圧Ｖ_Ｇ＋，Ｖ_Ｇ−を示した信号Ｏを示す。

ＤＣゲート供給回路７の詳細を図８に示す。各ＤＣゲート供給電圧Ｖ_Ｇ１＋、Ｖ_Ｇ＋、Ｖ_Ｇ−、Ｖ_ＧＮＤは１つの半波整流器Ｄ_１、Ｄ_２、またはＤ_３と対応する平滑コンデンサＣ_１、Ｃ_２、またはＣ_３とで生成される。ＤＣゲート供給電圧Ｖ_Ｇ＋，Ｖ_Ｇ−は同じ巻線を通じて電力を供給される。ＤＣゲート供給電圧Ｖ_Ｇ１＋を生成するため、電源磁気回路Ｔ２の対応する二次巻線に追加のタップＴ´が使用される。

電源磁気回路Ｔ２の二次巻線によって出力される信号Ｏの電圧は停止情報Ｉｎｆ_ＳＤの定義に使用される。図９の第４の時間曲線に示すような可能な実施形態では、信号はゲート電力比制御信号Ｍを通じて生成されて、少なくとも信号Ｏの１期間、同一のＰＷＭ比での周波数変化を引き起こす。動作期間ｔ_ｏｐは、停止回路８によって検出される停止期間ｔ_ｓｄを低減させる。停止回路８の接続は図１５〜１６に示す。

ゲート電力比制御信号Ｍとゲート電源電圧Ｎの値を設定することによって、ＤＣゲートソース電圧Ｖ_Ｇ＋，Ｖ_Ｇ−と、ひいてはＤＣゲートソース電圧Ｖ_Ｇ＋，Ｖ_Ｇ−の平均電圧値、すなわちミラーリング電圧Ｖ_ｍが定義される。ＤＣゲートソース電圧Ｖ_Ｇ＋，Ｖ_Ｇ−およびミラーリング電圧Ｖ_ｍの設定は、ミラーリング電圧Ｖ_ｍが閾値電圧Ｖ_ｔｈ値未満でなければならないという条件によって制限される。ミラーリング電圧Ｖ_ｍと閾値電圧Ｖ_ｔｈ間の差が大きいほどインターロック遅延ＩＤ値は大きく、逆にミラーリング電圧Ｖｍと閾値電圧Ｖ_ｔｈ間の差が小さいほどインターロック遅延ＩＤ値は小さい。可能な実施形態における図１０の駆動信号Ｊ_１，Ｊ_２の時間曲線は、ＤＣゲート供給電圧ＶＧ＋，ＶＧ−の２つの異なる値に対するインターロック遅延ＩＤの差を示すものである。

図１１は、電力スイッチＰＴ１，ＰＴ２の温度変化にかかわらず安定したインターロック遅延ＩＤを確保する回路の可能な実施形態を示す。温度上昇に伴い、図１２の第１の時間曲線に示されるように閾値電圧Ｖ_ｔｈの低下が生じる。したがって、ミラーリング電圧Ｖ_ｍは、電力スイッチＰＴ１，ＰＴ２の全温度範囲にわたって同じ電圧差で変化する必要がある。

図１１に示す可能な実施形態では、温度影響適合回路１１とＤＣ／ＤＣコンバータが電力回路１３に追加される。一定電圧差Ｖ_ｄｉｆを達成するため、電力スイッチＰＴ１，ＰＴ２の接合部温度Ｔの変動にもかかわらず、温度影響適合回路１１はゲート電力比制御信号Ｍを調節して、ＤＣ／ＤＣコンバータ１２が温度情報ＩｎｆＴに関してゲート電源電圧Ｎを生成するようにＤＣ／ＤＣコンバータ１２を制御する。電圧差Ｖ_ｄｉｆはミラーリング電圧Ｖ_ｍと閾値電圧Ｖ_ｔｈとの電圧差である。温度情報Ｉｎｆ_Ｔは電力スイッチＰＴ１，ＰＴ２の接合部温度Ｔ_ｊに関する情報を含む。

図１２の第１の時間曲線は、閾値電圧Ｖ_ｔｈが接合部温度Ｔ_ｊに依存する可能な例を示す。図１２の第２および第３の時間曲線は、接合部温度Ｔ_ｊに対する温度情報Ｉｎｆ_Ｔへの応答としてゲート電力比制御信号Ｍとゲート電源電圧Ｎを示している。図１２の第４の時間曲線は、電力スイッチＰＴ１，ＰＴ２の全接合部温度Ｔｊにわたって一定である一定電圧差Ｖ_ｄｉｆと、そのような電圧差Ｖ_ｄｉｆを保証する対応するＤＣゲート供給電圧Ｖ_Ｇ＋，Ｖ_Ｇ−を示す。

図１３ａ〜１３ｄの可能な実施形態では、第１の電力スイッチＰＴ１のオンのためのエネルギー帰還が示され、図１４ａ〜１４ｄでは、第１の電力スイッチＰＴ１のオフのためのエネルギー帰還が示される。第１の電力スイッチＰＴ１のエネルギー伝達に含まれる素子のみを示す。図１４ａ〜１４ｄの回路は、図４に示す実施形態の第１の電力スイッチＰＴ１を制御する駆動回路の部分に対して追加された追加のタップＴおよび追加のキャッピングダイオードＤ_６とＤ_７を有する。電磁結合回路Ｔ３は、第１のランプ生成回路６_１のインダクタＬ１に接続される巻線に追加のタップＴを有し、単巻変圧器機能を形成する。タップＴの位置は第１の電力スイッチＰＴ１の制御電極Ｇに接続される巻線側に近く、０．５〜１の結合比Ｒ_ｃ＜１を構成する。キャッピングダイオードＤ_６はタップＴに接続されてＤＣゲート供給回路７のＤＣゲート供給電圧Ｖ_Ｇ＋を受け取る。キャッピングダイオードＤ_７は、ＤＣゲート供給回路７の負ＤＣゲート供給電圧Ｖ_Ｇ−とタップＴとの間に接続される。

図１３ａに示す可能な実施形態では、確定時間ｔ_ｅ間、トリガスイッチＱ１はオンに切り換わり、ゲート電流Ｉ_Ｇ１が駆動エネルギーを平滑コンデンサＣ_１からコンデンサＣ_ＧＳに伝達する。ゲート電流Ｉ_Ｇ１がインダクタＬ_１を介して流れると、インダクタＬ_１に蓄積されるエネルギー値はコンデンサＣ_ＧＳに蓄積されるエネルギー値に等しくなる。トリガスイッチＱ１が図１３ｂに示すようにオフに切り換わった後も、ゲート電流Ｉ_Ｇ１は確定時間ｔ_ｅ内にインダクタＬ_１に蓄積されたエネルギーのためにまだ流れ続ける。エネルギーはインダクタＬ_１からコンデンサＣ_ＧＳおよび平滑コンデンサＣ_２に伝達される。平滑コンデンサＣ_２に戻されるエネルギーの部分は、ＤＣ電源回路７に戻されるエネルギーの部分である。駆動信号Ｊ_１の電圧値が結合比Ｒ_ｃ＜１によって除算されるＤＣゲート供給電圧Ｖ_Ｇ＋に達すると、ゲート電流Ｉ_Ｇ１は０に低下し、まだインダクタＬ１に蓄積されているエネルギーは図１３ｃに示すようにキャッピングダイオードＤ_６を通じてＤＣ電源回路７の平滑コンデンサＣ１，Ｃ２まで伝達される。インダクタＬ_１内の全エネルギーが伝達された後、オーバースウェイによりコンデンサＣ_ＧＳに蓄積されるエネルギーは図１３ｄに示すようにキャッピングダイオードＤ_６を通じてＤＣゲート供給回路７の平滑コンデンサＣ_１まで戻される。

図１４ａに示す可能な実施形態では、確定時間ｔ_ｅの間、トリガスイッチＱ２はオンに切り換わり、ゲート電流Ｉ_Ｇ１は平滑コンデンサＣ_２からコンデンサＣ_ＧＳへ駆動エネルギーを伝達する。ゲート電流Ｉ_Ｇ１はインダクタＬ_１を介して流れるため、インダクタＬ１に蓄積されるエネルギー値はコンデンサＣ_ＧＳに蓄積されるエネルギー値に等しい。トリガスイッチＱ２が図１４ｂに示すようにオフに切り換わった後もゲート電流Ｉ_Ｇ１は確定時間ｔｅの間、インダクタＬ１に蓄積されるエネルギーのためにまだ流れ続ける。エネルギーはインダクタＬ_１からコンデンサＣ_ＧＳおよび平滑コンデンサＣ_１まで伝達される。平滑コンデンサＣ１に回帰するエネルギーの部分は、ＤＣ電源回路７に戻されるエネルギーである。駆動信号Ｊ_１の電圧値が結合比Ｒ_ｃ＜１によって除算されるＤＣゲート供給電圧Ｖ_Ｇ＋に達すると、ゲート電流Ｉ_Ｇ１は０に低下し、まだインダクタＬ_１に蓄積されているエネルギーは図１４ｃに示すようにキャッピングダイオードＤ_７を通じてＤＣ電源回路７の平滑コンデンサＣ_１，Ｃ２まで伝達される。インダクタＬ_１の全エネルギーが伝達された後、オーバースウェイによりコンデンサＣＧＳに蓄積されるエネルギーは図１４ｄに示すようにキャッピングダイオードＤ_７を通じてＤＣゲート供給回路７の平滑コンデンサＣ２まで戻される。

可能な実施形態では、電力スイッチＰＴ１，ＰＴ２は、電力スイッチＰＴ１，ＰＴ２をオンまたはオフに保持するために制御電極Ｇへの一定電流を必要とするＢＪＴまたはＪＦＥＴなどのスイッチ素子によって形成される。

図１５は、電力スイッチＰＴ１，ＰＴ２としてハーフブリッジＨＢ接続されたＢＪＴを駆動する駆動回路１の可能な実施形態を示す。図１６は、電力スイッチＰＴ１，ＰＴ２としてハーフブリッジＨＢ接続されたＪＦＥＴを駆動する駆動回路１の可能な実施形態を示す。図１５および１６の可能な実施形態において、電力スイッチＰＴ１，ＰＴ２の制御電極Ｇに流れる一定電流を提供するため、双安定回路９はトリガ回路５_１，５_２に接続される。双安定回路９はＤＣゲート供給回路７を介してＤＣゲート供給電圧Ｖ_Ｇ１，Ｖ_Ｇ−を供給され、２つの電流源Ｉ_ｏｎ，Ｉ_ｏｆｆ、比較器Ｘ、双安定回路レジスタＲ_ｂＣから成る。比較器ＸはＤＣゲート供給電圧Ｖ_ＧＮＤに対して約１Ｖのヒステリシスを有する。駆動信号Ｊ_１，Ｊ_２がヒステリシス領域内に入ると、比較器Ｘは電流源Ｉ_ｏｎまたはＩ_ｏｆｆをオンに切り換えない。駆動電圧がヒステリシスを超えると、比較器Ｘは電流源Ｉ_ｏｎをオンに切り換え、駆動電圧がヒステリシスを下回ると、比較器Ｘは電流源Ｉ_ｏｆｆをオンに切り換える。双安定回路レジスタＲ_ｂｃがフィードバックループ内で比較器Ｘに追加されて、停止回路がオンになったときの電流低下を防止する。電流源Ｉ_ｏｎはＤＣゲート供給回路７を介してＤＣゲート供給電圧ＶＧ１＋を供給され、対応する電力スイッチＰＴ１，ＰＴ２のオン状態を保持するのに必要な所定の電流値を生成する。電源磁気回路Ｔ２の二次巻線上のタップＴ´の位置は、電流源Ｉ_ｏｎの電圧降下をまだ保持するＤＣゲート供給電圧Ｖ_Ｇ１＋の最小値を定義し、その値は電流源Ｉ_ｏｎがすべての動作条件下で所定の電流を生成し得るのに十分である。電流源Ｉ_ｏｎの推奨電圧降下は最大２Ｖである。電流源Ｉ_ｏｆｆはＤＣゲート供給回路７を介して負ＤＣゲート供給電圧Ｖ_Ｇ−を供給され、対応する電力スイッチＰＴ１，ＰＴ２のオフ状態を保持するのに必要な電流を生成する。電流源Ｉ_ｏｆｆによって生成される電流は予め定義され、ｍＡ範囲内の値を有するためにレジスタと置き換えることができる。

電力スイッチＰＴ１，ＰＴ２の急速なオフのため、停止回路８がトリガ回路５_１，５_２に追加される。停止回路８は、信号Ｏの周波数変化を検出する復号回路を含み、検出された停止期間ｔ_Ｓｄへの応答として双安定回路９を動作停止させ、対応する駆動信号Ｊ_１またはＪ_２をＤＣゲート供給電圧Ｖ_ＧＮＤに接続する結果、対応する電力スイッチＰＴ１またはＰＴ２をオフにする。

図１５の可能な実施形態では、駆動回路１は電力スイッチＰＴ１，ＰＴ２であるＢＪＴを制御するため、ＢＪＴの特性のためにオン状態電圧Ｖ_{ＰＴ１ｏｎ}，Ｖ_{ＰＴ２ｏｎ}はＤＣゲート供給電圧Ｖ_Ｇ＋よりも低い。トリガスイッチＱ２がオンに切り換わると、ＤＣゲート供給電圧Ｖ_Ｇ−とオン状態電圧Ｖ_ｏｎ間の電圧差が対応するランプ生成回路６_１または６_２で生じる。トリガスイッチＱ１がオンに切り換わると、ＤＣゲート供給電圧Ｖ_Ｇ＋とオフ状態電圧Ｖ_ｏｎ間の電圧差が対応するランプ生成回路６_１または６_２で生じる。ランプ生成回路６_１または６_２間で電圧差によって生じる電磁結合回路Ｔ３を通る短絡電流は、トリガスイッチＱ２とＤＣゲート供給回路７の負ＤＣゲート供給電圧ＶＧ−間のトリガ回路５_１，５_２に追加されるブロッキングダイオードＤ_９によって防止される。キャッピングダイオードＤ７を通るエネルギー回帰のみが起こり得る。したがって、キャッピングダイオードＤ７ＤＣ電源回路７へのエネルギー回帰のためにだけ使用される。確定時間ｔ_ｅ中にインダクタＬ_１，Ｌ_２に蓄積されるエネルギー分だけが、オフである第２の電力スイッチＰＴ１またはＰＴ２に属するＤＣゲート供給回路７へと戻される。したがって、駆動エネルギーＥＬ１は電力スイッチＰＴ２のオフの間は電磁結合回路Ｔ３を通じて伝達され、駆動エネルギーＥ_Ｌ２は第１の電力スイッチＰＴ１のオフの間は電磁結合回路Ｔ３を通じて伝達される。

図１７および１８は、図１７の第１の時間曲線に示す入力信号Ａに関する特徴的な時間曲線の応答を示す。時間標示ａ〜ｌは図１７と図１８とで等しい。時間標示ａ，ｇはスイッチングの開始を示す。時間標示ｂ，ｈは、双安定回路９が電流源Ｉ_ｏｎをオフにする時間を表す。時間標示ｃとｉは、双安定回路９が電流源Ｉ_ｏｎをオンにする時間を表す。時間標示ｄ，ｊは、トリガスイッチＱ２が負ＤＣゲート供給電圧Ｖ_Ｇ−と等しくなる駆動信号Ｊ_１，Ｊ_２のために導通を停止する時間を表す。時間標示ｅ，ｋは確定時間ｔ_ｅが終了した後の時間を示す。時間標示ｆ，ｌは、エネルギー帰還プロセスが終了する時間を表す。

図１７の第２の時間曲線は、印をつけた確定時間ｔ_ｅを伴うバイポーラパルス信号ＢＣの信号図である。図１７の第３の時間曲線は、第１のトリガ回路５_１のトリガスイッチＱ１の電流Ｉ_Ｑ１＿１の信号図である。図１７の第４の時間曲線は、第１トリガ回路５_１のブロッキングダイオードＤ_９の電流Ｉ_Ｄ９＿１と等しい、同じ第１のトリガ回路５１のトリガスイッチＱ２の電流Ｉ_Ｑ２＿１の信号図である。図１７の第５の時間曲線は、第１のトリガ回路５_１のキャッピングダイオードＤ_７の電流Ｉ_Ｄ７＿１の信号図である。図１７の第６の時間曲線は第１のトリガ信号Ｆ_１の信号図である。図１７の第７の時間曲線は、電流源Ｉ_ｏｎの印をつけた電流Ｉ_ＯＮ１と共に第１の電力スイッチＰＴ１の制御電極まで流れる電流ＩＧ１の信号図である。図１７の第８の時間曲線は第１の駆動信号Ｊ_１の信号図である。

図１８の第１の時間曲線は確定時間情報Ｉｎｆ_ｅの信号図である。図１８の第２の時間曲線は、第２のトリガ回路５_２のトリガスイッチＱ１の電流Ｉ_Ｑ２＿２の信号図である。図１８の第３の時間曲線は、第２トリガ回路５_２のブロッキングダイオードＤ_９の電流Ｉ_Ｄ９＿２と等しい、同じ第２のトリガ回路５_２のトリガスイッチＱ２の電流Ｉ_Ｑ２＿１の信号図である。図１８の第４の時間曲線は、第２のトリガ回路５_２のキャッピングダイオードＤ_７の電流Ｉ_Ｄ７＿２の信号図である。図１７の第５の時間曲線は、第２のトリガ信号Ｆ_２の信号図である。図１８の第６の時間曲線は、電流源Ｉ_ｏｎの印をつけた電流Ｉ_ＯＮ１と共に第２の電力スイッチＰＴ２の制御電極に流れる電流Ｉ_Ｇ２の信号図である。図１７の第８の時間曲線は、印をつけたインターロック遅延ＩＤを伴う駆動信号Ｊ_１，Ｊ_２の信号図である。図１８の点線網掛け領域は電力スイッチＰＴ１，ＰＴ２のオン状態とオフ状態を示す。

図１９の可能な実施形態では、駆動回路１は通常、電力スイッチＰＴ１，ＰＴ２であるＪＦＥＴを制御する。駆動回路１の動作状態の確定前または確定中の電力スイッチＰＴ１，ＰＴ２を通る相互誘導を防ぐため、カスコード電力スイッチＰＴｃが第１の電力スイッチＰＴ１とカスコード接続され、第２の電力スイッチＰＴ２と接続されるカスコード電力スイッチＰＴｃが追加される。カスコード電力スイッチＰＴｃは低電圧および低オン抵抗ＭＯＳＦＥＴによって形成される。カスコード電力スイッチＰＴｃの電圧は、電力スイッチＰＴ１またはＰＴ２の制御電極Ｇ上の電圧が正ＤＣゲート供給電圧Ｖ_Ｇ＋に達するとき、電力スイッチＰＴ１またはＰＴ２を遮断領域に保持するのに十分な高さを有する必要がある。カスコード電力スイッチＰＴｃのオン抵抗は、カスコード電力スイッチＰＴｃがハーフブリッジＨＢの伝導損失に実質上寄与しないようにｍＱ範囲内に収まるべきである。図１９の可能な実施形態では、オフ電流生成レジスタＲ_ＩＧ−がオフ電流源Ｉ_ｏｆｆの代用となり、カスコード電力スイッチＰＴｃを制御するためカスコードスイッチ回路１４がトリガ回路５_１，５_２に追加される。カスコードスイッチ回路１４は、カスコード電力スイッチＰＴｃのソースＳに接続されるカスコード電力スイッチＰＴｃの制御電極Ｇを保持することによって、駆動回路１の動作状態の確定中にカスコード電力スイッチＰＴｃのオフ状態を確保する。ＤＣゲート供給回路７がＤＣゲート供給電圧Ｖ_Ｇ＋、Ｖ_Ｇ１＋、Ｖ_Ｇ−の最終値にまだ到達しない間、電力スイッチＰＴ１，ＰＴ２の制御電極Ｇはオフ電流生成レジスタＲ_ＩＧ−を通じてＤＣゲート供給電圧Ｖ_Ｇ−に、半波整流器Ｄ_２と電源磁気回路Ｔ２の対応する二次巻線を通じてカスコード電力スイッチＰＴｃのソースＳに接続される。よって、対応する電力スイッチＰＴ１またはＰＴ２を流れる電流は遮断される。負ＤＣゲート供給電圧Ｖ_Ｇ−が名目値に達すると、カスコードスイッチ回路１４はカスコード電力スイッチＰＴｃをオンにする。対応する電力スイッチＰＴ１またはＰＴ２は、対応する電力スイッチＰＴ１またはＰＴ２の制御電極Ｇの電圧が閾値電圧Ｖ_ｔｈ、すなわち負ＤＣゲート供給電圧Ｖ_Ｇ−のレベルよりも引き続き低いため、カスコード電力スイッチＰＴｃがオンになるにもかかわらず遮断領域に居続ける。

図２０の可能な実施形態では、ＳｉＣＦＥＴは電力スイッチＰＴ１，ＰＴ２として設けられる。ＳｉＣＦＥＴは最大負駆動電圧−１０Ｖまでの負電圧に制限され、最大３Ｖの閾値電圧Ｖ_ｔｈを有し、オーム領域に完全に入るには最大＋２０Ｖを必要とする。ブロッキングダイオードＤ_８およびキャッピングダイオードＤ_９がトリガ回路５_１，５_２に追加される。ＤＣゲート供給電圧ＶＧ−は、最大負駆動電圧に近く、たとえば−１０Ｖ装置限度の場合、−８Ｖに定義される。ミラーリング電圧Ｖ_ｍは電力スイッチＰＴ１，ＰＴ２の遮断領域内に入るように定義される。正ＤＣゲート供給電圧Ｖ_Ｇ＋はＶ_ｍ＋（Ｖ_ｍ−Ｖ_Ｇ−）に等しく、Ｖ_ｍはミラーリング電圧を表し、Ｖ_Ｇ−はＤＣゲート供給電圧Ｖ_Ｇ−を表す。オン状態電圧Ｖ_ｏｎは式（Ｖ_Ｇ＋−Ｖ_Ｇ−）／（Ｖ_ｏｎ−Ｖ_Ｇ−）により単巻変圧器結合比Ｒ_ｃ＜１で、最大正駆動電圧に近く、たとえば−２２Ｖ装置限度の場合、２０Ｖに定義される。ただし、Ｖ_ｏｎはオン状態電圧を表し、Ｖ_Ｇ＋は正ＤＣゲート供給電圧を表し、Ｖ_Ｇ−は負ＤＣゲート供給電圧を表す。

駆動エネルギーＥ_Ｌ１，Ｅ_Ｌ２は図２０の可能な実施形態では、対応する電力スイッチＰＴ１、ＰＴ２がオンになるときにトリガ回路５_１または５_２のＤＣ電源回路７に戻される。駆動エネルギーＥ_Ｌ１，Ｅ_Ｌ２は電磁結合回路Ｔ３の対応するタップＴに接続される第１のトリガ回路５_１ＣのキャッピングダイオードＤ_６を介して電磁結合回路Ｔ３を通じて伝達され、電力スイッチＰＴ１がオンに切り換えられると第１のトリガ回路５_１のＤＣゲート供給回路７へと戻される。駆動エネルギーＥ_Ｌ１，Ｅ_Ｌ２は電磁結合回路Ｔ３の対応するタップＴに接続される第２のトリガ回路５２のキャッピングダイオードＤ_６を介して電磁結合回路Ｔ３を通じて伝達され、電力スイッチＰＴ２がオンに切り換わると第２のトリガ回路５_２のＤＣゲート供給回路７に戻される。

図２１は第１の電力スイッチＰＴ１のオフ遷移と第２の電力スイッチＰＴ２のオン遷移の簡易時間曲線を示す。時間標示ｔ_０で、第１のトリガ回路５_１のトリガスイッチＱ１と第２のトリガ回路５_２のトリガスイッチＱ２がオンに切り換わる。第１の駆動信号Ｊ_１は低下し始める。第２の駆動信号Ｊ_２はブロッキングダイオードＤ_８のため、オフ状態電圧Ｖ_ｏｆｆの値で安定を保つ。時間標示ｔ_１で、インダクタＬ_Ｉの電圧は値｜Ｖ_Ｇ−｜＋Ｖ_Ｇ＋まで低下する。ただし、Ｖ_Ｇ−は負ＤＣゲート供給電圧を表し、ＶＧ＋は正ＤＣゲート供給電圧を表す。第１の駆動信号Ｊ_１は上昇し始める。時間標示ｔ_２で、第１の駆動電圧Ｊ_１は負荷電流閾値電圧_{ｔｈ＠ＩＬ}に達し、出力電圧Ｋは低下し始める。ミラー効果が有効になる。時間標示ｔ_３後の出力電圧Ｋの低下は、第１の電力スイッチＰＴ１のゲートドレイン電圧が電力スイッチＰＴ１のゲートソース電圧を上回ると第１の電力スイッチＰＴ１のゲート−ドレイン容量が低下するために加速する。電力スイッチＰＴ１，ＰＴ２のゲート−ドレイン容量の差により、時間標示ｔ_２，ｔ_３間に電磁結合回路Ｔ３を通じて流れる等価電流Ｉ_ｅｑが生じる。第１の駆動信号Ｊ_１が時間標示ｔ_５で達する閾値電圧Ｖ_ｔｈに達する間、負荷電流Ｉ_ＬＰＴ１は第１の電力スイッチＰＴ１のＦＥＴセルＦＣから第２の電力スイッチＰＴ２のボディダイオードＤ_Ｂまで流れる。第１の電力スイッチＰＴ１がオフになる。時間標示ｔ_６で、第２の駆動信号Ｊ_２は閾値電圧Ｖ_ｔｈまで上昇する。時間標示ｔ_６とｔ_７間で、負荷電流Ｉ_ＬＰＴ２はボディダイオードＤ_Ｂから第２の電力スイッチＰＴ２のＦＥＴセルＦＣまで伝達される。インダクタＬ_１，Ｌ_２に蓄積されるエネルギーにより、第２の駆動電圧Ｊ_２は時間標示ｔ_８でオン状態電圧Ｖ_ｏｎにまで上昇する。インダクタＬ_２に蓄積されるエネルギーは電磁結合回路Ｔ３を通じて第２の電力スイッチＰＴ２のゲートソース容量に伝達される。このエネルギー伝達は時間標示ｔ_７，ｔ_８間を流れる等価電流Ｉ_ｅｑによって示される。

図２１の第１の時間曲線は駆動信号Ｊ_１，Ｊ_２の信号図である。図２１の第２の時間曲線は等価電流Ｉ_ｅｑの信号図である。図２１の第３の時間曲線は出力信号Ｋの信号図である。図２１の第４の時間曲線は第１の電力スイッチＰＴ１を流れる負荷電流Ｉ_ＬＰＴ１の信号図である。図２１の第５の時間曲線は第２の電力スイッチＰＴ２のボディダイオードＤ_Ｂ２を流れる電流の信号図である。図２１の第６の時間曲線は第２の電力スイッチＰＴ２の負荷電流Ｉ_ＬＰＴ２の信号図である。

図２２の可能な実施形態では、第１の電力スイッチＰＴ１は直列接続されたスイッチ素子ＰＴ１ａ、ＰＴ１ｂ、…ＰＴ１ｎから成り、第２の電力スイッチＰＴ２は直列接続されたスイッチ素子ＰＴ２ａ、ＰＴ２ｂ、…ＰＴ２ｎから成る。第１のトリガ回路５_１はトリガ回路５_１ａ、５_１ｂ、…５_１ｎを備え、第２のトリガ回路５_２はトリガ回路５_２ａ、５_２ｂ、…５２ｎを備える。トリガ回路５_１ａ、５_１ｂ、…５_１ｎ、５_２ａ、５_２ｂ、…５_２ｎは磁気トリガ回路Ｔ１で駆動される。磁気トリガ回路Ｔ１は、それぞれが１つの一次巻線と２つの二次巻線を有する６つの変圧器を備える。第１のランプ生成回路６_１は６_１ａ、６_１ｂ、…６_１ｎから成り、第２のランプ生成回路６_２は６_２ａ、６_２ｂ、…６_２ｎから成る。各トリガ回路５_１ａ、５_１ｂ、…５_１ｎ、５_２ａ、５_２ｂ、…５_２ｎは対応するランプ生成回路６_１ａ、６_１ｂ、…６_１ｎ、６_２ａ、６_２ｂ、…６_２ｎに接続され、該ランプ生成回路は対応するスイッチ素子ＰＴ１ａ、ＰＴ１ｂ、…ＰＴ１ｎ、ＰＴ２ａ、ＰＴ２ｂ、…ＰＴ２ｎに接続され、インダクタＬ１を備える。レジスタＲ_１はあらゆるランプ生成回路６_１ａ、６_１ｂ、…６_１ｎ、６_２ａ、６_２ｂ、…６_２ｎと並列に接続される。電磁結合回路Ｔ３は６つの変圧器から成り、各変圧器は、ランプ生成回路６_１ａ、６_１ｂ、…６_１ｎ、６_２ａ、６_２ｂ、…６_２ｎのうちの１つに接続される巻線を有し、残りの巻線は相互に並列接続される。ランプ生成回路６１ａ、６_１ｂ、…６_１ｎの任意の対に接続される電磁結合回路Ｔ３の巻線間の結合比は１であり、ランプ生成回路６_２ａ、６_２ｂ、…６_２ｎの任意の対に接続される電磁結合回路Ｔ３の巻線間の結合比は１である。ランプ生成回路６_１ｎ，６_２ｎに接続される電磁結合回路Ｔ３の巻線間の結合比は−１である。

図２３の可能な実施形態では、本発明に係る駆動回路１は、２つのスイッチ素子ＰＴ１ａ，ＰＴ１ｂから成る第１の電力スイッチＰＴ１と２つのスイッチ素子ＰＴ２ａ，ＰＴ２ｂから成る第２の電力スイッチＰＴ２とを制御する。また、スイッチ素子ＰＴ１ａ，ＰＴ２ａはハーフブリッジで接続され、スイッチ素子ＰＴ１ｂ，ＰＴ２ｂはハーフブリッジで接続される。スイッチ素子ＰＴ１ａ，ＰＴ２ｂは電源ＰＯＷＥＲ＋で電力を供給され、スイッチ素子ＰＴ２ａ，ＰＴ１ｂは電源ＰＯＷＥＲ＋で電力を供給される。負荷はスイッチ素子ＰＴ１ａ，ＰＴ２ｂの共有点とスイッチ素子ＰＴ２ａ，ＰＴ１ｂの共有点との間に接続される。磁気トリガ回路Ｔ１は、１つの一次巻線と８つの二次巻線とを有する１つの変圧器を備える。

第１のトリガ回路５_１は２つのトリガ回路５_１ａ，５_２から成り、第２のトリガ回路５_２は２つのトリガ回路５_２ａ，５_１ｂから成る。第１のランプ生成回路６_１は２つのランプ生成回路６_１ａ，６_２ｂから成り、第２のランプ生成回路６_２は２つのランプ生成回路６_２ａ，６_１ｂから成る。トリガ回路５_１ａはランプ生成回路６_１ａを通じてスイッチ素子ＰＴ１ａを制御し、トリガ回路５_２ａはランプ生成回路６_２ａを通じてスイッチ素子ＰＴ２ａを制御し、トリガ回路５_１はランプ生成回路６_１ｂを通じてスイッチ素子ＰＴ１ｂを制御し、トリガ回路５_２ｂはランプ生成回路６_２ｂを通じてスイッチ素子ＰＴ２ｂを制御する。レジスタＲ_１はランプ生成回路６_１ａ，６_２ｂと並列に接続される。レジスタＲ_２はランプ生成回路６_２ａ，６_１ｂと並列に接続される。電磁結合回路Ｔ３は、図２３に示されるようにランプ生成回路６_１ａ、６_２ａ、６_１ｂ、６_２ｂと並列に接続される巻線をそれぞれ有する２つの変圧器によって形成される。

ＮＺＩＤ ゼロ近傍インターロック遅延
ＩＤ インターロック遅延
ＤＴ デッドタイム
ＰＴ 電力スイッチ
ＰＴｃ カスケード電力スイッチ
ＰＴ１、ＰＴ２ 電力スイッチ
ＰＴ１ａ、ＰＴ１ｂ、…ＰＴ１ｎ ＰＴ１のスイッチ素子
ＰＴ２ａ、ＰＴ２ｂ、…ＰＴ２ｎ ＰＴ２のスイッチ素子
ＨＢ ハーフブリッジ
Ｄ_Ｂ ボディダイオード
ＦＣ ＦＥＴセル
Ｓ１ 第１のステップ
Ｓ２ 第２のステップ
Ａ 入力信号
Ｂ、Ｃ パルス信号
ＢＣ バイポーラパルス信号
Ｆ_１、Ｆ_２ トリガ信号
Ｊ_１、Ｊ_２ 駆動信号
Ｏ 信号
Ｎ ゲート電源電圧
Ｍ ゲート電力比制御信号
Ｂ_１、Ｂ_２ 信号
Ｐ_１、Ｐ_２ 信号
Ｂ_１´、Ｂ_２´ 信号
１ 駆動回路
４ 微分回路
５_１、５_２ トリガ回路
５_１ａ、５_１ｂ、…５_１ｎ ５_１内のトリガ回路
５_２ａ、５_２ｂ、…５_２ｎ ５_２内のトリガ回路
６_１、６_２ ランプ生成回路
６_１ａ、６_１ｂ、…６_１ｎ ６_１内のトリガ回路
６_２ａ、６_２ｂ、…６_２ｎ ６_２内のトリガ回路
７ ＤＣゲート供給回路
８ 停止回路
９ 双安定回路
１０ 供給スイッチ回路
１１ 温度影響適合回路
１２ ＤＣ／ＤＣコンバータ
１３ 電力回路
１４ カスコードスイッチ制御回路
Ｔ１ 磁気トリガ回路
Ｔ２ 電源磁気回路
Ｔ３ 電磁結合回路
Ｄｅｌ 遅延部
ＤＲ１、ＤＲ２ ガルバニック絶縁駆動回路
ＲＣ１、ＲＣ２ 回路
ＤＣ´ 電源
ＩｎｆＴ 温度情報
ＩｎｆＴ３ 電力スイッチ状態情報
ＩｎｆＳＤ 停止情報
Ｉｎｆｅ 確定時間情報
Ｑ１、Ｑ２ トリガスイッチ
Ｌ_１、Ｌ_２ インダクタ
Ｒ_１、Ｒ_２ 制動レジスタ
Ｄ_６、Ｄ_７ キャッピングダイオード
Ｄ_８、Ｄ_９ ブロッキングダイオード
Ｃ_ＧＤ 電力スイッチのドレインゲートコンデンサ
Ｒ_{ｄＳ−ｏｎＰＴ１} レジスタ
Ｒ_ｏｆｆ セキュリティレジスタ
Ｒ_ｂｃ 双安定回路レジスタ
Ｒ_ＩＧ− オフ電流生成レジスタ
Ｘ 比較器
Ｄ_１、Ｄ_２、Ｄ_３ 半波整流器
Ｃ_１、Ｃ_２、Ｃ_３ 平滑コンデンサ
ＳＷ１ スイッチ
Ｃ_５ 結合コンデンサ
Ｒ_Ｇ１、Ｒ_Ｇ２ レジスタ
Ｄ_ｂｅ ブートストラップダイオード
Ｉ_Ｌ、Ｉ_ＬＰＴ１、Ｉ_ＬＰＴ２ 負荷回路
Ｉ_Ｌ１、Ｉ_Ｌ２ インダクタ電流
Ｉ_ＲＩ、Ｉ_Ｒ２ レジスタ電流
Ｉ_ｅｑ 等価電流
Ｖ_Ｇ＋、Ｖ_Ｇ−、Ｖ_ＧＮＤ ＤＣゲート供給電圧
Ｖ_{ｔｈ＠ＩＬ} 負荷電流閾値
ＰＯＷＥＲ＋、ＰＯＷＥＲ− 電源電圧
Ｖ_ｔｈ 閾値電圧
Ｖ_{ｔｈ＠ＩＬ} 負荷電流閾値電圧
Ｖ_{ｔｈ＠Ｔｊ} 接合部温度閾値電圧
Ｖ_ｍ ミラーリング電圧
Ｖ_ｏｓ＋、Ｖ_ｏｓ− オーバースウェイ大きさ
Ｖ_ｔｈＱ１、Ｖ_ｔｈＱ２ バイポーラ閾値電圧
Ｖ_{ｐＴ１ｏｎ} ＰＴ１オン状態電圧
Ｖ_{ｐＴ２ｏｎ} ＰＴ２オン状態電圧
Ｖ_{ｐＴ１ｏｆｆ} ＰＴ１オフ状態電圧
Ｖ_{ｐＴ２ｏｆｆ} ＰＴ２オフ状態電圧
Ｖ_ｄｉｆ 電圧差
Ｖ_ｔｒ１、Ｖ_ｔｒ２ 大きさ
Ｖ_ｓ＋´、Ｖ_Ｓ−´、Ｖ_ｓ＋、Ｖ_Ｓ− フローティング供給電圧
ｔ_ＨＬｐｄ 高−低伝搬遅延
ｔ_ＬＨｐｄ 低−高伝搬遅延
ｔ_ｓ スイッチング時間
ｔ_ｔ 遷移時間
ｔ_ｅ 確定時間
ｔ_ｏｐ 動作期間
ｔ_ｓｄ 停止期間
ｔ_ｌｐｄ 論理伝搬遅延
ｔ_ｄｐｄ 駆動伝搬遅延
Ｇ 制御電極
Ｓ ソース
Ａ_ＶＤ 電圧差領域
Ａ_Ｈ ヒステリシス領域
Ｅ_Ｌ１、Ｅ_Ｌ２ 駆動エネルギー
Φ１、Φ１´、Φ２、Φ２´ 領域
Ｒ_ｃ＜１ 結合比
Ｔ、Ｔ´ タップ
Ｔ_ｊ 接合部温度
ＲＣ´、ＲＣ´´ ＲＣ定数。

Claims (16)

1. ハーフブリッジ接続のＮ型電気制御電力スイッチ（ＰＴ１、ＰＴ２）を当該電力スイッチ（ＰＴ１、ＰＴ２）のオン状態間にゼロ近傍インターロック遅延時間（ＮＺＩＤ）を有するように駆動する駆動回路（１）であって、
   前記駆動回路（１）は、入力信号（Ａ）を受信して、
   第１の電力スイッチ（ＰＴ１）をオン状態とオフ状態との間で切り換える第１の駆動信号（Ｊ_１）と、
   第２の電力スイッチ（ＰＴ２）をオン状態とオフ状態との間で切り換える第２の駆動信号（Ｊ_２）とを生成するように構成されており、
   前記入力信号（Ａ）の奇数の各段階的変化において前記第１の駆動信号（Ｊ_１）は、負ＤＣゲート供給電圧（Ｖ_Ｇ−）から正ＤＣゲート供給電圧（Ｖ_Ｇ＋）への勾配により値が上昇し始め、前記第２の駆動信号（Ｊ_２）は、正ＤＣゲート供給電圧（Ｖ_Ｇ＋）から負ＤＣゲート供給電圧（Ｖ_Ｇ−）への勾配により値が減少し始め、
   前記入力信号（Ａ）の偶数の各段階的変化において前記第１の駆動信号（Ｊ_１）は、正ＤＣゲート供給電圧（Ｖ_Ｇ＋）から負ＤＣゲート供給電圧（Ｖ_Ｇ−）への勾配により値が減少し始め、前記第２の駆動信号（Ｊ_２）は、負ＤＣゲート供給電圧（Ｖ_Ｇ−）から正ＤＣゲート供給電圧（Ｖ_Ｇ＋）への勾配により値が上昇し始め、
   前記勾配の値は、前記第１の電力スイッチ（ＰＴ１）および前記第２の電力スイッチ（ＰＴ２）のオン状態間のインターロック遅延（ＩＤ）の値を規定し、
   前記負ＤＣゲート供給電圧（Ｖ_Ｇ−）は、前記第１の電力スイッチ（ＰＴ１）および前記第２の電力スイッチ（ＰＴ２）を遮断領域に深く押し込み、
   前記正ＤＣゲート供給電圧（Ｖ_Ｇ＋）は、前記第１の電力スイッチ（ＰＴ１）および前記第２の電力スイッチ（ＰＴ２）をオーム領域に深く押し込み、
   前記入力信号（Ａ）の立ち上がりエッジおよび立ち下がりエッジに応答して生成される前記第１の駆動信号（Ｊ_１）の信号曲線が、遷移時間（ｔ_ｔ）内にミラーリング電圧値（Ｖ_ｍ）の時間軸に沿って前記第２の駆動信号（Ｊ_２）の信号曲線に対してミラーリングされ、
   前記ミラーリング電圧値（Ｖ_ｍ）が前記第１および第２の電力スイッチ（ＰＴ１、ＰＴ２）の遮断領域内に収まるように調節される、駆動回路。
2. 前記駆動回路は、少なくとも１つの電圧制御電力スイッチ装置用であり、当該駆動回路は、少なくとも１つのトリガ信号生成回路と前記少なくとも１つの電圧制御電力スイッチ装置の制御電極との間に接続されたインダクタを有する少なくとも１つのエネルギーバッファ素子を備えており、
   前記少なくとも１つのエネルギーバッファ素子は、
   前記少なくとも１つの電圧制御電力スイッチ装置の閾値に達するまでトリガ信号の信号エネルギーを蓄積し、
   前記少なくとも１つの電圧制御電力スイッチ装置の閾値に達したときに、前記蓄積した信号エネルギーを前記少なくとも１つの電圧制御電力スイッチ装置の前記制御電極に放出するように構成されており、
   前記少なくとも１つのエネルギーバッファ素子に蓄積された前記信号エネルギーが、前記少なくとも１つの電圧制御電力スイッチ装置の前記制御電極において電圧オーバーシュートを与える、請求項１に記載の駆動回路。
3. 前記駆動回路は、
   少なくとも１つの第１のトリガ信号生成回路（５_１、５_１ａ、５_１ｂ、…５_１ｎ）と、
   少なくとも１つの第２のトリガ信号生成回路（５_２、５_２ａ、５_２ｂ、…５_２ｎ）と、
   少なくとも１つの第１のランプ生成回路（６_１、６_１ａ、６_１ｂ、…６_１ｎ）と、
   少なくとも１つの第２のランプ生成回路（６_２、６_２ａ、６_２ｂ、…６_２ｎ）と
   を備え、
   各トリガ信号生成回路（５_１、５_１ａ、５_１ｂ、…５_１ｎ；５_２、５_２ａ、５_２、…５_２ｎ）が一対のトリガスイッチ（Ｑ１、Ｑ２）を備え、
   前記第１のトリガ信号生成回路（５_１、５_１ａ、５_１ｂ、…５_１ｎ）の各対のトリガスイッチ（Ｑ１、Ｑ２）が第１のトリガ信号（Ｆ_１）を生成するように構成され、
   前記第２のトリガ信号生成回路（５_２、５_２ａ、５_２ｂ、…５_２ｎ）の各対のトリガスイッチ（Ｑ１、Ｑ２）が第２のトリガ信号（Ｆ_２）を生成するように構成され、
   前記入力信号（Ａ）の奇数の論理変化毎の結果として、前記第１のトリガ信号生成回路（５_１、５_１ａ、５_１ｂ、…５_１ｃ）の第１のトリガスイッチ（Ｑ１）が前記第１のトリガ信号（Ｆ_１）の値をオフ電圧状態（Ｖ_{ｐＴ１ｏｆｆ}）から正ＤＣゲート供給電圧（Ｖ_Ｇ＋）に段階的に変化させると同時に前記第２のトリガ信号生成回路（５_２、５_２ａ、５_２ｂ、…５_２ｎ）の第２のトリガスイッチ（Ｑ２）が前記第２のトリガ信号（Ｆ_２）の値をオン電圧状態（Ｖ_{ＰＴ２ｏｎ}）から負ＤＣゲート供給電圧（Ｖ_Ｇ−）に段階的に変化させ、
   前記入力信号（Ａ）の偶数の論理変化毎の結果として、前記第２のトリガ信号生成回路（５_２、５_２ａ、５_２ｂ、…５_２ｎ）の第１のトリガスイッチ（Ｑ１）が前記第２のトリガ信号（Ｆ_２）の値をオフ電圧状態（Ｖ_{ｐＴ２ｏｆｆ}）から正ＤＣゲート供給電圧（Ｖ_Ｇ＋）に段階的に変化させると同時に前記第１のトリガ信号生成回路（５_１、５_１ａ、５_１ｂ、…５ _１ ｎ）の第２のトリガスイッチ（Ｑ２）が前記第１のトリガ信号（Ｆ_１）の値をオン電圧状態（Ｖ_{ＰＴ１ｏｎ}）から負ＤＣゲート供給電圧（Ｖ_Ｇ−）に段階的に変化させ、
   前記第１のトリガ信号（Ｆ_１）の段階的電圧変化がそれぞれ、前記第１のランプ生成回路（６_１、６_１ａ、６_１ｂ、…６_１ｎ）を介して勾配を形成することによって第１の駆動信号（Ｊ_１）に整形され、前記第２のトリガ信号（Ｆ_２）の段階的電圧変化がそれぞれ、前記第２のランプ生成回路（６_２、６_２ａ、６_２ｂ、…６_２ｎ）を介して勾配を形成することによって前記第２の駆動信号（Ｊ_２）に整形される、請求項２に記載の駆動回路。
4. 第１のランプ生成回路（６_１、６_１ａ、６_１ｂ、…６_１ｎ）は、第１のトリガ信号生成回路（５_１、５_１ａ、５_１ｂ、…５_１ｎ）の一対のトリガスイッチ（Ｑ１、Ｑ２）の共有点と前記第１の電力スイッチ（ＰＴ１）の制御電極（Ｇ）との間に接続される第１のインダクタ（Ｌ１）によって形成されるエネルギーバッファ素子を備え、第２のランプ生成回路（６_２、６_２ａ、６_２ｂ、…６_２ｎ）は、第２のトリガ信号生成回路（５_２、５_２ａ、５_２ｂ、…５_２ｎ）の一対のトリガスイッチ（Ｑ１、Ｑ２）の共有点と前記第２の電力スイッチ（ＰＴ２）の制御電極（Ｇ）との間に接続される第２のインダクタ（Ｌ_２）によって形成されるエネルギーバッファ素子を備え、
   前記第１のインダクタ（Ｌ_１）は、前記第１の電力スイッチ（ＰＴ１）の閾値電圧（Ｖ_ｔｈ）に達したときに前記第１の電力スイッチ（ＰＴ１）の制御電極（Ｇ）に最大電流を供給するように構成され、
   前記第１のインダクタ（Ｌ_１）にスイッチング時間（ｔ_ｓ）内に蓄積される第１の駆動エネルギー（Ｅ_Ｌ１）が、前記第１の電力スイッチ（ＰＴ１）のスイッチングを加速するために前記第１の電力スイッチ（ＰＴ１）の制御電極（Ｇ）に電圧オーバーシュートを形成するほど高く、
   前記第２のインダクタ（Ｌ_２）は、前記第２の電力スイッチ（ＰＴ２）の閾値電圧（Ｖ_ｔｈ）に達したときに前記第２の電力スイッチ（ＰＴ２）の制御電極（Ｇ）に最大電流を供給するように構成され、
   前記第２のインダクタ（Ｌ_２）にスイッチング時間（ｔ_ｓ）内に蓄積される第２の駆動エネルギー（Ｅ_Ｌ２）が、前記第２の電力スイッチ（ＰＴ２）のスイッチングを加速するように前記第２の電力スイッチ（ＰＴ２）の制御電極（Ｇ）に電圧オーバーシュートを形成するほど高い、請求項２又は３に記載の駆動回路。
5. 第１の制動レジスタ（Ｒ_１）が前記第１のインダクタ（Ｌ_１）に並列に接続されるとともに前記第１の駆動信号（Ｊ_１）の信号スウェイを制動するように構成され、第２の制動レジスタ（Ｒ_２）が前記第２のインダクタ（Ｌ_２）に並列に接続されるとともに前記第２の駆動信号（Ｊ_２）の信号スウェイを制動するように構成されている、請求項４に記載の駆動回路。
6. 前記駆動回路（１）がゲート供給スイッチ回路（１０）と電源磁気回路（Ｔ２）とを備え、
   各トリガ信号生成回路（５_１、５_１ａ、５_１ｂ、…５_１ｎ；５_２、５_２ａ、５_２ｂ、…５_２ｎ）がＤＣゲート供給回路（７）を備え、
   前記ＤＣゲート供給回路（７）が少なくとも１つの半波整流器（Ｄ_１，Ｄ_２、Ｄ_３）と少なくとも１つの平滑コンデンサ（Ｃ_１、Ｃ_２、Ｃ_３）とを備え、
   各ＤＣゲート供給回路（７）が、
   少なくとも１つの正ＤＣゲート供給電圧（Ｖ_Ｇ＋、Ｖ_Ｇ１＋）と負ＤＣゲート供給電圧（Ｖ_Ｇ−）とを生成し、
   第１のトリガスイッチ（Ｑ１）に前記正ＤＣゲート供給電圧（Ｖ_Ｇ＋）を供給し、
   第２のトリガスイッチ（Ｑ２）に前記負ＤＣゲート供給電圧（Ｖ_Ｇ−）を供給し、
   前記電源磁気回路（Ｔ２）からエネルギーを受け取る
   ように構成され、
   各ＤＣゲート供給電圧（Ｖ_Ｇ＋、Ｖ_Ｇ１＋、Ｖ_Ｇ−）は０Ｖの値を有することができ、
   前記ゲート供給スイッチ回路（１０）が、
   ゲート電力比制御信号（Ｍ）を受信し、
   ＤＣゲート電源電圧（Ｎ）を受け取り、
   ゲート供給エネルギー（Ｅ_Ｔ２）を担持する信号（Ｏ）を生成する
   ように構成され、
   前記ゲート供給スイッチ回路（１０）は、受け取ったＤＣゲート電源電圧（Ｎ）を受信したゲート電力比制御信号（Ｍ）のＰＷＭ情報で調整することによって前記ゲート供給回路（７）から出力された前記ＤＣゲート供給電圧（Ｖ_Ｇ＋、Ｖ_Ｇ１＋、Ｖ_Ｇ−）の電圧値を調節し、
   前記電源磁気回路（Ｔ２）が少なくとも１つの変圧器を備え、前記ゲート供給スイッチ回路（１０）から両ＤＣゲート供給回路（７）への前記ゲート供給エネルギー（Ｅ_Ｔ２）のガルバニック絶縁エネルギー伝達を提供するように構成されている、請求項１〜５のいずれか一項に記載の駆動回路。
7. 前記駆動回路（１）が温度影響適合回路（１１）を備え、
   前記温度影響適合回路が、
   温度情報を担持する温度情報信号（Ｉｎｆ_Ｔ）を受信し、
   前記ゲート電力比制御信号（Ｍ）を生成し、
   ＤＣ／ＤＣコンバータ（１２）を介して前記ＤＣゲート電源電圧（Ｎ）の値を設定し、
   前記ＤＣゲート供給電圧（Ｖ_Ｇ＋、Ｖ_Ｇ−）の値が前記温度情報信号（Ｉｎｆ_Ｔ）の全温度範囲にわたって差動電圧（Ｖ_ｄｉｆ）の一定値を保持するように、受信した温度情報信号（Ｉｎｆ_Ｔ）によって担持される前記温度情報に関して前記ゲート電力比制御信号（Ｍ）および前記ＤＣゲート電源電圧（Ｎ）を設定するように構成されている、請求項６に記載の駆動回路。
8. 前記第１および第２の駆動信号（Ｊ_１、Ｊ_２）間のミラーリングが電磁結合回路（Ｔ３）によって実行され、前記電磁結合回路（Ｔ３）が少なくとも１つの第１のランプ生成回路（６_１、６_１ａ、６_１ｂ、…６_１ｎ）と少なくとも１つの第２のランプ生成回路（６_２、６_２ａ、６_２ｂ、…６_２ｎ）とに接続され、
   前記電磁結合回路（Ｔ３）が少なくとも１つの変圧器を備え、
   前記電磁結合回路（Ｔ３）が第１のランプ生成回路（６_１、６_１ａ、６_１ｂ、…６_１ｎ）の対間でプラス１（＋１）の結合比を実行するように構成され、
   前記電磁結合回路（Ｔ３）が第２のランプ生成回路（６_２、６_２ａ、６_２ｂ、…６_２ｎ）の対間でプラス１（＋１）の結合比を実行するように構成され、
   前記電磁結合回路（Ｔ３）が前記第１のランプ生成回路（６_１、６_１ａ、６_１ｂ、…６_１ｎ）と前記第２のランプ生成回路（６_２、６_２ａ、６_２ｂ、…６_２ｎ）との間でマイナス１（−１）の結合比を実行するように構成されている、請求項１〜７のいずれか一項に記載の駆動回路。
9. 前記電磁結合回路（Ｔ３）が、前記ランプ生成回路（６_１、６_１ａ、６_１ｂ、…６_１ｎ；６_２、６_２ａ、６_２ｂ、…６_２ｎ）に接続されて単巻変圧器機能を形成する少なくとも１つの巻線に１未満の結合比（Ｒ_ｃ＜１）を形成するタップ（Ｔ）を有し、
   前記トリガ信号生成回路（５_１、５_１ａ、５_１ｂ、…５_１ｎ；５_２、５_２ａ、５_２ｂ、…５_２ｎ）のうちの少なくとも１つが前記タップ（Ｔ）に接続されるキャッピングダイオード（Ｄ_６、Ｄ_７）を備え、
   前記電磁結合回路（Ｔ３）が、前記電磁結合回路（Ｔ３）の結合比（Ｒｃ＜１）によって前記電力スイッチ（ＰＴ１、ＰＴ２）の制御電極（Ｇ）に最大電圧オーバーシュート値を定義するように構成され、
   前記電磁結合回路（Ｔ３）および前記キャッピングダイオード（Ｄ_６、Ｄ_７）が、前記駆動エネルギー（Ｅ_Ｌ１、Ｅ_Ｌ２）の少なくとも一部を前記キャッピングダイオード（Ｄ_６、Ｄ_７）を介して前記ＤＣゲート供給回路（７）に戻すように構成されている、請求項８に記載の駆動回路。
10. 前記駆動回路（１）が、微分回路（４）と少なくとも１つの変圧器を有する磁気トリガ回路（Ｔ１）とを備え、
    前記微分回路（４）が前記入力信号（Ａ）を受信して第１および第２のパルス信号（Ｂ、Ｃ）を生成するように構成され、
    前記第１および第２のパルス信号（Ｂ、Ｃ）はいずれも活性状態と不活性状態との間で切り換わり、前記第１および第２のパルス信号（Ｂ、Ｃ）の追加振幅なしに前記磁気トリガ回路（Ｔ１）を通じて前記トリガスイッチ（Ｑ１、Ｑ２）の対を制御するように構成され、
    前記入力信号（Ａ）のオン状態の期間に前記第１のパルス信号（Ｂ）の値が少なくとも入力信号（Ａ）の各立ち上がりエッジに応答して確定時間（ｔ_ｅ）の間、活性状態に設定され、前記入力信号（Ａ）のオフ状態の期間に前記第２のパルス信号（Ｃ）の値が少なくとも前記入力信号（Ａ）の各立ち下がりエッジに応答して前記確定時間（ｔ_ｅ）の間、活性状態に設定され、
    最小限の駆動電力消費量を確保するため、前記確定時間（ｔ_ｅ）が所定値を有するか、あるいは電力スイッチ状態情報（Ｉｎｆ_Ｔ３）に関して同時に定義され、
    前記磁気トリガ回路（Ｔ１）が、前記第１のパルス信号（Ｂ）の活性状態に応答して前記第１のトリガ回路（５_１、５_１ａ、５_１ｂ、…５_１ｎ）の前記第１のトリガスイッチ（Ｑ１）と前記第２のトリガ回路（５_２、５_２ａ、５_２ｂ、…５_２ｎ）の前記第２のトリガスイッチ（Ｑ２）とをオンし、前記第２のパルス信号（Ｃ）の活性状態に応答して前記第１のトリガ回路（５_１、５_１ａ、５_１ｂ、…５１ｎ）の前記第２のトリガスイッチ（Ｑ２）と前記第２のトリガ回路（５_２、５_２ａ、５_２ｂ、…５_２ｎ）の前記第１のトリガスイッチ（Ｑ１）とをオンし、前記第１および第２のパルス信号（Ｂ、Ｃ）のいずれもが活性状態にない場合にすべてのトリガスイッチ（Ｑ１、Ｑ２）をオフに保持するように構成されている、請求項６〜９のいずれか一項に記載の駆動回路。
11. 前記第１のトリガ信号生成回路（５_１、５_１ａ、５_１ｂ、…５_１ｎ）は、前記トリガスイッチ（Ｑ１、Ｑ２）のいずれもがオンに切り換わらない間、前記電力スイッチ（ＰＴ１）の導電状態の変更を防止するように構成された双安定回路（９）を備え、
    前記第２のトリガ信号生成回路（５_２、５_２ａ、５_２ｂ、…５_２ｎ）は、前記トリガスイッチ（Ｑ１、Ｑ２）のいずれもがオンに切り換わらない間、前記電力スイッチ（ＰＴ２）の導電状態の変更を防止するように構成された双安定回路（９）を備える、請求項３〜１０のいずれか一項に記載の駆動回路。
12. 少なくとも１つのトリガ回路（５_１、５_１ａ、５_１ｂ、５_１ｎ；５_２、５_２ａ、５_２ｂ、…５_２ｎ）が、ゲート供給エネルギー（Ｅ_Ｔ２）を担持する信号（Ｏ）を通じて受信された停止情報（Ｉｎｆ_ＳＤ）に応答して対応する電力スイッチ（ＰＴ１，ＰＴ２）をオフするように構成された停止回路（８）を備える、請求項３〜１１のいずれか一項に記載の駆動回路。
13. 前記トリガ信号生成回路（５_１、５_１ａ、５_１ｂ、…５_１ｎ；５_２、５_２ａ、５_２ｂ、…５_２ｎ）のうちの少なくとも１つが少なくとも１つのブロッキングダイオード（Ｄ_８、Ｄ_９）を備え、
    第１のブロッキングダイオード（Ｄ_８）がＤＣゲート供給回路（７）と第１のトリガスイッチ（Ｑ１）との間に接続され、
    第２のブロッキングダイオード（Ｄ_９）がＤＣゲート供給回路（７）と第２のトリガスイッチ（Ｑ２）との間に接続されている、請求項３〜１２のいずれか一項に記載の駆動回路。
14. 微分回路（４）および磁気トリガ回路（Ｔ１）が前記駆動回路（１）内のフルブリッジに接続される少なくとも４つの電力スイッチ（ＰＴ１ａ、ＰＴ１ｂ、…ＰＴ１ｎ；ＰＴ２ａ、ＰＴ２ｂ、…ＰＴ２ｎ）を駆動する、請求項１〜１３のいずれか一項に記載の駆動回路。
15. 前記第１の電力スイッチ（ＰＴ１）が、それぞれ駆動信号（Ｊ_１）によって制御される少なくとも１つの電力スイッチ素子（ＰＴ１ａ、ＰＴ１ｂ、…ＰＴ１ｎ）を備え、
    前記第２の電力スイッチ（ＰＴ２）が、それぞれ駆動信号（Ｊ_２）によって制御される少なくとも１つの電力スイッチ素子（ＰＴ２ａ、ＰＴ２ｂ、…ＰＴ２ｎ）を備える、請求項１〜１４のいずれか一項に記載の駆動回路。
16. ハーフブリッジ接続電気制御電力スイッチ（ＰＴ１、ＰＴ２）を当該電力スイッチ（ＰＴ１、ＰＴ２）のオン状態間にゼロ近傍インターロック遅延時間（ＮＺＩＤ）を有するように駆動する方法であって、
    ａ）第１のトリガ信号および第２のトリガ信号（Ｆ_１、Ｆ_２）を生成するステップ（Ｓ１）であって、入力信号（Ａ）の奇数の各段階的変化において前記第１のトリガ信号（Ｆ_１）の値が、オフ電圧状態（Ｖ _{ＰＴ１ｏｆｆ} ）から正ＤＣゲート供給電圧（Ｖ_Ｇ＋）に段階的に変化すると同時に、前記第２のトリガ信号（Ｆ_２）の値が、オン電圧状態（Ｖ _{ＰＴ２ｏｎ} ）から負ＤＣゲート供給電圧（Ｖ_Ｇ−）に段階的に変化し、
    前記入力信号（Ａ）の偶数の各段階的変化において前記第２のトリガ信号（Ｆ _２ ）の値が、オフ電圧状態（Ｖ _{ＰＴ２ｏｆｆ} ）から正ＤＣゲート供給電圧（Ｖ _Ｇ＋ ）に段階的に変化すると同時に、前記第１のトリガ信号（Ｆ _１ ）の値が、オン電圧状態（Ｖ _{ＰＴ１ｏｎ} ）から負ＤＣゲート供給電圧（Ｖ _Ｇ− ）に段階的に変化する、前記第１および第２のトリガ信号を生成するステップと、
    ｂ）前記入力信号（Ａ）の立ち上がりエッジおよび立ち下がりエッジへの応答として、前記第１および第２のトリガ信号（Ｆ_１、Ｆ_２）を傾斜させて均等な勾配を有する第１および第２の駆動信号（Ｊ_１、Ｊ_２）とするステップ（Ｓ２）とを備え、
    前記第１および第２の駆動信号（Ｊ_１、Ｊ_２）がオン状態とオフ状態との間で対応する第１および第２の電力スイッチ（ＰＴ１、ＰＴ２）を切り換えるように構成され、
    前記第１および第２の駆動信号（Ｊ_１、Ｊ_２）が遷移時間内にミラーリング電圧値（Ｖ_ｍ）の時間軸に沿って互いの時間曲線に対してミラーリングされ、
    前記ミラーリング電圧値（Ｖ_ｍ）が、前記第１および第２の電力スイッチ（ＰＴ１、ＰＴ２）の遮断領域内に収まるように十分低く調節され、
    前記オン電圧状態（Ｖ _{ＰＴ１ｏｎ} 、Ｖ _{ＰＴ２ｏｎ} ）は、前記第１および第２の電力スイッチ（ＰＴ１、ＰＴ２）をオーム領域に深く押し込む前記第１および第２の電力スイッチ（ＰＴ１、ＰＴ２）のゲートソース電圧であり、
    前記オフ電圧状態（Ｖ _{ＰＴ１ｏｆｆ} 、Ｖ _{ＰＴ２ｏｆｆ} ）は、前記第１および第２の電力スイッチ（ＰＴ１、ＰＴ２）を遮断領域に深く押し込む前記第１および第２の電力スイッチ（ＰＴ１、ＰＴ２）のゲートソース電圧である、方法。