JP2022027042A

JP2022027042A - ゲート駆動回路および電源回路

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Publication number: JP2022027042A
Application number: JP2020130812A
Authority: JP
Inventors: 和淑小林; Kazutoshi Kobayashi; 潤古田; Jun Furuta; 詢一郎長尾; Junichiro Nagao
Original assignee: Kyoto Institute of Technology NUC
Current assignee: Kyoto Institute of Technology NUC
Priority date: 2020-07-31
Filing date: 2020-07-31
Publication date: 2022-02-10
Anticipated expiration: 2040-07-31
Also published as: JP7384409B2

Abstract

【課題】誤点弧現象の防止および逆導通損失の低減を実現でき、かつ、構成が簡易で、信頼性が高く、高周波動作が可能なゲート駆動回路を提供する。【解決手段】スイッチング素子Ｓ１のゲート端子を駆動するゲート駆動回路１であって、第１～第６のトランジスタＴ１～Ｔ６と、キャパシタＣｓｕｂとを備えている。第１および第３のトランジスタＴ１、Ｔ３は、ＰＭＯＳトランジスタであり、第２、第４～第６トランジスタＴ２、Ｔ４～Ｔ６は、ＮＭＯＳトランジスタである。【選択図】図１

Description

本発明は、スイッチング素子のゲート端子を駆動するゲート駆動回路に関し、特に、ＧａＮ‐ＨＥＭＴに関する。

次世代パワー半導体であるＧａＮ系の高電子移動度トランジスタ（ＧＡＮ‐ＨＥＭＴ、Gallium Nitride High Electron Mobility Transistor）は、従来のＳｉ（Silicon）デバイスに比べてオン抵抗が低く高周波特性が優れており、ＧａＮ‐ＨＥＭＴを用いた電源回路（電力変換回路）は回路の小型軽量化、高効率化を実現出来ることから幅広い用途での利用が期待されている。ＧａＮ‐ＨＥＭＴは多数キャリアのみが導通に関係するため、逆回復による損失が生じないことから、ＰＦＣ（Power Factor Correction）回路などの電源回路の更なる高効率化が可能となる。

しかし、ＧａＮ‐ＨＥＭＴには、誤点弧現象が生じやすく、還流動作時の逆導通損失も大きいなど、従来のＳｉデバイスにはない問題がある。

誤点弧現象のメカニズムを図１０および図１１を参照して説明する。図１０は、ＧａＮ‐ＨＥＭＴである２つのスイッチング素子Ｓ１，Ｓ２を備えるハーフブリッジ方式の電源回路（ハーフブリッジ回路）１００を示しており、図１１は、ローサイドのスイッチング素子Ｓ２を示している。ハイサイドのスイッチング素子Ｓ１がターンオンするとローサイドのスイッチング素子Ｓ２のドレイン端子に高ｄＶ／ｄｔが生じる。この高ｄＶ／ｄｔにより、ミラー電流ｉ_{ｍｉｌｌｅｒ}がスイッチング素子Ｓ２のミラー容量Ｃｇｄを介してゲート抵抗Ｒｇや内部ゲート抵抗に流れる。この時生じるゲート電圧がスイッチング素子Ｓ２のしきい値電圧を超えると、意図しないスイッチング素子Ｓ２のターンオン、すなわち誤点弧が生じる。

従来のＳｉデバイスのしきい値電圧が３Ｖから４Ｖ程度であるのに対し、ＧａＮ‐ＨＥＭＴのしきい値電圧は１Ｖから２Ｖ程度と低いため、誤点弧がより生じやすい。電源回路で誤点弧現象が生じ、ハイサイドとローサイド双方のスイッチング素子Ｓ１，Ｓ２が同時にオンすると貫通電流がデバイスに流れるため、大きな電力損失が生じるほか、最悪の場合デバイスが破壊されるため、誤点弧現象の対策は必須である。

誤点弧対策の従来手法としては、負電圧をゲート端子に印加してスイッチング素子をオフにする手法が一般的である。

次に、還流動作時の逆導通損失について、図１０および図１２を参照して説明する。図１０に示すハーフブリッジ回路１００では、スイッチング素子Ｓ１，Ｓ２がＯＦＦであるデットタイム時に、電流Ｉ_ＳＤがインダクタＬ、キャパシタＣｏｕｔおよびスイッチング素子Ｓ２のループを還流する。これにより、電流Ｉ_ＳＤはスイッチング素子Ｓ１を逆導通する。

図１２（ａ）は、スイッチング素子Ｓ２の逆導通時の等価回路であり、図１２（ｂ）は、ＧａＮ‐ＨＥＭＴの逆導通特性を示すグラフである。ＧａＮ‐ＨＥＭＴはボディダイオードがない横型デバイスであるため、Ｖ_ＧＳに依存する逆導通特性をもつデバイスである。スイッチング素子Ｓ２のソースドレイン間には、寄生容量Ｃｇｄ，Ｃｓｄがある。Ｖ_ＧＳが０Ｖの時、Ｃｇｓ両端の電位差は０Ｖであり、この時電流がソースから流れると、寄生容量Ｃｇｄと寄生容量Ｃｓｄが充電され、Ｖ_ＧＤがしきい値電圧Ｖ_ｔｈに達するとチャネルが形成される。電流は形成されたチャネルを介して流れ、ソースドレイン間の電圧降下はＶ_ＳＤ＝Ｖ_ＧＤ＝Ｖ_ｔｈと表される。これがＧａＮ‐ＨＥＭＴの逆導通の原理である。ゲートに負電圧が印加されている場合、寄生容量Ｃｇｓを介して寄生容量Ｃｇｄが充電されるため、寄生容量Ｃｇｓに印加されている電圧、すなわちＶ_ＧＳ分の電圧降下が生じる。従って負電圧印加時のＶ_ＳＤは次式で表される。
Ｖ_ＳＤ＝Ｖ_ＧＤ－Ｖ_ＧＳ（１）
このためＧａＮ‐ＨＥＭＴの場合、単に負電圧を用いて誤点弧を防止する従来手法は逆導通損失の増加の原因となる。

これに対し、スイッチング素子のターンオフ時には負電圧を印加し、その後のデッドタイム時に０Ｖを印加することにより、誤点弧現象の防止および逆導通損失の低減を図る技術が提案されている（例えば、非特許文献１～３）。すなわち、非特許文献１～３には、スイッチング素子のゲート端子に、正電圧、負電圧および０Ｖの３レベルの電圧を印加可能とする構成が開示されている。図１３～図１５はそれぞれ、非特許文献１～３に記載のゲート駆動回路２００，３００，４００を示している。

Zhi-Liang Zhang、"Three-Level Gate Drivers for eＧａＮ‐ＨＥＭＴs in Resonant Converters"、2017 Achim Seidel、"A Fully Integrated Three-Level 11.6nC Gate Driver Supporting GaN Gate Injection Transistors"、2018 "GaN-Tr Application Note(PGA26E07BA)"、Panasonic Semiconductor Solutions Co., Ltd、2019

図１３に示す非特許文献１に記載のゲート駆動回路２００は、スイッチング素子Ｓ１のゲート端子を３レベルで駆動するために、中間電圧生成回路（Mid-level generator）２０１に接続されている。中間電圧生成回路２０１は、ゲート駆動回路２００に用いられる電源電圧Ｖ_ＣＣとは異なる電源Ｖ_Ｘ－Ｖ_Ｚを使用する。すなわち、非特許文献１では、追加の電源Ｖ_Ｘ－Ｖ_Ｚを必要とするために、回路面積が増大するという問題がある。

図１４に示す非特許文献２に記載のゲート駆動回路３００は、スイッチング素子Ｓ１のゲート端子を駆動するために必要とする電源は電源ＶＤＲＶのみであるが、スイッチング素子Ｓ１のゲート端子だけでなくソース端子にも接続されている。そのため、破線矢印に示すように、スイッチング素子Ｓ１のソース電流がゲート駆動回路３００に流れる可能性があり、信頼性に問題がある。

図１５に示す非特許文献３に記載のゲート駆動回路４００は、２つのトランジスタＴ４０１，Ｔ４０２に加え、抵抗Ｒｉｎ，Ｒｇ＿ｏｎ，Ｒｇ＿ｏｆｆおよびキャパシタＣｓが設けられている。抵抗Ｒｉｎの抵抗値は高く（１５００Ω）、抵抗Ｒｇ＿ｏｎ，Ｒｇ＿ｏｆｆの抵抗値は低いため、スイッチング素子Ｓ１のターンオン時は、抵抗Ｒｇ＿ｏｎおよびキャパシタＣｓに電流が流れ、キャパシタＣｓに電荷が蓄えられ、キャパシタＣｓの充電が完了すると、抵抗Ｒｉｎに電流が流れる。ターンオフ時は、キャパシタＣｓが放電し、キャパシタＣｓから抵抗Ｒｇ＿ｏｆｆに電流が流れるため、キャパシタＣｓにおける電位差により、スイッチング素子Ｓ１のゲート端子には負電圧が印加される。キャパシタＣｓの放電が終了するとスイッチング素子Ｓ１のゲート電圧は０Ｖとなる。その後、ターンオン時には、キャパシタＣｓにおける電位差は０Ｖであるため、即座にスイッチング素子Ｓ１のゲート端子に正電圧が印加される。

しかし、ターンオフ後、キャパシタＣｓの放電が終了する前にターンオンすると、キャパシタＣｓの電極間に電位差が存在するため、キャパシタＣｓが再充電された後でなければ、スイッチング素子Ｓ１のゲート電圧は正電圧にならない（抵抗Ｒｉｎは抵抗値が非常に高いため、キャパシタＣｓが再充電されるまではキャパシタＣｓに電流が流れ、抵抗Ｒｉｎには電流は流れない）。よって、ゲート駆動回路４００は高周波動作に不向きであるという問題がある。

本発明は、上記問題を解決するためになされたものであって、誤点弧現象の防止および逆導通損失の低減を実現でき、かつ、構成が簡易で、信頼性が高く、高周波動作が可能なゲート駆動回路を提供することを課題とする。

上記課題を解決するために、本発明に係るゲート駆動回路は、スイッチング素子のゲート端子を駆動するゲート駆動回路であって、第１～第５のトランジスタと、キャパシタとを備え、第１のトランジスタの第１の被制御端子および第３のトランジスタの第１の被制御端子は、第１の電位に接続され、第１のトランジスタの第２の被制御端子は、第２のトランジスタの第１の被制御端子および前記キャパシタの第１の電極に接続され、第２のトランジスタの第２の被制御端子は、第１の電位より低い第２の電位に接続され、第３のトランジスタの第２の被制御端子は、前記スイッチング素子の前記ゲート端子および第４のトランジスタの第１の被制御端子に接続され、第４のトランジスタの第２の被制御端子は、前記キャパシタの第２の電極および第５のトランジスタの第１の被制御端子に接続され、第５のトランジスタの第２の被制御端子は、第２の電位に接続されていることを特徴とする。

本発明によれば、誤点弧現象の防止および逆導通損失の低減を実現でき、かつ、構成が簡易で、信頼性が高く、高周波動作が可能なゲート駆動回路を提供できる。

本発明の一実施形態に係るゲート駆動回路の回路図である。ゲート駆動回路を制御する制御信号、スイッチング素子のゲートソース間電圧およびドレインソース間電圧の波形である。ターンオン時におけるゲート駆動回路の動作を示す回路図である。ターンオフ時におけるゲート駆動回路の動作を示す回路図である。デッドタイム時におけるゲート駆動回路の動作を示す回路図である。本発明の変形例に係るゲート駆動回路の回路図である。本発明の比較例として用いた従来のゲート駆動回路の回路図である。下回生型ハーフブリッジ回路の回路図である。ターンオフ時のスイッチング素子のゲートソース間電圧およびドレインソース間電圧の波形である。ハーフブリッジ方式の電源回路の回路図である。誤点弧現象の説明図である。還流動作時の逆導通損失の説明図である。従来のゲート駆動回路の回路図である。従来のゲート駆動回路の回路図である。従来のゲート駆動回路の回路図である。

以下、本発明の実施形態について添付図面を参照して説明する。なお、本発明は、下記の実施形態に限定されるものではない。

（回路構成）
図１は、本発明の一実施形態に係るゲート駆動回路１の回路図である。ゲート駆動回路１は、ＧａＮ‐ＨＥＭＴであるスイッチング素子Ｓ１のゲート端子を駆動する。

ゲート駆動回路１は、第１～第６のトランジスタＴ１～Ｔ６と、キャパシタＣｓｕｂと、ゲート抵抗Ｒｇとを備えている。第１および第３のトランジスタＴ１，Ｔ３は、ＰＭＯＳトランジスタであり、第２、第４～第６トランジスタＴ２，Ｔ４～Ｔ６は、ＮＭＯＳトランジスタである。

第１のトランジスタＴ１のソース端子（第１の被制御端子）および第３のトランジスタＴ３のソース端子（第１の被制御端子）は、電源電位（第１の電位）ＶＤＤに接続されている。第１のトランジスタＴ１のドレイン端子（第２の被制御端子）は、第２のトランジスタＴ２のドレイン端子（第１の被制御端子）およびキャパシタＣｓｕｂの第１の電極に接続されている。第２のトランジスタＴ２のソース端子（第２の被制御端子）は、接地電位（第２の電位）に接続されている。第３のトランジスタＴ３のドレイン端子（第２の被制御端子）は、スイッチング素子Ｓ１のゲート端子および第４のトランジスタＴ４のドレイン端子（第１の被制御端子）に接続されている。第４のトランジスタＴ４のソース端子（第２の被制御端子）は、キャパシタＣｓｕｂの第２の電極および第５のトランジスタＴ５のドレイン端子（第１の被制御端子）に接続されている。第５のトランジスタＴ５のソース端子（第２の被制御端子）は、第６のトランジスタＴ６を介して接地電位に接続されている。すなわち、第５のトランジスタＴ５のソース端子は、第６のトランジスタＴ６のドレイン端子に接続され、第６のトランジスタＴ６のソース端子は、接地電位に接続されている。

以上のように、ゲート駆動回路１は、トランジスタの数が６個、キャパシタの数が１個であり、制御信号も２つであるため、構成が簡易である。また、図１３に示す従来のゲート駆動回路２００のように、追加の電源ＶＸ－ＶＺを必要としないため、回路面積も小さくて済む。また、図１４に示す従来のゲート駆動回路３００とは異なり、ゲート駆動回路１は、スイッチング素子Ｓ１のゲート端子のみに接続されているため、スイッチング素子Ｓ１からゲート駆動回路１に電流が流れることがなく、信頼性に問題はない。

（動作原理）
以下、ゲート駆動回路１の動作原理を説明する。第１～第４のトランジスタＴ１～Ｔ４の各ゲート端子には、制御信号ＳｉｇＡが印加され、第５および第６のトランジスタＴ５，Ｔ６の各ゲート端子には、制御信号ＳｉｇＢが印加される。図２に、制御信号ＳｉｇＡ，ＳｉｇＢ、スイッチング素子Ｓ１のゲートソース間電圧Ｖ_ＧＳおよびドレインソース間電圧Ｖ_ＤＳの波形を示す。

（ターンオン）
時間ｔ１において、制御信号ＳｉｇＢはハイレベルであり、制御信号ＳｉｇＡがハイレベルからローレベルになる。これにより、トランジスタＴ１，Ｔ３，Ｔ５，Ｔ６がＯＮになり、図３に示すように、電源電位ＶＤＤからの電流は、ノードＮ１において分岐し、一方の電流は、トランジスタＴ３を通ってスイッチング素子Ｓ１のゲート端子に流れる。他方の電流は、トランジスタＴ１、キャパシタＣｓｕｂ、トランジスタＴ５およびＴ６を通って接地電位に流れる。このとき、キャパシタＣｓｕｂに電荷が蓄積され、電位差が生じる。

（ターンオフ）
時間ｔ２において、制御信号ＳｉｇＡがハイレベルになり、制御信号ＳｉｇＢがローレベルになる。これにより、トランジスタＴ１，Ｔ３，Ｔ５，Ｔ６がＯＦＦになる一方、トランジスタＴ２，Ｔ４がＯＮになる。その結果、図４に示すように、キャパシタＣｓｕｂの電荷が放電され、スイッチング素子Ｓ１のゲート端子からトランジスタＴ４、キャパシタＣｓｕｂおよびトランジスタＴ２を介して接地電位に電流が流れる。これにより、スイッチング素子Ｓ１のゲートソース間電圧Ｖ_ＧＳは負電圧になり、誤点弧現象が防止される。

（デッドタイム）
時間ｔ３において、制御信号ＳｉｇＢをハイレベルに立ち上げる。これにより、トランジスタＴ５，Ｔ６がＯＮになり、図５に示すように、トランジスタＴ６側の接地電位からスイッチング素子Ｓ１のゲート端子へ電流が流れ、ゲートソース間電圧Ｖ_ＧＳは０Ｖにクランプされる。よって、還流動作時の逆導通損失が低減される。

以上のように、トランジスタＴ１～Ｔ６をＯＮ／ＯＦＦすることで、スイッチング素子Ｓ１のゲート端子には、正電圧、負電圧および０Ｖの３レベルの電圧が印加される。これにより、誤点弧現象の防止および逆導通損失の低減を実現できる。

デッドタイム後、時間ｔ４において、制御信号ＳｉｇＡをローレベルに立ち下げると、スイッチング素子Ｓ１がターンオンし、図４に示す電流が流れる。ここで、キャパシタＣｓｕｂの放電が完了しておらず、電荷が残っていたとしても、破線矢印に示すように、キャパシタＣｓｕｂを通過する電流はスイッチング素子Ｓ１のゲート端子に流れず、この電流とは別に、実線矢印に示す電流がスイッチング素子Ｓ１のゲート端子に流れる。そのため、キャパシタＣｓｕｂの再充電期間に破線矢印に示す電流が止まっても、スイッチング素子Ｓ１の駆動に影響を与えない。すなわち、キャパシタＣｓｕｂを完全に放電する前にスイッチング素子Ｓ１をターンオンしても正常に動作するため、数百ｋＨｚから数ＭＨｚ程度の高周波動作が可能である。

一方、図１５に示す従来のゲート駆動回路４００では、スイッチング素子Ｓ１のゲート端子に直接キャパシタＣｓが接続されている。そのため、オフ期間においてキャパシタＣｓを完全に放電する前にスイッチング動作を行うと、キャパシタＣｓが再充電されなければスイッチング素子Ｓ１をＯＮにできず、ターンオン時間は大きくなる。よって、高周波動作で動作させた場合、ＧａＮ‐ＨＥＭＴのもつ高速スイッチング性能を十分に引き出すことができない。

以上のように、本実施形態に係るゲート駆動回路１は、誤点弧現象の防止および逆導通損失の低減を実現でき、かつ、構成が簡易で、信頼性が高く、高周波動作が可能であるという特徴を有する。

（変形例）
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて、種々の変更が可能である。

図６は、本発明の変形例に係るゲート駆動回路１’の回路図である。ゲート駆動回路１’は、図１に示すゲート駆動回路１において、第１および第２の抵抗Ｒ１，Ｒ２をさらに備えた構成である。第１の抵抗Ｒ１は、第５のトランジスタＴ５のゲート端子（制御端子）に接続され、第２の抵抗Ｒ２は、第６のトランジスタＴ６のゲート端子（制御端子）に接続されている。

図２に示すように、時間ｔ３において、制御信号ＳｉｇＢをハイレベルに立ち上げることにより、スイッチング素子Ｓ１のゲートソース間電圧Ｖ_ＧＳは０Ｖにクランプされるが、実際は瞬間的に１Ｖ程度にまでオーバーシュートする（下記実施例（図９）では０．９８Ｖ）。図６に示すゲート駆動回路１’では、第１および第２の抵抗Ｒ１，Ｒ２によって、制御信号ＳｉｇＢの立ち上がり速度が遅くなり、トランジスタＴ５，Ｔ６がＯＦＦからＯＮに切り替わる時間が長くなる。これにより、オーバーシュートによる電圧Ｖ_ＧＳの上昇幅が抑えられ、電圧Ｖ_ＧＳがスイッチング素子Ｓ１のしきい値電圧を超えることを確実に防止することができる。

なお、図１に示すゲート駆動回路１において、第５および第６のトランジスタＴ５，Ｔ６の一方を省略してもよい。

実施例では、図１に示す本発明のゲート駆動回路１が、誤点弧現象を防止でき、かつ、従来のゲート駆動回路に比べ逆導通損失を低減できるか評価した。ゲート駆動回路１のキャパシタＣｓｕｂは４．７ｎＦのセラミックコンデンサを使用した。

従来のゲート駆動回路は、図７に示すように、ＰＭＯＳトランジスタＴ１１と、ＮＭＯＳトランジスタＴ１２と、ゲート抵抗Ｒｇとを備えたゲート駆動回路１１を使用した。具体的には、ＳＩＬＡＢＳ社製のゲート駆動回路（ＳＩ８２７５ＧＢ）を使用し、負電圧ＶＥＥは－２．５Ｖとした。

また、評価用の電源回路として、図８に示す下回生型ハーフブリッジ回路を使用した。ハーフブリッジ回路を構成するスイッチング素子Ｓ１，Ｓ２は、ＧａＮＳｙｓｔｅｍｓ社製のＧａＮ‐ＨＥＭＴ（ＧＳ６６５０４Ｂ－Ｅ０１（Ｖ_{ｔｈ（ｔｙｐ）}＝１．３Ｖ））を用いた。入力電圧Ｖｉｎは５０Ｖ、入力電流は４Ａとし、インダクタＬのインダクタンスは１００μＨ、スイッチング周波数は５００ｋＨｚ、デッドタイムは１００ｎｓとした。

実施例では、スイッチング素子Ｓ１，Ｓ２を駆動する２つのゲート駆動回路に、図１に示すゲート駆動回路１を使用した。比較例では、当該２つのゲート駆動回路に図７に示すゲート駆動回路１１を使用した。そして、ローサイドのスイッチング素子Ｓ２のゲートソース間電圧Ｖｇｓおよびドレインソース間電圧Ｖｄｓを測定した。

図９は、ターンオフ時のスイッチング素子Ｓ２の電圧Ｖｇｓ，Ｖｄｓの波形を示している。ゲート駆動回路１を用いた実施例では、ターンオフ時にスイッチング素子Ｓ２を負電圧で駆動しているため、スイッチング素子Ｓ１のスイッチング時に生じるミラー電流によるゲート電圧振動は０．９８Ｖに抑えられ、しきい値電圧（１．３Ｖ）を超えなかった。一方、ゲート駆動回路１１を用いた比較例では、ゲート電圧振動が１．６Ｖとなり、しきい値電圧を超えた。

また、デッドタイム時の電圧降下Ｖｓｄと逆導通損失の評価結果は、従来のゲート駆動回路１１がそれぞれ３．７７Ｖ、１１．４Ｗであったのに対し、本発明のゲート駆動回路１は、２．３４Ｖ、８．７Ｗであった。このように、ゲート駆動回路１は、電圧降下を抑えることで、ゲート駆動回路１１に比べ逆導通損失が２３．７％低減された。

以上のように、本発明のゲート駆動回路１により誤点弧の対策と逆導通損失を低減することが可能であることが分かった。

本発明に係るゲート駆動回路は、ＧａＮ‐ＨＥＭＴの駆動に好適であるが、これに限定されず、例えば、Ｓｉ系半導体デバイスの駆動にも適用できる。

１ゲート駆動回路
１’ ゲート駆動回路
２ゲート駆動回路
Ｃｓｕｂキャパシタ
Ｒ１第１の抵抗
Ｒ２第２の抵抗
Ｒｇゲート抵抗
Ｓ１スイッチング素子
Ｓ２スイッチング素子
Ｔ１第１のトランジスタ
Ｔ２第２のトランジスタ
Ｔ３第３のトランジスタ
Ｔ４第４のトランジスタ
Ｔ５第５のトランジスタ
Ｔ６第６のトランジスタ

Claims

スイッチング素子のゲート端子を駆動するゲート駆動回路であって、
第１～第５のトランジスタと、キャパシタとを備え、
第１のトランジスタの第１の被制御端子および第３のトランジスタの第１の被制御端子は、第１の電位に接続され、
第１のトランジスタの第２の被制御端子は、第２のトランジスタの第１の被制御端子および前記キャパシタの第１の電極に接続され、
第２のトランジスタの第２の被制御端子は、第１の電位より低い第２の電位に接続され、
第３のトランジスタの第２の被制御端子は、前記スイッチング素子の前記ゲート端子および第４のトランジスタの第１の被制御端子に接続され、
第４のトランジスタの第２の被制御端子は、前記キャパシタの第２の電極および第５のトランジスタの第１の被制御端子に接続され、
第５のトランジスタの第２の被制御端子は、第２の電位に接続されている、ゲート駆動回路。
第５のトランジスタの制御端子に接続される第１の抵抗をさらに備えた、請求項１に記載のゲート駆動回路。
第６のトランジスタをさらに備え、
第５のトランジスタの第２の被制御端子は、第６のトランジスタを介して第２の電位に接続されている、請求項１または２に記載のゲート駆動回路。
第６のトランジスタの制御端子に接続される第２の抵抗をさらに備えた、請求項３に記載のゲート駆動回路。
第１および第３のトランジスタは、ＰＭＯＳトランジスタであり、
第２、第４～第６トランジスタは、ＮＭＯＳトランジスタである、請求項１～４のいずれかに記載のゲート駆動回路。
スイッチング素子と、
前記スイッチング素子のゲート端子を駆動するゲート駆動回路とを備え、
前記ゲート駆動回路は、請求項１～５のいずれかに記載のゲート駆動回路である、電源回路。
前記スイッチング素子は、ＧａＮ系の高電子移動度トランジスタである、請求項６に記載の電源回路。