JP3919116B2 - マルチ位相合成リプル電圧レギュレータの同期 - Google Patents

マルチ位相合成リプル電圧レギュレータの同期 Download PDF

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Description

関連出願の相互参照
本出願は、Ｍ． Ｗａｌｔｅｒｓ等により２００２年９月６日に申請された同時係属米国特許出願第１０／２３６，７８７号、「Ｓｙｎｔｈｅｔｉｃ Ｒｉｐｐｌｅ Ｒｅｇｕｌａｔｏｒ」の一部継続である。
本発明は、電源回路およびその部品に関し、特にマルチ位相ＤＣ-ＤＣ変換器のスイッチング動作を制御するように人工或いは合成リプル波形を発生する複数の合成リプル発生器を同期する装置に関するものである。
上記米国特許出願第１０／２３６，７８７号の背景技術に記載したように、集積回路用電力は典型的には、１つ以上の直流(ＤＣ)電力源によって供給される。多く用途では、回路が、利用可能な供給電圧(これは比較的低く、例えば約３ボルト以下のオーダーになり得る、特にポータブルバッテリー電源素子のように低電流消費が望ましいとき)とは異なる複数の調整電圧を要求し得る。（このアーキテクチャーにより、ポータブル用途においてずっと高い電圧差、例えば４．５〜２５Ｖのオーダーの入力電圧、および０．５〜３．７Ｖのオーダーの出力電圧Ｖｏを達成し得る。）さらに、多くの用途では、負荷電流は数オーダーの大きさにわたって変動し得る。これらの要求を扱うには、図１に示すタイプのヒステリシスあるいは「バンバン」変換器のようなリプル発生器に基づいた変換器を使用するのが常套手段である。
そのようなリプルレギュレータに基づいたＤＣ-ＤＣ電圧変換器は比較的単純な制御機構を使用し、負荷過渡に対する高速応答を提供する。リプルレギュレータのスイッチング周波数は非同期であり、スイッチング周波数あるいはスイッチングエッジの直接の制御が望ましい用途において利点となる。この目的のために、図１のリプルレギュレータはヒステリシス比較器１０を使用する。ヒステリシス比較器１０はゲートドライブ回路２０をスイッチ可能に制御し、ゲートドライブ回路２０のそれぞれの出力ドライブポート２２と２３は上側Ｐ‐ＭＯＳＦＥＴ(あるいはＰＦＥＴ)素子３０および下側Ｎ‐ＭＯＳＦＥＴ(あるいはＮＦＥＴ)素子４０としてそれぞれ示す一対の電子電力スイッチング素子の制御あるいはゲート駆動入力に結合する。これらのＦＥＴスイッチング素子は、第１および第２の基準電圧(Ｖｄｄおよび接地(ＧＮＤ))間に直列に結合したドレインソース路を有する。
ゲートドライブ回路２０は、比較器１０によって供給された(図２のタイミング図にＰＷＭで示すような)パルス幅変調(ＰＷＭ)スイッチング波形に従って、２つのスイッチング素子３０および４０を制御可能にオン・オフする。上側ＰＦＥＴ素子３０は、ゲートドライバ２０によりＰＦＥＴ素子２０のゲートに印加された上側ゲートスイッチング信号ＵＧによりオン・オフされ、ＮＦＥＴ素子３０はゲートドライバ２０によりＮＦＥＴ素子３０のゲートに印加された下側ゲートスイッチング信号ＬＧによってオン・オフされる。
２つの電力ＦＥＴ ３０／４０間の共通あるいは相電圧ノード３５は、規定の電位(例えば接地(ＧＮＤ))に接続されたキャパシタ６０にインダクタ５０を介して結合する。インダクタ５０とキャパシタ６０間の接続５５は、図２に三角波形出力として示す出力電圧（出力）が引き出される出力ノードとして機能する。規定の基準電圧に対して出力電圧を調整するため、出力ノード５５はヒステリシス比較器１０の第１の反転(−)入力１１に結合される。ヒステリシス比較器１０の第２の非反転(＋)入力１２はＤＣ基準電圧を受信するように結合される。
そのようなヒステリシスレギュレータでは、ノード５５での出力電圧Ｖｏｕｔが比較器の固有のヒステリシス電圧Δを引いた基準電圧（基準として図示）以下に落ちるとき、ヒステリシス比較器１０により生成された出力ＰＷＭ信号波形は第１の状態へ遷移し(例えば、高くなり)、出力電圧Ｖｏｕｔがヒステリシス電圧Δを加えた基準電圧を超過するとき、比較器のＰＷＭ出力は第２の状態へ遷移する(例えば、低くなる)。負荷の印加、あるいは増加は出力電圧(Ｖｏｕｔ)を基準電圧以下に減少させ、それに応答して、比較器１０がゲート駆動をトリガーし上側スイッチング素子３０をオンにする。変換器が非同期なので、大抵の固定周波数ＰＷＭ制御スキームに共通であるように、ゲートドライブ制御信号が同期クロックを待たない。
このタイプのリプルレギュレータに関する主な懸念は大きなリプル電圧、ＤＣ電圧精度およびスイッチング周波数を含む。ヒステリシス比較器１０がリプル電圧Ｖｏｕｔの大きさを直接設定するので、より小さなヒステリシスΔの使用は、ヒステリシスがより小さくなりスイッチング周波数が増加するにつれ、電力変換効率を減少させる。リプル波形の関数であるＤＣ出力電圧を制御するため、出力リプル電圧(図２に示す出力)の山７１と谷７２は調整される。図示した三角波形に対して、出力電圧のＤＣ値はＰＷＭデューティファクタの関数である。また、出力電圧波形は、インダクタ５０を通る電流が不連続になるとき、図２に不連続波形により示すように、比較的短い「スパイク」（スパイクの間に低電圧の比較的長い期間がある）を生成して軽負荷で変化する。リプル電圧波形が入力ラインおよび負荷条件とともに変動するので、厳格なＤＣ調整を維持するのは困難である。
加えて、キャパシタ技術における改良によりリプル波形は変化する。特に、現状のセラミックキャパシタ技術によって、セラミックキャパシタの等価な直列抵抗あるいはＥＳＲ(これは図２に示す出力電圧波形の区分線形波形あるいは三角波形を生成する)を非常に低い値に減少することを可能にした。しかしながら、ＥＳＲの非常に低い値では、出力電圧のリプル形が、三角形から非線形(例えば、放物線および正弦波)に変化する。これにより出力電圧がヒステリシス閾値をオーバーシュートし、より高い山〜山のリプルが生じる。その結果、ＤＣ-ＤＣ変換器の出力電圧リプルを低下させる改良は、実際は、リプルレギュレータに使用する時、リプルを増加し得る。
上記米国特許出願第１０／２３６，７８７号に開示した発明によれば、上述のものを含む従来のリプルレギュレータの欠点は、図３に示す合成リプル電圧レギュレータによって有効に解消される。この合成リプル電圧レギュレータは、出力インダクタ５０を通る波形リプル電流を有効に複製あるいは鏡映する補助電圧波形を生成し、この補助電圧波形を使用してヒステリシス比較器１０のトグルを制御する。リプル電圧調整のためにそのような再現された電流を使用することにより、低い出力リプルおよび単純補償が生じる。
より詳細に述べると、図３の合成リプル電圧レギュレータは、出力が「リプル電圧」キャパシタ１２０と結合したトランスコンダクタンス増幅器１１０を使用する。トランスコンダクタンス増幅器１１０は、上側および下側のＭＯＳＦＥＴ(そのそれぞれのゲートドライブ２１および２２はゲートドライブ回路２０により発生される)に共通なノード３５と出力ノード５５との間に相互接続されたインダクタ５０にかかる電圧に比例した出力電流ＩＲＡＭＰを生成する。リプル電圧キャパシタ１２０はこの出力ランプ波電流を所望の波形を有するインダクタ電流表示電圧に変換する。インダクタ電流に基づいてリプル波形を合成する利益は、固有のフィードフォワード特性である。ステップ入力電圧変化に対して、トランスコンダクタンス増幅器１１０により生成された電流ＩＲＡＭＰは電力スイッチング素子の導通間隔を修正するように比例的に変化する。
この目的のため、トランスコンダクタンス増幅器１１０は、相電圧ノード３５に結合した第１の非反転(＋)入力１１１、およびインダクタ５０の他方の端で出力電圧ノード５５に結合した第２の反転(−)入力１１２を有し、その結果トランスコンダクタンス増幅器１１０はインダクタ５０にかかる電圧を有効に「見る」。さらに、出力電圧ノード５５は、キャパシタ１２０の第１の端子１２１、およびヒステリシス比較器１０の上流側に挿入された誤差増幅器１３０の反転(−)入力１３１へ結合する。誤差増幅器１３０は、リプル波形による誤差、様々なオフセットおよび他の誤差を減少するように高ＤＣ利得を提供して、ＤＣ調整精度を増加するように機能する。誤差増幅器１３０は基準電圧を受信するように結合された第２の非反転(＋)入力１３２を有し、その出力１３３がヒステリシス比較器１０の非反転(＋)入力１２に結合される。図３の構成では、誤差増幅器１３０の出力は負荷電流に従う。トランスコンダクタンス増幅器１１０は、キャパシタ１２０の第２の端子１２２およびヒステリシス比較器１０の反転(−)入力１１に結合された出力１１３を有する。
図４は、図３の合成リプルレギュレータの動作を説明するための波形タイミング図のセットを示す。非限定例として、レギュレータ電圧は基準値＝１ＶＤＣで設定し、ヒステリシス比較器１０は＋／−１００ｍＶのヒステリシスで作動する。インダクタ５０のインダクタンスは１μＨであり、出力キャパシタンスは１０μＦである。図４の(時間３０μｓｅｃでの)ラインＭ１は、Ｍ１より前の３．６ＶＤＣのオーダーの値からＭ１とその後での４．２ＶＤＣのオーダーの値までの入力電圧の変化を表わす。
上側波形５０１は、リプル電圧キャパシタ１２０に発生したリプル電圧に対応し、中央の波形５０２はインダクタ５０を通る電流であり、下側波形５０３はノード５５での出力電圧である。ｔ＝２０μｓｅｃおよびｔ＝５０μｓｅｃで、それぞれステップ遷移５１１／５２１および５１２／５２２によって示すように、それぞれのリプルおよびインダクタ電流波形５０１および５０２の類似性は容易に明白である。波形５０２に示すように、変換器は初期に３．６ＶＤＣの入力供給電圧に対して１００ｍＡのオーダーのインダクタ電流を供給している。このインダクタ電流は不連続であり、スイッチング周波数は９００ｋＨｚのオーダーの比較的安定した値を有する。
波形５０２の過渡５２１(ｔ＝２０μｓ)で、１００ｍＡから１Ａのオーダーの値へ負荷電流の階段的（Ｘ１０）増加があり、スイッチング周波数は１．５ＭＨｚのオーダーの周波数へ増加する。出力電圧波形５０３から、この過渡で生じるリプル５３１の量が比較的小さい(不連続動作（負荷電流＝１００ｍＡ)の間、図１の従来のレギュレータの＋／−１００ｍＶよりもかなり下である僅か＋／−３ｍＶのオーダーで、その後＋／−１．５ｍＶまで落ちる）ことが分かる。
ラインＭ１或いはｔ＝３０μｓで、３．６ＶＤＣから４．２ＶＤＣへ入力電圧の階段的増加があり、スイッチング周波数はほとんど２．３ＭＨｚまで増加するが、各波形５０１、５０２および５０３のレベルは安定したままである。その後、ｔ＝５０μｓで、１Ａから１００ｍＡまで落ちるインダクタ／負荷電流波形５０１の階段的過渡５１２があり、スイッチング周波数が１．３ＭＨｚのオーダーの値に整定する。出力電圧波形５０３に見られるように、ｔ＝２０μｓの過渡で生じるリプル５３１のように、この更なる過渡のリプル５３２の量もまた比較的小さい(僅か＋／−３ｍＶのオーダーから、＋／−１．５ｍＶまで落ちる)ので、出力電圧が１ＶＤＣの基準電圧のオーダーの値で有効に調整される。
発明の概要
本発明によれば、上記米国特許出願第１０／２３６，７８７号に開示したトランスコンダクタンス増幅器およびヒステリシス比較器のアーキテクチャの機能性は、人工あるいは合成リプル電圧波形を発生してマルチ位相ＤＣ‐ＤＣ電圧変換器のスイッチング動作を制御する複数の合成リプル電圧発生器を同期させる新しい改良回路装置を実現するために、マルチ位相ＤＣ‐ＤＣ電圧発生器に適用される。発明の合成リプル電圧レギュレータは、入力電圧、出力電圧および負荷の関数である可変周波数を有する。
この目的のために、発明は、上側および下側の電圧閾値に接続されたマスターヒステリシス比較器を含む。マスターヒステリシス比較器は、出力電圧と入力電圧あるいは基準電圧(接地)のいずれかとの間の差に比例した電流によってキャパシタに発生するマスターリプル電圧波形をモニターする。比例電流はトランスコンダクタンス増幅器ペアによって発生される。マスターヒステリシス比較器の出力は、ＰＷＭラッチに逐次結合されるマスタークロック信号として機能する。ＰＷＭラッチの状態は合成リプル電圧のそれぞれの成分の持続時間を定める。それぞれのＰＷＭラッチは、ヒステリシス比較器により発生された選択マスタークロック信号によって開始され、それぞれの位相ノード電圧をモニターする連携した比較器によって終了される第１の状態を有する。
上述したように、発明の合成リプル電圧レギュレータは入力電圧、出力電圧および負荷の関数である可変周波数を有する。代替アプローチによると、比較器とワンショットは、出力電圧Ｖｏに比例して設定されたＶｌｏｗｅｒとＶｕｐｐｅｒの間の差により、固定定常状態周波数を有するマスタークロック信号を発生させるのに使用する。出力信号ＰＷＭ１を発生する代替方法では、シーケンスロジックからの出力信号は、出力ポート信号ＰＷＭ１の状態を変化させ(例えば、高くし)、スイッチがオンになる。そのため、リプルキャパシタにかかるリプルキャパシタ電圧は、(Ｖｉｎ−Ｖｏ)に比例する充電電流によって増加する。位相１リプル電圧は上側電圧閾値Ｖｕｐｐｅｒと交差し、比較器はＰＷＭ１が発生される出力フリップ・フロップをリセットする。これにより、ＰＷＭ１の出力の状態が変化する(低くなる)。位相１リプルキャパシタ電圧の反対のピークの間隔の間に、キャパシタにかかる電圧はＶｏに比例した放電電流によって減少する。
発明の詳細な説明
本発明の合成リプルレギュレータの非限定の好ましい実施例を説明する前に、第１に従来の回路部品の配置、および上述したタイプのマルチ位相ヒステリシスコントローラへそれらが内蔵され得る形態に発明が存在することに注意されたい。発明は様々な他の実施例で実施することができ、本明細書に図示し説明した実施例だけに限定するように解釈すべきではない。寧ろ、本明細書に図示し説明した実施例は、本説明の利益を有する当業者に容易に明瞭である詳細の開示を不明瞭にしないように本発明に関係のある詳細のみを提供するように意図される。明細書および図面の全体にわたって、同一番号は同一部品を表す。
図５は、２つの位相のレギュレータに対する本発明によるマルチ位相合成リプル電圧レギュレータの概略アーキテクチャを示す。本発明のアーキテクチャおよび機能性は、必要に応じて追加の位相に容易に拡張し得る。２つの位相の実施例は、図面およびそれらの記述の複雑さを減少する目的のため、複雑さが減少されたマルチ位相例として示す。
図５のマルチ位相合成リプル電圧レギュレータは、上側および下側の閾値比較器２１０および２２０から形成されたマスターヒステリシス比較器２００を含むように示す。上側および下側の閾値比較器２１０および２２０の出力はそれぞれ、ＳＥＴ／ＲＥＳＥＴフリップ・フロップ２３０のＳＥＴおよびＲＥＳＥＴの入力に結合される。比較器２１０の第１の反転（−）入力２１１は上側閾値電圧Ｖｕｐｐｅｒを受信するように結合され、比較器２２０の第１の非反転（＋）入力２２１は下側閾値電圧Ｖｌｏｗｅｒ(それは上側閾値電圧Ｖｕｐｐｅｒより低いある規定オフセットΔＶ／２である)を受信するように結合される。比較器２１０の第２の非反転入力２１２および比較器２２０の第２の反転（−）入力２２２の各々は、制御スイッチ２４０の共通の端子２４１と、接地されたキャパシタ２４５とに結合される。スイッチ２４０は、フリップ・フロップ２３０のＱ出力によって制御される。
スイッチ２４０の第１の入力端子２４２は、トランスコンダクタンス増幅器２５０の出力に結合され、スイッチ２４０の第２の入力端子２４３がトランスコンダクタンス増幅器２６０の出力に結合される。トランスコンダクタンス増幅器２５０はレギュレータへの入力電圧Ｖｉｎを受信するように結合された第１の非反転（＋）入力２５１を有し、その第２の反転（−）入力２５２はレギュレータの出力電圧Ｖｏ(即ち例えば図１および図３の回路の出力ノード５５での電圧)を受信するように結合される。トランスコンダクタンス増幅器２５０は、その入力間の差に比例、即ちＶｉｎ−Ｖｏに比例した出力電流を発生する。トランスコンダクタンス増幅器２６０は接地された第１の非反転（＋）入力２６１を有し、その第２の入力２６２が出力電圧Ｖｏを受信するように結合される。トランスコンダクタンス増幅器２５０は、その入力間の差に比例、即ち０−Ｖｏに比例した出力電流を発生する。
フリップ・フロップ２３０のＱＢＡＲ出力はシーケンスロジック回路２７０に結合される。シーケンスロジック回路２７０(それはカウンターとして実施され得る)は、発生される位相の数に対応したＮ個の出力を有する。この２つの位相の例において、シーケンスロジック回路２７０は、ＳＥＴ／ＲＥＳＥＴフリップ・フロップ２８０のＳＥＴ入力に結合された第１の出力２７１、および、ＳＥＴ／ＲＥＳＥＴフリップ・フロップ２９０のＳＥＴ入力に結合された第２の出力２７２を有する。この目的のため、シーケンスロジック２７０は、２位相の応用に対してフリップ・フロップ、あるいは２位相以上の応用に対してシフトレジスターとして実施され得る。フリップ・フロップ２８０のＲＥＳＥＴ入力は比較器３００の出力に結合され、フリップ・フロップ２９０のＲＥＳＥＴ入力が比較器３１０の出力に結合される。
比較器３００および３１０は、それぞれ上側閾値電圧Ｖｕｐｐｅｒを受信するように結合された第１の非反転（＋）入力３０１と３１１を有する。比較器３００の反転（−）入力３０２は、位相１トランスコンダクタンス増幅器３２０によってキャパシタ３０５に供給される電流の結果、キャパシタ３０５に発生する位相１リプル電圧波形を受信するように結合される。比較器３１０の反転（−）入力３１２は、位相２トランスコンダクタンス増幅器３３０によってキャパシタ３１５に供給される電流の結果、キャパシタ３１５に発生する位相２リプル電圧を受信するように結合される。
位相１トランスコンダクタンス増幅器３２０は、位相１電圧Ｖｐｈａｓｅ１を受信するように結合された第１の非反転（＋）入力３２１、および出力電圧Ｖｏを受信するように結合された第２の反転（−）入力３２２を有する。位相１電圧Ｖｐｈａｓｅ１は、第１の位相出力電圧に連携され出力フリップ・フロップ２８０のＰＷＭ１波形出力に従って制御可能にゲート制御される変換器回路のノード３５での電圧に相当する。よって、トランスコンダクタンス増幅器３２０は、Ｖｐｈａｓｅ１−Ｖｏに比例した電圧位相１リプルを発生する。同様に、位相２トランスコンダクタンス増幅器３３０は、位相２電圧Ｖｐｈａｓｅ２を受信するように結合された第１の非反転（＋）入力３３１、および出力電圧Ｖｏを受信するように結合された第２の反転（−）入力３３２を有する。位相２電圧Ｖｐｈａｓｅ２は、第２位相出力電圧に連携され出力フリップ・フロップ２９０のＰＷＭ２出力に従って制御可能にゲート制御された変換器回路のノード３５での電圧に相当する。よって、トランスコンダクタンス増幅器３３０はＶｐｈａｓｅ２−Ｖｏに比例した電圧位相２リプルを発生する。
図６は、本発明のマルチ位相合成リプル電圧レギュレータの動作のタイミング図である。図６の最上部分は、上側および下側の閾値ＶｕｐｐｅｒおよびＶｌｏｗｅｒに対するのこぎり歯状挙動を示すマスターリプル波形４００を示す。図６の中央部分は、上側閾値Ｖｕｐｐｅｒに対するのこぎり歯状挙動を示す位相１および位相２のリプル波形を示す。Ｖｕｐｐｅｒ閾値の２つの例は、実際は同一レベルにあることに注意されたい。しかしながら、それらは様々なリプル波形および、特にそれらの波形の様々な事象の発生回数の図示を容易にするため、図６では分離されている。これにより、マスターリプル波形による位相１および位相２の波形の重ね合わせた乱雑さを避ける。最後に、図６の最下部分は、フリップ・フロップ２３０のＱＢＡＲ出力で発生されるマスタークロック信号、および出力フリップ・フロップ２８０および２９０のＱ出力でそれぞれ発生したＰＷＭ１およびＰＷＭ２の波形を示す。
最初に時間ｔ０でのマスターリプルおよびマスタークロックの波形を考えると、マスターリプル波形が減少して下側閾値Ｖｌｏｗｅｒと交差するように示す。ｔ０までの間隔の間に、スイッチ２４０の共通の端子２４１は入力端子２４３に接続され、接地(０Ｖ)−Ｖｏ、あるいは単に−Ｖｏに比例した電流がキャパシタ２４５に印加される。即ち、キャパシタにかかる電圧Ｖ２４５(マスターリプル電圧)は、この間隔の間に、減少している。(時間ｔ０に)この減少する電圧が比較器２２０の入力２２１に印加される下側閾値Ｖｌｏｗｅｒと交差するとき、比較器２２０が始動し、フリップ・フロップ２３０をリセットする。下側閾値Ｖｌｏｗｅｒの実際の交差とフリップ・フロップ２３０がリセットする(そのＱＢＡＲ出力は高くなる)時間ｔ１との間の待ち時間は、２次回路効果による。フリップ・フロップ２３０のＱＢＡＲ出力が高くなるとき、マスタークロックは高くなり、シーケンスロジック２７０はこの出力をＰＷＭ１出力フリップ・フロップ２８０のＳＥＴ入力に結合し、(ＰＷＭ１波形を表わす)そのＱ出力２８１が時間ｔ１に高くなる。
フリップ・フロップ２３０のＱＢＡＲ出力の状態変化により、スイッチ２４０の接続を入力２４２にスイッチし、トランスコンダクタンス増幅器２５０の出力がヒステリシス比較器回路によってモニターされる。ｔ１から始まる時間間隔の間に、トランスコンダクタンス増幅器２５０は、その入力間の差に比例、即ちＶｉｎ−Ｖｏに比例する出力電流を発生する。この電流はキャパシタ２４５に印加され、キャパシタ２４５が充電されるにつれ、時間ｔ１とｔ２の間に示すように、その電圧(マスターリプル)が増加する。最終的に、マスターリプル電圧は増加により上側閾値Ｖｕｐｐｅｒを超過して、比較器２１０を始動しフリップ・フロップ２３０をセットする。２次待ち時間効果により、フリップ・フロップ２３０のリセットに連携した時間ｔ２は、マスターリプル電圧が上側閾値電圧Ｖｕｐｐｅｒと交差する実際の瞬間よりわずかに遅れることに再び注意されたい。
フリップ・フロップ２３０の今のセットのまま、そのＱＢＡＲ出力が、時間ｔ２に低くなり、上述したように、比較器２２０によって再びリセットされるまで、そのままである。時間ｔ２後の間隔の間に、フリップ・フロップ２３０をセットしたまま、スイッチ２４０によりその共通の端子２４１に入力２４３を接続し、−Ｖｏに比例した負の電流がトランスコンダクタンス増幅器２６０によってキャパシタ２４５に再び供給され、マスターリプル波形の負の勾配によって示すようにキャパシタ２４５にかかるマスターリプル電圧が減少する。最終的に、時間ｔ４に、マスターリプル波形は再び下側閾値Ｖｌｏｗｅｒと交差し、比較器２２０が再び始動し、フリップ・フロップ２３０をリセットする。フリップ・フロップ２３０のＱＢＡＲ出力が高くなるとき、シーケンスロジック２７０がこの出力を出力ポート２７２経由でＰＷＭ２出力フリップ・フロップ２９０のセット入力に結合し、そのＱ出力２９１(ＰＷＭ２波形)が時間ｔ４に高くなる。
フリップ・フロップ２３０のリセット状態により、スイッチ２４０の共通の端子２４１の接続がその入力２４２にスイッチし、トランスコンダクタンス増幅器２５０の出力がヒステリシス比較器回路によってモニターされる。時間ｔ４から始まる新しい時間間隔の間に、トランスコンダクタンス増幅器２５０は、その入力間の差に比例、即ちＶｉｎ−Ｖｏに比例する出力電流を発生する。上述したように、再び、この電流はキャパシタ２４５に印加されてキャパシタ２４５が充電され、時間ｔ４とｔ５の間の間隔に示すように、その電圧マスターリプルを増加させる。最終的に、マスターリプル電圧はこの増加により上側閾値Ｖｕｐｐｅｒを超過して、比較器２１０を始動しフリップ・フロップ２３０をセットする。
再びフリップ・フロップ２３０をセットしたまま、そのＱＢＡＲ出力が時間ｔ５に低くなり、上述したように、比較器２２０によってもう一度リセットされるまで、そのままである。時間ｔ５後の間隔の間に、フリップ・フロップ２３０をセットしたまま、スイッチ２４０により入力２４３をその共通の端子２４１へ再接続し、負の電流がトランスコンダクタンス増幅器２６０によってキャパシタ２４５に再び供給され、時間間隔ｔ５〜ｔ７の間に、マスターリプル波形の負の勾配によって示すように、キャパシタ２４５にかかるマスターリプル電圧が減少する。最終的に、時間ｔ７に、マスターリプル波形は下側閾値Ｖｌｏｗｅｒと交差し、比較器２２０が再び始動してフリップ・フロップ２３０をリセットする。フリップ・フロップ２３０のＱＢＡＲ出力が再び高くなるとき、シーケンスロジック２７０がこの出力を出力ポート２７１経由で元にＰＷＭ１出力フリップ・フロップ２８０のセット入力に再結合し、そのＱ出力２８１(及びそれによりＰＷＭ１波形)が時間ｔ７に高くなる。この上記プロセスは、図示するように後続のサイクルに繰り返される。
回路のマスターリプル発生器部分はマスタークロックの生成とＰＷＭ１およびＰＷＭ２の波形の立ち上がりエッジを直接制御するが、それはＰＷＭ１とＰＷＭ２の波形の立ち下がりエッジを直接制御しない。以下に述べるように、立ち下がりエッジは位相１および位相２のリプル波形によって制御される。しかしながら、マスターリプル発生器は、その発生が入力と出力の電圧に依存するので、マスタークロックの周波数とそれによりリプル電圧とを制御するように機能することに注意されたい。入力電圧Ｖｉｎを増加することにより、トランスコンダクタンス増幅器２５０によりキャパシタ２４５に供給された電流の大きさ(Ｖｉｎ−Ｖｏ)を増加させて、それによりキャパシタ２４５にかかるマスターリプル電圧が上側閾値電圧Ｖｕｐｐｅｒに達するのに必要な時間を減少する。反対に、出力電圧Ｖｏを減少することにより、トランスコンダクタンス増幅器２５０によって供給された電流の大きさ(Ｖｉｎ−Ｖｏ)を増加するのみならず、トランスコンダクタンス増幅器２６０によって供給された負の電流の大きさも増加する。後者は、キャパシタ２４５にかかるマスターリプル電圧が下側閾値電圧Ｖｌｏｗｅｒに達するのに必要な時間を減少するのに有効である。
上で指摘したように、トランスコンダクタンス増幅器３２０および３３０は、マルチ位相ＤＣ‐ＤＣ変換器のそれぞれの位相に連携した変換器回路のノード３５での電圧に対応する電圧Ｖｐｈａｓｅ１およびＶｐｈａｓｅ２により、Ｖｐｈａｓｅ１−ＶｏおよびＶｐｈａｓｅ２−Ｖｏにそれぞれ比例する位相１リプルおよび位相２リプルの出力電流を発生する。最初に位相１リプル波形を考えると、位相１リプル波形は時間ｔ０に減少するように示し、マスターリプル電圧が下側閾値と交差するまでその波形は減少し続け、比較器２２０が始動してフリップ・フロップ２３０をリセットする。上述したように、２次待ち時間効果により、フリップ・フロップ２３０が時間ｔ１にリセットされる。時間ｔ１に、シーケンスロジック２７０がＰＷＭ１出力フリップ・フロップ２８０のセット入力を駆動し、そのＱ出力２８１とそれによりＰＷＭ１波形が高くなる。ＰＷＭ１波形が高くなると、その連携したＤＣ‐ＤＣ変換器のノード３５での位相１電圧が高くなり、トランスコンダクタンス増幅器３２０がＶｐｈａｓｅ１−Ｖｏに比例した電流によりキャパシタ３０５を充電し始め、それによって、キャパシタ３０５にかかる電圧が、時間ｔ１に始まる位相１リプル電圧の正勾配部分によって示すように増加する。最終的に、比較器３００の反転（−）入力３０２に印加されるこの増加位相１リプル電圧は、比較器３００の非反転入力３０１に印加される上側閾値電圧Ｖｕｐｐｅｒと交差する。これが起こるとき、２次待ち時間効果を考慮すると、比較器３００が時間ｔ３に始動し、したがってＰＷＭ１出力フリップ・フロップ２８０のリセット入力を駆動する。時間ｔ３に比較器３００によってフリップ・フロップ２８０をリセットすると、フリップ・フロップ２８０のＱ出力２８１が低くなり、ＰＷＭ１波形が低くなる。上述したようにフリップ・フロップ２８０が時間ｔ７に再びセットされるまで、ＰＷＭ１波形は低いままである。ｔ３からｔ７までの間隔の間に、位相ノード３５から導き出された比較的低い位相１電圧により、トランスコンダクタンス増幅器３２０がキャパシタ３０５に(−Ｖｏのオーダーの)負の電流を印加し、位相１リプル電圧波形がＰＷＭ１の次のサイクルまで連続的に減少している。
位相２リプル波形は、それが位相１波形に対して１マスタークロックサイクル置きであること以外は、上述した位相１波形と同様に動作する。即ち、ちょうど時間ｔ４より前に、位相２リプル波形は減少しており、マスターリプル電圧が下側閾値と交差するまで位相２リプル波形は減少を続け、比較器２２０が始動しフリップ・フロップ２３０をリセットする。上述したように、２次待ち時間効果により、フリップ・フロップ２３０は時間ｔ４にリセットされ、時間ｔ４にシーケンスロジック２７０がＰＷＭ２出力フリップ・フロップ２９０のセット入力を駆動し、そのＱ出力２９１とそれによりＰＷＭ２波形が高くなる。ＰＷＭ２波形が高くなると、その連携したＤＣ‐ＤＣ変換器のノード３５での位相２電圧が高くなり、トランスコンダクタンス増幅器３３０がＶｐｈａｓｅ２−Ｖｏに比例した電流によりキャパシタ３１５を充電し始め、それによって、キャパシタ３１５にかかる電圧が、時間ｔ４に始まる位相２リプル電圧の正勾配部分によって示すように増加する。最終的に、比較器３１０の反転（−）入力３１２に印加されるこの増加位相２リプル電圧は、比較器３１０の非反転入力３１１に印加される上側閾値電圧Ｖｕｐｐｅｒと交差する。これが起こるとき、２次待ち時間効果を考慮すると、比較器３１０が時間ｔ５に始動し、したがってＰＷＭ２出力フリップ・フロップ２９０のリセット入力を駆動する。時間ｔ５に比較器３１０によってフリップ・フロップ２９０をリセットすると、フリップ・フロップ２９０のＱ出力２９１が低くなり、ＰＷＭ２波形が低くなる。ｔ７とｔ８の間に生じる交互サイクルの後の、マスタークロックの次の交互サイクルによりフリップ・フロップ２９０が最終的に再びセットされるまでＰＷＭ２波形は低いままである。時間ｔ６から始まる次の間隔の間に、位相ノード３５から導き出された比較的低い位相２電圧により、トランスコンダクタンス増幅器３３０がキャパシタ３１５に(−Ｖｏのオーダーの)負の電流を印加し、位相２リプル電圧波形がＰＷＭ２の次のサイクルまで連続的に減少している。
第１の代替アプローチによると、キャパシタ２４５に発生したマスターリプル波形は、図７に示すような単一の比較器および図８の連携したタイミング図を使用して、放電およびリセットの技術によって生成され得る。時間ｔ０に、キャパシタＣ２４５はＶｏに比例した電流によって放電される。キャパシタＣ２４５にかかる電圧がｔ１に閾値Ｖｌｏｗｅｒ以下に下がる、或いは閾値Ｖｌｏｗｅｒと交差するとき、比較器８０およびワンショット８２の出力（ＭＳＣＬＫとして図示）によりスイッチが閉じて、キャパシタＣ２４５にかかる電圧がｔ３からｔ４までの間隔の間に上側電圧レールＶｕｐｐｅｒの値にリセットされる。また、信号マスターキャパシタＣ２４５の代わりに１対のマスターリプルキャパシタを使用できることに注意されたい。この場合、２つのキャパシタは、ＶｕｐｐｅｒからＶｌｏｗｅｒまで交互に放電し、(ｔ３からｔ４までの)リセット間隔を除去するように機能する。
図９および図１０は、出力信号ＰＷＭ１を発生する代替技術を示す。この同じ回路は、マルチ位相応用で他の位相のいずれにも適用し得る。図９のタイミング図の時間ｔ０に、シーケンスロジックからの信号クロック１(２７１)によりフリップ・フロップ２８０の出力ポート(ＰＷＭ１)が高くなり、スイッチ３５０がオンされる。キャパシタＣＲＩＰにかかるリプルキャパシタ電圧が、(Ｖｉｎ−Ｖｏ)に比例する充電電流により増加する。時間ｔ１に、位相１リプル電圧が上側電圧閾値Ｖｕｐｐｅｒと交差し、比較器ＲＲＣＭＰがフリップ・フロップ２８０をリセットし、ＰＷＭ１出力の状態を変化させる(低くする)。ｔ１〜ｔ２の間隔の間に、キャパシタＣＲＩＰにかかる電圧がＶｏに比例した放電電流によって減少する。
本発の有益な特徴、特にマルチ位相システムに関した特徴は、それが、先行技術ではできない、負荷変化に応答して変換器のスイッチング周波数を変えることである。対照的に、上述した図１の従来のヒステリシス変換器は、負荷ステップ(増加)の間に実際にスイッチング周波数を遅くする。この負荷ステップは、高側あるいは上側ＦＥＴ３０をオンにする効果を有する抑圧出力電圧を発生し、ノード５５での出力電圧が図２に７１で示す上側ヒステリシスセット点に増加するまでそのＦＥＴをオンのままにする。これは、単一の変換器チャネルが上側ヒステリシスセット点以上に出力電圧を駆動することができるまで全負荷電流をピックアップしなければならないマルチ位相システムにおいて、そのような制御方法は問題となることを意味する。その結果、(三相変換器のような)マルチ位相変換器に印加された全負荷過渡電流のため、１つの電力チャンネルでその定常状態電力の３倍の電力を送らなければならない。
本発明によれば、この問題は、負荷ステップに応答して変換器のスイッチング周波数を増加させることにより解消される。これは上述した図３および図５のブロック図、並びに図１１、図１２および図１３のタイミング図を参照して理解され得る。特に、負荷ステップ(増加)では、出力ノード５５の電圧は初期に減少し、誤差増幅器１３０の入力１３１にフィードバックされる。誤差増幅器１３１の電圧のこの減少により誤差増幅器入力にかかるより大きな差動が生成し、したがって、その出力１３３でより高いＶｕｐｐｅｒ値が発生する。図５の増幅器２１０の入力２１１に印加されるＶｕｐｐｅｒの値(および増幅器２２０の入力２２１に印加されるその連携した電圧値Ｖｌｏｗｅｒの値)のこの遷移増加を図１１に示す。図１１に見るように、マスターリプルはＶｕｐｐｅｒとＶｌｏｗｅｒの基準値により頻繁に達し、図１２に示すように、フリップ・フロップ２３０のＱ出力がマスタークロックをより頻繁に発生する。図１３は、２８９ｋＨｚのオーダーの周波数を有する第１の比較的定常な状態とその後の５６０ｋＨｚのオーダーの周波数の遷移状態（過渡状態）と更にその後の３００ｋＨｚのオーダーの周波数の定常状態との間の周波数変化のグラフを示す。
マスタークロック信号は、シーケンスロジック２７０によって選択される次の電力チャンネルにより、マルチ位相システムの次の逐次電力チャンネルの上側ＦＥＴをオンするＰＷＭパルスを開始することに注意されたい。スイッチング周波数を増加することは、各逐次電力チャンネルが負荷をその定常状態中より速くピックアップし、電力チャンネルのすべてが過渡負荷電流の電力をピックアップすることを意味する。
この方法の追加の利点は、全負荷より少ない過渡負荷ステップとなることである。これは、負荷過渡に応答して各電力チャンネルの上側ＦＥＴをオンするように電力チャンネルのすべてを同期しなければならないことと対照的になり得る。全負荷より少ない負荷過渡により、生じる電圧がターゲット調整電圧をオーバーシュートする。本発明は、任意の大きさの過渡に対して比較的スムーズな応答を提供する。
上述から分かるように、上記米国特許出願第１０／２３６，７８７号に開示したトランスコンダクタンス増幅器およびヒステリシス比較器のアーキテクチャの機能性をマルチ位相ＤＣ‐ＤＣ電圧発生器に適用することによって、本発明は、マルチ位相ＤＣ‐ＤＣ電圧変換器のスイッチング動作を制御する人工あるいは合成リプル電圧波形を発生する複数の合成リプル電圧発生器を同期する新しい改良回路装置を実現することができる。
本発明による実施例を図示し説明したが、本発明はそれらに限定されず、当業者に知られているように多数の変更および修正を受け得る。したがって、本明細書に図示し説明した詳細に限定せず、当業者にとって明白な全てのそのような変更および修正を含むように意図される。
図１は、従来のリプルレギュレータに基づいたＤＣ-ＤＣ電圧変換器の概略アーキテクチャを示す。 図２は、図１のリプルレギュレータに基づいたＤＣ-ＤＣ電圧変換器の動作に連携したＰＷＭと出力電圧波形を示すタイミング図である。 図３は、米国特許出願第１０／２３６，７８７号に開示した発明による合成リプルレギュレータの実施を示す。 図４は、図３の合成リプルレギュレータの動作に連携した波形を示すタイミング図である。 図５は、本発明によるマルチ位相合成リプル電圧レギュレータを示す。 図６は、図５のマルチ位相合成リプル電圧レギュレータの動作に連携したタイミング図のセットを示す。 図７は、マスタークロック信号を生成する単一の比較器およびワンショットの使用を示す。 図８は、図７の動作に連携したタイミング図である。 図９は、出力信号ＰＷＭ１を発生する代替回路配置を示す。 図１０は、図８の動作に連携したタイミング図である。 図１１は、負荷ステップに連携した上側および下側の電圧のタイミング図である。 図１２は、図１１の遷移増加に連携したマスタークロックパルス列を示す。 図１３は、第１の比較的定常な状態とその後の遷移状態と更にその後の定常状態との間の周波数変化のグラフを示す。

Claims (17)

  1. マルチ位相ＤＣ‐ＤＣレギュレータ用のマルチ位相合成リプル電圧発生器
    であって、前記レギュレータが複数のスイッチング回路を含み、各スイッチング回路が、複数のパルス幅変調(ＰＷＭ)信号のうちの対応する１つに応答して、入力電圧をスイッチングし複数の位相ノードのうちの対応する１つを経由させて複数の出力インダクタのうちの対応する１つに通させ、出力ノードで出力電圧を発生する前記マルチ位相合成リプル電圧発生器において、
    前記出力電圧から抽出される誤差電圧およびランプ波電圧に基づいた周波数を有するマスタークロック信号を発生するマスタークロック回路、
    前記マスタークロック信号に基づいてシーケンス順序で前記複数のＰＷＭ信号の各々をトリガーするシーケンスロジック、および
    各々が前記複数の出力インダクタのうちの対応する１つを通るリプル電流を複製する複数のリプル電圧のうちの対応する１つを生成する複数のリプル発生器であって、各リプル発生器が前記誤差電圧と比較した前記対応するリプル電圧に基づいて前記複数のＰＷＭ信号のうちの対応する１つをリセットする前記複数のリプル発生器を含むことを特徴とするマルチ位相合成リプル電圧発生器。
  2. 前記複数のリプル発生器の各々は、
    出力を有し、かつ前記複数の出力インダクタのうちの対応する１つに結合する入力を有するトランスコンダクタンス増幅器、
    前記トランスコンダクタンス増幅器の前記出力に結合されたリプルキャパシタ、および
    前記リプルキャパシタに結合する第１の入力、前記誤差電圧を受信するように結合された第２の入力、および前記複数のＰＷＭ信号のうちの対応する１つをリセットするように前記シーケンスロジックに結合された出力を有する比較器を含むことを特徴とする請求項１に記載のマルチ位相合成リプル電圧発生器。
  3. 前記トランスコンダクタンス増幅器は、対応する出力インダクタに結合された第１および第２の入力を有することを特徴とする請求項２に記載のマルチ位相合成リプル電圧発生器。
  4. 前記リプルキャパシタは接地されることを特徴とする請求項２に記載のマルチ位相合成リプル電圧発生器。
  5. 前記複数のリプル発生器の各々は、
    リプルキャパシタ、
    出力を有し、かつ前記入力電圧を受信する入力を有する第１のトランスコンダクタンス増幅器、
    前記出力電圧を受信する入力および前記リプルキャパシタに結合された出力を有する第２のトランスコンダクタンス増幅器、
    前記リプルキャパシタに結合された第１の入力、前記誤差電圧を受信する第２の入力、および出力を有する比較器、
    前記シーケンスロジックに結合されたセット入力、前記比較器の前記出力に結合されたリセット入力、および対応するＰＷＭ信号を提供する出力を有するセット／リセット素子、および
    前記第１のトランスコンダクタンス増幅器の前記出力に結合された第１の端子、前記リプルキャパシタに結合された第２の端子、および前記対応するＰＷＭ信号を受信する制御入力を有するスイッチを含むことを特徴とする請求項１に記載のマルチ位相合成リプル電圧発生器。
  6. 前記マスタークロック回路は、
    マスターリプルキャパシタ、
    前記マスターリプルキャパシタに結合された出力を有し、かつ前記マスタークロック信号により制御された第１および第２の状態を有するマスタートランスコンダクタンス増幅器回路であって、前記入力電圧と前記出力電圧との間の電圧差に基づいて前記マスターリプルキャパシタを充電する前記第１の状態および前記出力電圧に基づいて前記マスターリプルキャパシタを放電する前記第２の状態を有する前記マスタートランスコンダクタンス増幅器回路、および
    前記マスターリプルキャパシタの電圧を前記誤差電圧と前記マスタークロック信号を提供する出力とに比較するように結合された入力を有するヒステリシス比較器回路を含むことを特徴とする請求項１に記載のマルチ位相合成リプル電圧発生器。
  7. 前記マスタートランスコンダクタンス増幅器回路は、
    前記入力電圧を受信する第１の入力、前記出力電圧を受信する第２の入力および出力を有する第１のマスタートランスコンダクタンス増幅器、
    接地された第１の入力、前記出力電圧を受信する第２の入力および出力を有する第２のマスタートランスコンダクタンス増幅器、および
    前記第１のマスタートランスコンダクタンス増幅器の前記出力に結合された第１の端子、前記第２のマスタートランスコンダクタンス増幅器の前記出力に結合された第２の端子、前記マスターリプルキャパシタに結合された共通端子、および前記共通端子を前記第１および第２の端子のうちの選択された端子に結合する前記マスタークロック信号を示す信号を受信する制御入力を有するスイッチ回路を含むことを特徴とする請求項６に記載のマルチ位相合成リプル電圧発生器。
  8. 前記ヒステリシス比較器回路は、
    前記マスターリプルキャパシタに結合された第１の入力、前記誤差電圧を受信する第２の入力、および出力を有する第１の比較器、
    前記誤差電圧に対するオフセット電圧を提供する電圧源、
    前記オフセット電圧を受信する第１の入力、前記マスターリプルキャパシタに結合された第２の入力、および出力を有する第２の比較器、および
    前記第１の比較器の前記出力に結合されたセット入力、前記第２の比較器の前記出力に結合されたリセット入力、および前記マスタークロック信号を提供する出力を有するセット／リセット素子を含むことを特徴とする請求項６に記載のマルチ位相合成リプル電圧発生器。
  9. 前記マスタークロック回路は、
    マスターリプルキャパシタ、
    前記出力電圧を受信する入力および前記マスターリプルキャパシタに結合された出力を有するマスタートランスコンダクタンス増幅器、
    前記誤差電圧に対するオフセット電圧を提供する電圧源、
    前記マスターリプルキャパシタに結合された第１の入力、前記オフセット電圧を受信する第２の入力、および出力を有する比較器、
    前記比較器の前記出力に結合された入力、および前記マスタークロック信号を提供する出力を有するワンショット素子、および
    前記誤差電圧を受信するように結合された第１の端子、前記マスターリプルキャパシタに結合された第２の端子、および前記マスタークロック信号を受信する制御入力を有するスイッチを含むことを特徴とする請求項１に記載のマルチ位相合成リプル電圧発生器。
  10. 多数の合成リプル電圧を生成してマルチ位相ＤＣ‐ＤＣレギュレータの位相を制御する方法であって、複数のスイッチング回路を含み、各スイッチング回路が、複数のパルス幅変調(ＰＷＭ)信号のうちの対応する１つに応答して、入力電圧をスイッチングし複数の位相ノードのうちの対応する１つを経由させて複数の出力インダクタのうちの対応する１つに通させ、出力ノードで出力電圧を発生する前記マルチ位相ＤＣ‐ＤＣレギュレータの位相を制御する方法において、
    出力電圧を基準電圧と比較して誤差電圧を提供する工程、
    前記出力電圧に基づいてランプ波電圧を発生する工程、
    前記誤差電圧と前記ランプ波電圧との比較に基づいてマスタークロック信号を発生する工程、
    前記マスタークロック信号に基づいてシーケンス順序で前記複数のＰＷＭ信号の各々を開始する工程、
    各々が前記出力インダクタのうちの対応する１つを通る電流を示す複数のリプル電圧を発生する工程、および
    前記誤差電圧と比較された対応するリプル電圧に基づいて各ＰＷＭ信号をリセットする工程を含むことを特徴とするマルチ位相ＤＣ‐ＤＣレギュレータの位相を制御する方法。
  11. 前記複数のリプル電圧を発生する工程は、
    各出力インダクタに印加された電圧をセンスする工程、
    センスした各電圧をセンス電流に変換する工程、および
    対応する容量素子を対応するセンス電流で充電する工程を含むことを特徴とする請求項１０に記載のマルチ位相ＤＣ‐ＤＣレギュレータの位相を制御する方法。
  12. 前記各出力インダクタに印加された電圧をセンスする工程は、対応する位相ノードで電圧をセンスすることを含むことを特徴とする請求項１１に記載のマルチ位相ＤＣ‐ＤＣレギュレータの位相を制御する方法。
  13. 前記各出力インダクタに印加された電圧をセンスする工程は、対応する出力インダクタにかかる電圧をセンスすることを含むことを特徴とする請求項１１に記載のマルチ位相ＤＣ‐ＤＣレギュレータの位相を制御する方法。
  14. 前記複数のリプル電圧を発生する工程は、
    前記出力電圧を対応する第１の電流に変換する工程、
    対応する容量素子を前記第１の電流で放電する工程、
    前記入力電圧を対応する第２の電流に変換する工程、および
    対応するＰＷＭ信号の開始に基づいて前記第２の電流を結合して前記対応する容量素子を充電する工程を含み、
    前記各ＰＷＭ信号をリセットする工程は、前記対応する容量素子の電圧が前記誤差電圧に達するとき、前記第２の電流を前記対応する容量素子から切り離すことを含むことを特徴とする請求項１０に記載のマルチ位相ＤＣ‐ＤＣレギュレータの位相を制御する方法。
  15. 前記マスタークロック信号を発生する工程は、
    容量素子を、前記容量素子の電圧が前記誤差電圧に上昇するまで、前記入力電圧と前記出力電圧との間の差に基づいた電流で充電する工程、
    前記容量素子の電圧が前記誤差電圧に達するとき、前記マスタークロック信号を第１のロジックレベルへ遷移させる工程、
    前記誤差電圧に対するオフセット電圧を提供する工程、
    前記容量素子を、前記容量素子の電圧が前記オフセット電圧に下降するまで、前記出力電圧に基づいた電流で放電する工程、および
    前記容量素子の電圧が前記オフセット電圧に達するとき、前記マスタークロック信号を第２のロジックレベルへ遷移させる工程を含むことを特徴とする請求項１０に記載のマルチ位相ＤＣ‐ＤＣレギュレータの位相を制御する方法。
  16. 前記ランプ波電圧を発生する工程は、
    前記出力電圧を電流に変換する工程、および
    容量素子を前記電流で放電する工程を含むことを特徴とする請求項１０に記載のマルチ位相ＤＣ‐ＤＣレギュレータの位相を制御する方法。
  17. 前記マスタークロック信号を発生する工程は、
    前記誤差電圧に対するオフセット電圧を提供する工程、
    前記容量素子の電圧を前記オフセット電圧と比較する工程、
    前記容量素子の電圧が前記オフセット電圧のレベルに下降するとき、前記マスタークロック信号を第１のロジックレベルへ遷移させる工程、
    前記マスタークロック信号が前記第１のロジックレベルへ遷移するとき、前記容量素子を前記誤差電圧に結合して前記容量素子を前記誤差電圧のレベルに充電する工程、
    前記容量素子の電圧が前記誤差電圧のレベルに達するとき、前記マスタークロック信号を第２のロジックレベルへ遷移させる工程、および
    前記マスタークロック信号が前記第２のロジックレベルへ遷移するとき、前記容量素子を前記誤差電圧から切り離す工程を含むことを特徴とする請求項１６に記載のマルチ位相ＤＣ‐ＤＣレギュレータの位相を制御する方法。
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