JP2017153218A - 電源装置 - Google Patents

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Abstract

【課題】ノイズ対策を容易に行うことができる電源装置を提供する。
【解決手段】電源装置は、電源から直流電力が入力される電力入力端子と、前記電力入力端子に接続され、前記直流電力の電圧を第１電圧に変換した第１直流電力を第１電子部品に供給する第１スイッチングレギュレータと、前記電力入力端子に接続され、前記直流電力の電圧を第２電圧に変換した第２直流電力を第２電子部品に供給する第２スイッチングレギュレータと、前記第１スイッチングレギュレータの発振電圧と、前記第２スイッチングレギュレータの発振電圧とが逆位相になるように、前記第１スイッチングレギュレータの発振電圧に基づいて、前記第２スイッチングレギュレータのスイッチングのタイミングの基準になる基準信号を生成する信号生成回路とを含む。
【選択図】図１

Description

本発明は、電源装置に関する。
従来より、電源に接続される第１のインダクタおよび第１のスイッチング素子の直列回路、この第１のスイッチング素子に並列に接続される整流素子および第１のコンデンサの直列回路を有し、この第１のコンデンサに第１の負荷が接続される第１の電源回路を具備する電源装置がある。電源装置は、さらに、第１のコンデンサに接続され、第２のスイッチング素子を有しこの第２のスイッチング素子のスイッチングにより電力が供給される第２の負荷への出力電圧を変換する第２の電源回路を具備する。
第１の負荷に電力を供給する場合には、第１のスイッチング素子のみを動作させて電源の電圧を変換して第１の負荷に電力を供給し、第２のスイッチング素子は動作させずに第２の負荷には電力を供給せず、第２の負荷に電力を供給する場合には、第２のスイッチング素子を動作させて電源の電圧を変換して第２の負荷に電力を供給し、第１のスイッチング素子はオフさせて第２の電源回路で発生するノイズを第１の電源回路の第１のインダクタおよび第１のコンデンサで除去する（例えば、特許文献１参照）。
特開２００４−０９６９２１号公報
ところで、従来の電源装置では、第１の電源回路と第２の電源回路のうちの一方のみが動作する場合には、他方のインダクタやコンデンサを利用することができないため、第１の電源回路と第２の電源回路に電力を入力する入力部におけるノイズを対策するために、ノイズ対策を電源回路毎に施す必要があった。
そこで、ノイズ対策を容易に行うことができる電源装置を提供することを目的とする。
本発明の実施の形態の電源装置は、電源から直流電力が入力される電力入力端子と、前記電力入力端子に接続され、前記直流電力の電圧を第１電圧に変換した第１直流電力を第１電子部品に供給する第１スイッチングレギュレータと、前記電力入力端子に接続され、前記直流電力の電圧を第２電圧に変換した第２直流電力を第２電子部品に供給する第２スイッチングレギュレータと、前記第１スイッチングレギュレータの発振電圧と、前記第２スイッチングレギュレータの発振電圧とが逆位相になるように、前記第１スイッチングレギュレータの発振電圧に基づいて、前記第２スイッチングレギュレータのスイッチングのタイミングの基準になる基準信号を生成する信号生成回路とを含む。
ノイズ対策を容易に行うことができる電源装置を提供することができる。
実施の形態１の電源装置１００を示す図である。 電源回路１１０の構成を示す図である。 電源回路１２０の構成を示す図である。 信号生成回路１５０の構成を示す図である。 電源装置１００における電源回路１１０、電源回路１２０、信号生成回路１５０によって実現される動作を示すタイミングチャートである。 電源回路１１０の発振電圧と、電源回路１２０、１３０、１４０の発振電圧とを示す図である。 電源回路１１０、１２０、１３０、１４０の入力部における電圧変動のレベルを示す図である。 電源回路２１０の構成を示す図である。 信号生成回路２５０を示す図である。 実施の形態２の電源装置における電源回路２１０、電源回路１２０、信号生成回路２５０によって実現される動作を示すタイミングチャートである。
以下、本発明の電源装置を適用した実施の形態について説明する。
＜実施の形態１＞
図１は、実施の形態１の電源装置１００を示す図である。
電源装置１００は、入力端子１０１、電源回路１１０、１２０、１３０、１４０、及び信号生成回路１５０を含む。電源回路１１０、１２０、１３０、１４０には、それぞれ、ＣＰＵ(Central Processing Unit:中央演算処理装置)１０、メモリ２０、ロジックＩＣ(Integrated Circuit)３０、ＨＤＤ(Hard Disk Drive)４０が接続されている。なお、図１において、細い破線は信号線を示す。
電源装置１００は、一例として、ノート型のＰＣ(Personal Computer)に搭載される。電源装置１００は、ノート型のＰＣの内部で、ＣＰＵ１０、メモリ２０、ロジックＩＣ３０、ＨＤＤ４０とともにマザーボード（配線基板）に実装されている。
ＣＰＵ１０、メモリ２０、ロジックＩＣ３０、ＨＤＤ４０は、最も消費電力の大きいＣＰＵ１０と、ＣＰＵ１０よりも消費電力の小さいメモリ２０、ロジックＩＣ３０、ＨＤＤ４０との２つのグループに分けることができる。ＣＰＵ１０は、ノート型のＰＣに含まれる第１電子部品の一例である。メモリ２０、ロジックＩＣ３０、ＨＤＤ４０は、ノート型のＰＣに含まれる第２電子部品の一例である。
入力端子１０１は、バッテリ又はＡＣ(Alternating Current:交流)アダプタが接続され、バッテリ又はＡＣアダプタから直流電力が入力される端子である。例えば、バッテリから入力される直流電力の電圧は、バッテリの充電度合によって、９Ｖ〜１３Ｖの間である。また、ＡＣアダプタから入力される直流電力の電圧は、１９Ｖである。
入力端子１０１には、配線１０２を介して、電源回路１１０、１２０、１３０、１４０が接続されている。配線１０２は、マザーボードの配線であり、入力端子１０１から分岐して、電源回路１１０、１２０、１３０、１４０に接続されている。このため、入力端子１０１に対して、電源回路１１０、１２０、１３０、１４０は、互いに並列に接続されている。
電源回路１１０は、入力端子１０１から配線１０２を介して入力される直流電力を０．９Ｖの直流電力に変換してＣＰＵ１０に供給する。電源回路１１０とＣＰＵ１０は、配線１０３Ａを介して接続されている。配線１０３Ａは、マザーボードの配線である。電源回路１１０は、第１スイッチングレギュレータの一例である。
電源回路１２０は、入力端子１０１から配線１０２を介して入力される直流電力を１．２Ｖの直流電力に変換してメモリ２０に供給する。電源回路１２０とメモリ２０は、配線１０３Ｂを介して接続されている。配線１０３Ｂは、マザーボードの配線である。電源回路１２０は、第２スイッチングレギュレータの一例である。
電源回路１３０は、入力端子１０１から配線１０２を介して入力される直流電力を３．３Ｖの直流電力に変換してロジックＩＣ３０に供給する。電源回路１３０とロジックＩＣ３０は、配線１０３Ｃを介して接続されている。配線１０３Ｃは、マザーボードの配線である。電源回路１３０は、第２スイッチングレギュレータの一例である。
電源回路１４０は、入力端子１０１から配線１０２を介して入力される直流電力を５Ｖの直流電力に変換してＨＤＤ４０に供給する。電源回路１４０とＨＤＤ４０は、配線１０３Ｄを介して接続されている。配線１０３Ｄは、マザーボードの配線である。電源回路１４０は、第２スイッチングレギュレータの一例である。
信号生成回路１５０は、電源回路１１０の発振電圧に基づく発振タイミング信号が入力され、発振制御信号Ｂ、Ｃ、Ｄを電源回路１２０、１３０、１４０に出力する。信号生成回路１５０は、電源回路１１０の発振電圧と、電源回路１２０、１３０、１４０の発振電圧とが逆位相になるように、発振タイミング信号に基づいて、電源回路１２０、１３０、１４０のスイッチングのタイミングの基準になる発振制御信号Ｂ、Ｃ、Ｄを生成する。
信号生成回路１５０は、信号生成回路の一例である。発振制御信号Ｂ、Ｃ、Ｄは、基準信号の一例である。電源回路１１０の発振電圧は、第１発振電圧の一例である。電源回路１２０、１３０、１４０の発振電圧は、第２発振電圧の一例である。
なお、電源回路１１０の発振電圧と、電源回路１２０、１３０、１４０の発振電圧とについては、後述する。
図２は、電源回路１１０の構成を示す図である。
電源回路１１０は、入力部１１１、ＦＥＴ(Field Effect Transistor)１１２、１１３、コイル１１４、制御ＩＣ１１５、出力コンデンサ１１６、出力部１１７、配線１１８Ａ、抵抗器Ｒ１、Ｒ２、Ｒ３、Ｒ４、及びコンデンサＣ１、Ｃ２、Ｃ４を有する。なお、図２において、細い破線は信号線を示す。
入力部１１１は、配線１０２（図１参照）に接続され、配線１０２を介して直流電力が入力される。入力部１１１は、例えば、マザーボードの配線であり、ＦＥＴ１１２のドレインまで延在している。ここでは、説明の便宜上、入力部１１１として示す。
ＦＥＴ１１２は、入力部１１１に接続されるドレイン、ＦＥＴ１１３のドレインに接続されるソース、制御ＩＣ１１５に接続されるゲートを有する。ＦＥＴ１１２は、例えば、ＮＭＯＳＦＥＴ(N‐type Metal Oxide Field Effect Transistor)である。ＦＥＴ１１２は、ハイサイド側のＦＥＴであり、出力部１１７から出力する直流電力の電圧値を上昇させる際に、スイッチング（オン／オフの切り替え）が行われる。
ＦＥＴ１１３は、ＦＥＴ１１２のソースに接続されるドレイン、グランド（ＧＮＤ）に接続されるソース、制御ＩＣ１１５に接続されるゲートを有する。ＦＥＴ１１３は、例えば、ＮＭＯＳＦＥＴである。ＦＥＴ１１３は、ロウサイド側のＦＥＴであり、出力部１１７から出力する直流電力の電圧値を低下させる際に、スイッチング（オン／オフの切り替え）が行われる。
コイル１１４は、ＦＥＴ１１２のソース及びＦＥＴ１１３のドレインの接続点と、出力部１１７との間に設けられている。ＦＥＴ１１２のソース及びＦＥＴ１１３のドレインの接続点と、コイル１１４との間は、電源回路１１０の発振部であり、発振部に生じる電圧は、電源回路１１０の発振電圧である。
コイル１１４の両端間には、抵抗器Ｒ４とコンデンサＣ４とが並列に接続されており、抵抗器Ｒ４とコンデンサＣ４の接続点から分岐する配線１１８Ａは、発振タイミング信号を取り出すための配線である。
また、コイル１１４の両端間には、抵抗器Ｒ３とコンデンサＣ１とが並列に接続されており、抵抗器Ｒ３とコンデンサＣ１の接続点と、出力部１２７との間には、コンデンサＣ２と抵抗器Ｒ１が接続されている。
コンデンサＣ２と抵抗器Ｒ１との間から分岐する線路には抵抗器Ｒ２の一端（図中上側の端子）が接続されており、抵抗器Ｒ２の他端はグランド（ＧＮＤ）に接続されている。コンデンサＣ２と抵抗器Ｒ１との間には、制御ＩＣ１１５のコンパレータ１１５Ａの一方（図中上側）の入力端子が接続されている。
制御ＩＣ１１５は、コンパレータ１１５Ａ、基準電圧源１１５Ｂ、及びＦＥＴドライバ１１５Ｃを有する。
コンパレータ１１５Ａの一方（図中上側）の入力端子は、コンデンサＣ２と抵抗器Ｒ１との間に接続されており、他方（図中下側）の入力端子は、基準電圧源１１５Ｂに接続されている。また、コンパレータ１１５Ａの出力端子は、ＦＥＴドライバ１１５Ｃに接続されている。コンパレータ１１５Ａの一方（図中上側）の入力端子には、出力部１１７から出力される電源回路１１０の出力電圧がフィードバックされて入力される。
コンパレータ１１５Ａは、一方（図中上側）の入力端子にフィードバックされる出力電圧と、他方（図中下側）の入力端子に入力される基準電圧とを比較し、比較結果を表す出力信号をＦＥＴドライバ１１５Ｃに出力する。コンパレータ１１５Ａの出力信号は、フィードバックされる出力電圧と、基準電圧との比較結果を表す。
基準電圧源１１５Ｂは、コンパレータ１１５Ａの他方（図中下側）の入力端子に入力する基準電圧を出力する。
ＦＥＴドライバ１１５Ｃは、コンパレータ１１５Ａの出力信号に基づいて、High‐Sideゲート信号及びLow‐Sideゲート信号を出力する。High‐Sideゲート信号及びLow‐Sideゲート信号は、それぞれ、ＦＥＴ１１２及び１１３のゲートに入力される。
ＦＥＴドライバ１１５Ｃは、コンパレータ１１５Ａの出力電圧が基準電圧よりも低いことを表す場合は、High‐Sideゲート信号でＦＥＴ１１２を駆動し、コンパレータ１１５Ａの出力電圧が基準電圧よりも高いことを表す場合は、Low‐Sideゲート信号でＦＥＴ１１２を駆動する。このようにして、ＦＥＴドライバ１１５Ｃは、コンパレータ１１５Ａの一方（図中上側）の入力端子に出力部１１７から出力される電源回路１１０の出力電圧が、基準電圧源１１５Ｂから出力される基準電圧に等しくなるように、フィードバック制御を行う。
出力コンデンサ１１６は、コイル１１４から出力される電力の電圧を平滑化するために設けられている。
出力部１１７は、ＣＰＵ１０（図１参照）に接続されており、コイル１１４から出力され、出力コンデンサ１１６で電圧値が平滑化された直流電力をＣＰＵ１０に出力する。
図３は、電源回路１２０の構成を示す図である。
電源回路１２０は、入力部１２１、ＦＥＴ１２２、１２３、コイル１２４、制御ＩＣ１２５、出力コンデンサ１２６、出力部１２７、三角波生成回路１２８、抵抗器Ｒ１、Ｒ２、及びコンデンサＣ３を有する。抵抗器Ｒ１、Ｒ２、及びコンデンサＣ３は、それぞれ、電源回路１１０（図２参照）の抵抗器Ｒ１、Ｒ２、及びコンデンサＣ３と同様である。なお、図３において、細い破線は信号線を示す。
入力部１２１は、配線１０２（図１参照）に接続され、配線１０２を介して直流電力が入力される。入力部１２１は、例えば、マザーボードの配線であり、ＦＥＴ１２２のドレインまで延在している。ここでは、説明の便宜上、入力部１２１として示す。
ＦＥＴ１２２は、入力部１２１に接続されるドレイン、ＦＥＴ１２３のドレインに接続されるソース、制御ＩＣ１２５に接続されるゲートを有する。ＦＥＴ１２２は、例えば、ＮＭＯＳＦＥＴである。ＦＥＴ１２２は、ハイサイド側のＦＥＴであり、出力部１２７から出力する直流電力の電圧値を上昇させる際に、スイッチング（オン／オフの切り替え）が行われる。
ＦＥＴ１２３は、ＦＥＴ１２２のソースに接続されるドレイン、グランド（ＧＮＤ）に接続されるソース、制御ＩＣ１２５に接続されるゲートを有する。ＦＥＴ１２３は、例えば、ＮＭＯＳＦＥＴである。ＦＥＴ１２３は、ロウサイド側のＦＥＴであり、出力部１２７から出力する直流電力の電圧値を低下させる際に、スイッチング（オン／オフの切り替え）が行われる。
コイル１２４は、ＦＥＴ１２２のソース及びＦＥＴ１２３のドレインの接続点と、出力部１２７との間に設けられている。ＦＥＴ１２２のソース及びＦＥＴ１２３のドレインの接続点と、コイル１２４との間は、電源回路１２０の発振部であり、発振部に生じる電圧は、電源回路１２０の発振電圧である。
制御ＩＣ１２５は、コンパレータ１２５Ａ、基準電圧源１２５Ｂ、及びＦＥＴドライバ１２５Ｃを有する。
コンパレータ１２５Ａの一方（図中上側）の入力端子は、抵抗器Ｒ１を介して出力部１２７に接続されており、他方（図中下側）の入力端子は、基準電圧源１２５Ｂに接続されている。なお、コンパレータ１２５Ａの一方（図中上側）の入力端子と、抵抗器Ｒ１との間には、抵抗器Ｒ２の一端（図中上側の端子）が接続されており、抵抗器Ｒ２の他端（図中下側の端子）はグランド（ＧＮＤ）に接続されている。
コンパレータ１２５Ａの出力端子は、ＦＥＴドライバ１２５Ｃに接続されている。コンパレータ１２５Ａの一方（図中上側）の入力端子には、出力部１２７から出力される電源回路１２０の出力電圧がフィードバックされて入力される。
コンパレータ１２５Ａは、一方（図中上側）の入力端子にフィードバックされる出力電圧と、他方（図中下側）の入力端子に入力される基準電圧とを比較し、比較結果を表す出力信号をＦＥＴドライバ１２５Ｃに出力する。
コンパレータ１２５Ａは、他方（図中下側）の入力端子に入力される基準電圧よりも、一方（図中上側）の入力端子にフィードバックされる出力電圧の方が低い場合に、Ｈレベルのパルスを出力する。コンパレータ１２５Ａの出力信号のＨレベルのパルス幅は、ＦＥＴドライバ１２５Ｃが出力するHigh‐Sideゲート信号のデューティ比になる。
基準電圧源１２５Ｂは、コンパレータ１２５Ａの他方（図中下側）の入力端子に入力する基準電圧を出力する。
ＦＥＴドライバ１２５Ｃは、コンパレータ１２５Ａの出力信号に基づいてデューティ比を設定したHigh‐Sideゲート信号及びLow‐Sideゲート信号を出力する。High‐Sideゲート信号及びLow‐Sideゲート信号は、それぞれ、ＦＥＴ１２２及び１２３のゲートに入力される。Low‐Sideゲート信号は、High‐Sideゲート信号を反転させた信号レベルを有する。
ＦＥＴドライバ１２５Ｃは、コンパレータ１２５Ａの出力電圧に基づいて生成するHigh‐Sideゲート信号及びLow‐Sideゲート信号で、それぞれ、ＦＥＴ１２２及びＦＥＴ１２２を駆動する。
このようにして、ＦＥＴドライバ１２５Ｃは、コンパレータ１２５Ａの一方（図中上側）の入力端子に出力部１２７から出力される電源回路１２０の出力電圧が、基準電圧源１２５Ｂから出力される基準電圧に等しくなるように、フィードバック制御を行う。電源回路１２０の出力電圧は、一例として、１．２Ｖ（図１参照）である。
出力コンデンサ１２６は、コイル１２４から出力される電力の電圧を平滑化するために設けられている。
出力部１２７は、メモリ２０（図１参照）に接続されており、コイル１２４から出力され、出力コンデンサ１２６で電圧値が平滑化された直流電力をメモリ２０に出力する。
三角波生成回路１２８は、発振制御信号Ｂが入力され、三角波状に電圧値が変化する電圧信号を発振制御信号Ｂに応じて出力する。このため、三角波生成回路１２８の入力端子（図中右側）は、信号生成回路１５０（図１）の出力端子に接続されている。また、三角波生成回路１２８の出力端子（図中左側）は、コンデンサＣ３を介して、コンパレータ１２５Ａの一方（図中上側）の入力端子と、抵抗器Ｒ１の低電位側の端子（図中左側の端子）と、抵抗器Ｒ２の高電位側の端子（図中上側の端子）とに接続されている。
三角波生成回路１２８は、三角波状に電圧値が変化する電圧信号をコンパレータ１２５Ａの一方（図中上側）の入力端子に入力する。
なお、電源回路１３０及び１４０の構成は、電源回路１２０と同様である。電源回路１３０及び１４０は、発振制御信号Ｂの代わりに、発振制御信号Ｃ及びＤが入力され、ロジックＩＣ３０及びＨＤＤ４０に直流電力を供給する。発振制御信号Ｂ、Ｃ、及びＤは、電源回路１２０、１３０、及び１４０におけるスイッチングのタイミングの基準になる基準信号の一例である。
また、電源回路１３０及び１４０の発振部に生じる電圧は、それぞれ、電源回路１３０及び１４０の発振電圧である。
図４は、信号生成回路１５０の構成を示す図である。信号生成回路１５０は、実際には、電源回路１２０、１３０、１４０に対応して３つ設けられるが、３つの信号生成回路１５０の構成は同様であるので、ここでは、電源回路１２０に接続される信号生成回路１５０について説明する。
信号生成回路１５０は、入力部１５０Ａ、コンパレータ１５１、基準電圧源１５２、定電流源１５３、エッジ検出部１５４、出力部１５０Ｂ、抵抗器Ｒ５及びＲ６、コンデンサＣ５を有する。
入力部１５０Ａは、電源回路１１０から発振タイミング信号が入力される部分である。入力部１５０Ａは、電源回路１１０側において配線１１８Ａとして示すマザーボードの配線の一部であり、信号生成回路１５０の内部ではコンデンサＣ５に接続されている。
コンパレータ１５１は、ヒステリシスを有するコンパレータであり、ヒステリシスコンパレータの一例である。コンパレータ１５１は、反転入力端子（−）は、コンデンサＣ５を介して入力部１５０Ａに接続されるとともに、抵抗器Ｒ５を介して基準電圧源１５２に接続されている。また、コンパレータ１５１の非反転入力端子（＋）は、定電流源１５３及び抵抗器Ｒ６を介して基準電圧源１５２に接続されている。
コンパレータ１５１は、反転入力端子（−）と非反転入力端子（＋）に入力される信号のレベルを比較し、出力信号をエッジ検出部１５４に出力する。
基準電圧源１５２は、所定の基準電圧を出力する。
定電流源１５３は、コンパレータ１５１の非反転入力端子（＋）と抵抗器Ｒ３との間に設けられている。なお、定電流源１５３の向きが左向きであるのは、抵抗器Ｒ６の右側の端子の電位よりも非反転入力端子（＋）の電位を高くするためである。定電流源１５３と抵抗器Ｒ６は、基準電圧の電圧値を電源回路１２０の発振電圧のパルス幅の半分に相当する分だけ増大させる増大部の一例である。
定電流源１５３の出力電流に、抵抗器Ｒ６の抵抗値を乗じて得られる電圧値は、電源回路１２０の出力電圧（１．２Ｖ）の半分（０．６Ｖ）に対応した値に設定されている。この理由については後述する。
エッジ検出部１５４は、コンパレータ１５１の出力電圧に含まれる立ち上がりエッジを検出し、立ち上がりのタイミングでＨレベルのパルス信号を出力する。エッジ検出部１５４が出力するパルス信号は、発振制御信号Ｂ、Ｃ、Ｄとして、電源回路１２０、１３０、１４０に供給される。エッジ検出部１５４が出力するパルス信号のＨレベルのパルス幅は、ごく短く、瞬時にＬレベルに立ち下がる。
出力部１５０Ｂは、発振制御信号Ｂ、Ｃ、Ｄが信号生成回路１５０から出力される部分であり、マザーボードの配線の一部である。ここでは、説明の便宜上、マザーボードの配線の一部を出力部１５０Ｂとして表したものである。
なお、以上のような信号生成回路１５０は、電源回路１２０に接続されるものである。上述したように、信号生成回路１５０は実際には３つあり、電源回路１３０及び１４０にもそれぞれ信号生成回路１５０が接続される。
電源回路１３０に接続される信号生成回路１５０では、定電流源１５３の出力電流に、抵抗器Ｒ６の抵抗値を乗じて得られる電圧値は、電源回路１３０の出力電圧（３．３Ｖ）の半分に対応した値に設定されている。
また、電源回路１４０に接続される信号生成回路１５０では、定電流源１５３の出力電流に、抵抗器Ｒ６の抵抗値を乗じて得られる電圧値は、電源回路１４０の出力電圧（５Ｖ）の半分に対応した値に設定されている。
図５は、電源装置１００における電源回路１１０、電源回路１２０、信号生成回路１５０によって実現される動作を示すタイミングチャートである。図５に示す信号（１）〜（１４）は、図２乃至図４に示す信号（１）〜（１４）である。
具体的には、信号（１）は、電源回路１１０（図２参照）の発振部の電圧波形を示す。信号（２）は、発振タイミング信号（図２参照）の電圧波形を示す。信号（３）は、基準電圧源１５２（図４参照）の電圧波形を示す。信号（４）は、コンパレータ１５１の反転入力端子（−）の入力信号（図４参照）の電圧波形を示す。信号（５）は、コンパレータ１５１の非反転入力端子（＋）の入力信号（図４参照）の電圧波形を示す。
信号（６）は、コンパレータ１５１の出力信号（図４参照）の電圧波形を示す。信号（７）は、発振制御信号Ｂ（図１、３参照）の電圧波形を示す。
信号（８）は、三角波生成回路１２８（図３参照）の出力電圧の波形を示す。信号（９）は、電源回路１２０の出力部１２７（図３参照）から出力される直流電力の電圧波形を示す。信号（１０）は、コンパレータ１２５Ａ（図３参照）の一方の入力端子（図中上側の端子）に入力される電圧の波形を示す。
信号（１１）は、コンパレータ１２５Ａ（図３参照）の出力信号の電圧波形を示す。信号（１２）は、ＦＥＴドライバ１２５Ｃ（図３参照）からＦＥＴ１２２のゲートに入力されるHigh‐Sideゲート信号の電圧波形を示す。
信号（１３）は、ＦＥＴドライバ１２５Ｃ（図３参照）からＦＥＴ１２３のゲートに入力されるLow‐Sideゲート信号の電圧波形を示す。信号（１４）は、電源回路１２０（図参照）の発振部の電圧波形を示す。
なお、電源回路１３０及び１４０は、信号（８）〜（１４）と同様の信号を出力するが、電源回路１２０を用いる場合との相違については後述する。
以下では、電源回路１１０の発振電圧（１）、発振タイミング信号（２）、基準電圧源１５２の電圧（３）、コンパレータ１５１の反転入力端子（−）の入力信号（４）、コンパレータ１５１の非反転入力端子（＋）の入力信号（５）と称す。
また、コンパレータ１５１の出力信号（６）、発振制御信号（７）、三角波生成回路１２８の出力電圧（８）、電源回路１２０の出力電圧（９）、コンパレータ１２５Ａの一方の入力電圧（１０）、コンパレータ１２５Ａの出力信号（１１）と称す。
また、High‐Sideゲート信号（１２）、Low‐Sideゲート信号（１３）、電源回路１２０の発振電圧（１４）と称す。
コンパレータ１５１の非反転入力端子（＋）の入力信号（５）のレベルは、基準電圧源１５２の電圧（３）に、定電流源１５３の出力電流に抵抗器Ｒ６の抵抗値を乗じて得る電圧値を加えた値である。
また、定電流源１５３の出力電流に、抵抗器Ｒ６の抵抗値を乗じて得られる電圧値は、電源回路１２０の出力電圧（１．２Ｖ）の半分（０．６Ｖ）に対応した値に設定されている。
これは、次のような理由によるものである。発振タイミング信号（２）が、破線で示す電源回路１１０の出力電圧を跨ぐのは、コンパレータ１５１の反転入力端子（−）の入力信号（４）が基準電圧源１５２の電圧（３）を跨ぐタイミングと等しい。
そして、電源回路１１０の発振電圧（１）のパルスの幅の中心は、発振タイミング信号（２）が、破線で示す電源回路１１０の出力電圧を超えるときである。実施の形態１の電源装置１００では、電源回路１１０の発振電圧（１）のＨレベルのパルスの幅の中心のタイミングと、電源回路１２０の発振電圧（１４）のＨレベルのパルスの幅の中心のタイミングとを逆位相にしたい。
このため、コンパレータ１５１の反転入力端子（−）の入力信号（４）が低下するときに、基準電圧源１５２の電圧（３）と等しくなるタイミングよりも、発振電圧（１４）のＨレベルのパルス幅の半分だけ前倒したタイミングでコンパレータ１５１の反転入力端子（−）の入力信号（４）の低下を検出するために、コンパレータ１５１の非反転入力端子（＋）の入力信号（５）のレベルを、基準電圧源１５２の電圧（３）に、定電流源１５３の出力電流に抵抗器Ｒ６の抵抗値を乗じて得る電圧値を加えた値に設定している。
図５では、電源回路１１０の発振電圧（１）と発振タイミング信号（２）のスケールを０Ｖから２０Ｖの範囲で示す。
また、コンパレータ１５１の反転入力端子（−）の入力信号（４）のレベルは、発振タイミング信号（２）のレベルと基準電圧源１５２の電圧（３）とを重畳したものである。発振タイミング信号（２）のレベルは、電源回路１１０が出力部１１７から出力する直流電力に等しく、正弦波状の揺らぎは微小なものであるため、コンパレータ１５１の反転入力端子（−）の入力信号（４）のレベルを基準電圧源１５２の電圧（３）よりも１００ｍＶ低いレベル（基準電圧−１００ｍＶ）から、基準電圧源１５２の電圧（３）よりも１００ｍＶ高いレベル（基準電圧＋１００ｍＶ）の範囲で示す。
また、コンパレータ１５１の出力信号（６）と発振制御信号（７）は、Ｈレベルが３．３Ｖで、Ｌレベルが０Ｖのスケールで示す。三角波生成回路１２８の出力電圧（８）は、１Ｖから１．２Ｖのスケールで示す。
また、電源回路１２０の出力電圧（９）とコンパレータ１２５Ａの一方の入力電圧（１０）は、基準電圧源１２５Ｂの基準電圧よりも１００ｍＶ低いレベル（基準電圧−１００ｍＶ）から、基準電圧源１２５Ｂの基準電圧よりも１００ｍＶ高いレベル（基準電圧＋１００ｍＶ）のスケールで示す。
また、コンパレータ１２５Ａの出力信号（１１）は、Ｌレベルが０Ｖで、Ｈレベルが５Ｖのスケールで示す。
また、電源回路１２０のＦＥＴ１２２及び１２３が所定のデューティ比のHigh‐Sideゲート信号（１２）及びLow‐Sideゲート信号（１３）で駆動されることにより、電源回路１２０の出力電圧（９）は、図５に示すような正弦波状の電圧波形であることとする。
なお、電源回路１２０の出力電圧（９）の信号レベルは、基準電圧源１２５Ｂの基準電圧よりも１００ｍＶ低いレベル（基準電圧−１００ｍＶ）から、基準電圧源１２５Ｂの基準電圧よりも１００ｍＶ高いレベル（基準電圧＋１００ｍＶ）のスケールで示す。電源回路１２０の出力電圧（９）は、出力コンデンサ１２６によって平滑化されるため、正弦波状の揺らぎは微小なものである。
時刻ｔ１において、ハイサイドＦＥＴ１１２がオンにされるとともにロウサイドＦＥＴ１１３がオフにされて電源回路１１０の発振電圧（１）がＨレベルに立ち上がると、発振タイミング信号（２）は略線形的に上昇し始める。また、コンパレータ１５１の反転入力端子（−）の入力信号（４）は、発振タイミング信号（２）に、基準電圧源１５２の電圧（３）を加えた信号であるため、発振タイミング信号（２）と同様に、時刻ｔ１において略線形的に上昇し始める。
また、時刻ｔ１では、コンパレータ１５１の反転入力端子（−）の入力信号（４）のレベルは、非反転入力端子（＋）の入力信号（５）のレベルよりも低いため、コンパレータ１５１の出力信号（６）はＨレベルである。
時刻ｔ２において、コンパレータ１５１の反転入力端子（−）の入力信号（４）のレベルが非反転入力端子（＋）の入力信号（５）のレベルを超えると、コンパレータ１５１の出力信号（６）がＬレベルに立ち下がる。
時刻ｔ３において、ハイサイドＦＥＴ１１２がオフにされるとともにロウサイドＦＥＴ１１３がオンにされて電源回路１１０の発振電圧（１）がＬレベルに立ち下がると、発振タイミング信号（２）は略線形的に低下し始める。このように、発振タイミング信号（２）は、三角波状の電圧波形を有する。これは、抵抗器Ｒ４とコンデンサＣ４とで電源回路１１０の発振電圧（１）の波形が鈍らされるからである。
また、コンパレータ１５１の反転入力端子（−）の入力信号（４）は、発振タイミング信号（２）と同様に、三角波状の電圧波形を有する。
なお、三角波形状の発振タイミング信号（２）のレベルの中心に示す破線は、電源回路１１０が出力部１１７から出力する直流電力の電圧値である。
時刻ｔ４において、コンパレータ１５１の反転入力端子（−）の入力信号（４）のレベルが非反転入力端子（＋）の入力信号（５）のレベルを下回ると、コンパレータ１５１の出力信号（６）がＨレベルに立ち上がる。
そして、このとき、Ｈレベルへの立ち上がりがエッジ検出部１５４によって検出されるため、時刻ｔ４において、発振制御信号（７）がＨレベルのパルスになる。発振制御信号（７）がＨレベルになるのは、出力信号（６）のＨレベルへの立ち上がりの瞬間のみである。
エッジ検出部１５４は、コンパレータ１５１の反転入力端子（−）の入力信号（４）が低下して基準電圧源１５２の電圧（３）と等しくなるタイミングよりも、発振電圧（１４）のＨレベルのパルス幅の半分だけ前倒したタイミングで、コンパレータ１５１の出力信号（６）のＨレベルへの立ち上がりエッジを検出する。
また、発振制御信号（７）のＨレベルのパルスにより、三角波生成回路１２８が三角波状の電圧を出力するため、三角波生成回路１２８の出力電圧（８）が三角波の最も低いレベルから立ち上がり始める。
また、コンパレータ１２５Ａの一方の入力電圧（１０）は、三角波生成回路１２８の出力電圧（８）と、電源回路１２０の出力電圧（９）とを重畳した電圧波形になり、時刻ｔ４において、基準電圧源１２５Ｂの基準電圧を下回る。なお。基準電圧源１２５Ｂの基準電圧を破線で示す。
このため、時刻ｔ４において、コンパレータ１２５Ａの出力信号（１１）がＨレベルになり、ＦＥＴドライバ１２５Ｃは、High‐Sideゲート信号（１２）をＨレベルに立ち上げるとともに、Low‐Sideゲート信号（１３）をＬレベルに立ち下げる。出力部１２７から出力する直流電力の電圧値を上昇させるためである。
この結果、時刻ｔ４において、電源回路１２０の発振電圧（１４）は立ち上がる。
時刻ｔ５において、コンパレータ１２５Ａの一方の入力電圧（１０）が、基準電圧源１２５Ｂの基準電圧を上回ると、コンパレータ１２５Ａの出力信号（１１）がＬレベルに立ち下がる。これにより、ＦＥＴドライバ１２５Ｃは、High‐Sideゲート信号（１２）をＬレベルに立ち下げるとともに、Low‐Sideゲート信号（１３）をＨレベルに立ち上げる。出力部１２７から出力する直流電力の電圧値を低下させるためである。
この結果、時刻ｔ５において、電源回路１２０の発振電圧（１４）は立ち下がる。
時刻ｔ５以降は、時刻ｔ１〜ｔ５と同様の動作が繰り返される。
以上のように、電源回路１１０の発振電圧（１）と、電源回路１２０の発振電圧（１４）とは、逆位相になる。
これは、発振タイミング信号（２）が低下して、破線で示す電源回路１１０の出力電圧と等しくなるタイミングよりも、発振電圧（１４）のＨレベルのパルス幅の半分だけ前倒したタイミングでコンパレータ１５１の反転入力端子（−）の入力信号（４）が低下して、非反転入力端子（＋）の入力信号（５）と等しくなるタイミングを検出しているからである。
このため、電源回路１１０の発振電圧（１）のＨレベルのパルスの幅の中心と、電源回路１２０の発振電圧（１４）のＨレベルのパルスの幅の中心とは、位相が１８０度異なることになる。
なお、ここでは、電源回路１２０に接続される信号生成回路１５０について説明したが、電源回路１３０に接続される信号生成回路１５０では、基準電圧源１５２の電圧（３）に対するコンパレータ１５１の非反転入力端子（＋）の入力信号（５）のレベルのオフセットは、電源回路１３０の出力電圧（３．３Ｖ）の半分に対応した値に設定されている。
このため、電源回路１１０の発振電圧（１）のＨレベルのパルスの幅の中心と、電源回路１３０の発振電圧（１４）のＨレベルのパルスの幅の中心とは、位相が１８０度異なることになる。
また、電源回路１４０に接続される信号生成回路１５０では、基準電圧源１５２の電圧（３）に対するコンパレータ１５１の非反転入力端子（＋）の入力信号（５）のレベルのオフセットは、電源回路１４０の出力電圧（５Ｖ）の半分に対応した値に設定されている。
このため、電源回路１１０の発振電圧（１）のＨレベルのパルスの幅の中心と、電源回路１４０の発振電圧（１４）のＨレベルのパルスの幅の中心とは、位相が１８０度異なることになる。
図６は、電源回路１１０の発振電圧と、電源回路１２０、１３０、１４０の発振電圧とを示す図である。ここでは、電源回路１１０、１２０、１３０、１４０の発振電圧は、それぞれ、電源回路１１０、１２０、１３０、１４０の出力電圧が大きいほど、パルス幅が広くなっている。
電源回路１１０の発振電圧がＨレベルに立ち上がっている区間の時間幅方向における中心のタイミングを時刻ｔＡとする。また、電源回路１２０、１３０、１４０の発振電圧がＨレベルに立ち上がっている区間の時間幅方向における中心のタイミングを時刻ｔＢとする。
時刻ｔＡと時刻ｔＢは、電源回路１１０、１２０、１３０、１４０と発振電圧の周期において、半周期（１８０度）位相が異なる。
図７は、電源回路１１０、１２０、１３０、１４０の入力部における電圧変動のレベルを示す図である。図７において、横軸は周波数であり、縦軸は電圧変動のレベル（電圧値）を示す。
電源回路１１０、１２０、１３０、１４０の入力部とは、電源回路１１０の入力部１１１（図２参照）と、電源回路１２０の入力部１２１（図３参照）と、電源回路１３０、１４０の入力部とにおける電圧変動である。電源回路１３０、１４０の入力部は、電源回路１２０の入力部１２１（図３参照）と同様である。
電源回路１１０、１２０、１３０、１４０は、互いに等しい周波数でスイッチングされるため、電源回路１１０、１２０、１３０、１４０の入力部における電圧変動の横軸方向における位置は等しい。
また、電源回路１１０の入力部における電圧変動に対して、電源回路１２０、１３０、１４０の入力部における電圧変動は、逆位相で生じるため、図７では、電源回路１１０の入力部における電圧変動を縦軸方向における正の値で示し、電源回路１２０、１３０、１４０の入力部における電圧変動を縦軸方向における負の値で示す。
電源回路１１０は、ＣＰＵ１０が接続されるため、入力部１１１の電圧変動が最も大きい。また、メモリ２０、ロジックＩＣ３０、ＨＤＤ４０がそれぞれ接続される電源回路１２０、１３０、１４０の入力部の電圧変動は、入力部１１１の電圧変動に比べると小さい。
電源回路１１０、１２０、１３０、１４０の入力部における電圧変動をすべて足し合わせると、実線で示すレベルになる。このため、電源装置１００の配線１０２に生じる電圧変動は、図７に実線で示すレベルになり、電源回路１１０、１２０、１３０、１４０の入力部における電圧変動の各々よりも絶対値で小さくなっている。
これは、電源回路１１０の入力部における電圧変動に対して、電源回路１２０、１３０、１４０の入力部における電圧変動は、逆位相で生じるため、互いに相殺し合って合計値が低減されるからである。このため、ノイズ対策を容易に行うことができる。
以上、実施の形態１によれば、ノイズ対策を容易に行うことができる電源装置１００を提供することができる。
＜実施の形態２＞
実施の形態２の電源装置は、実施の形態１の電源装置１００の電源回路１１０を電源回路２１０に置き換えるとともに、信号生成回路１５０を信号生成回路２５０に置き換えた構成を有する。すなわち、実施の形態２の電源装置は、電源回路２１０、１２０、１３０、１４０、及び信号生成回路２５０を含む。
図８は、電源回路２１０の構成を示す図である。
電源回路２１０は、実施の形態１の電源回路１１０の抵抗器Ｒ４、コンデンサＣ４、及び配線１１８Ａの取り回しを変えた構成を有する。その他の構成は、電源回路１１０と同様であるため、同様の構成要素には同一符号を付し、その説明を省略する。
電源回路２１０は、入力部１１１、ＦＥＴ１１２、１１３、コイル１１４、制御ＩＣ１１５、出力コンデンサ１１６、出力部１１７、配線２１８Ａ、抵抗器Ｒ１、Ｒ２、Ｒ３、Ｒ７，Ｒ８、及びコンデンサＣ１、Ｃ２を有する。なお、図８において、細い破線は信号線を示す。
発振部とグランド（ＧＮＤ）との間には、抵抗器Ｒ７及びＲ８が直列に接続されている。抵抗器Ｒ７とＲ８との間からは、配線２１８Ａが分岐している。配線２１８Ａは、発振タイミング信号を信号生成回路２５０（図１０参照）に出力する。
図９は、信号生成回路２５０を示す図である。ここでは、電源回路１２０に接続される信号生成回路２５０について説明する。信号生成回路２５０は、実際には、電源回路１２０、１３０、１４０に対応して３つあり、電源回路１３０に接続される信号生成回路２５０と、電源回路１４０に接続される信号生成回路２５０とは、電源回路１２０に接続される信号生成回路２５０と同様の構成を有するが、遅延時間の設定が異なる。このような相違点については後述する。
信号生成回路２５０は、コンパレータ２５１、基準電圧源２５２、エッジ検出部２５４、Ｔ型ＦＦ(Flip Flop)２５５、４逓倍ＰＬＬ(Phase Locked Loop)２５６、遅延部２５７、エッジ検出部２５８、１shot部２５９、インバータ２６０、ＡＮＤ部２６１を有する。
コンパレータ２５１は、抵抗器Ｒ７及びＲ８の接続点に接続される反転入力端子（−）と、基準電圧源１５２に接続される非反転入力端子（＋）とを有する。コンパレータ２５１は、反転入力端子（−）と非反転入力端子（＋）に入力される信号のレベルを比較し、出力信号をエッジ検出部２５４に出力する。コンパレータ２５１は、比較部の一例である。
基準電圧源２５２は、所定の基準電圧をコンパレータ２５１の非反転入力端子（＋）に出力する。
エッジ検出部２５４は、コンパレータ２５１の出力電圧に含まれる立ち上がりエッジを検出し、立ち上がりのタイミングでＨレベルのパルス信号をＴ型ＦＦ２５５と１shot部２５９に出力する。エッジ検出部２５４が出力するパルス信号のＨレベルのパルス幅は、ごく短く、瞬時にＬレベルに立ち下がる。エッジ検出部２５４は、第１エッジ検出部の一例である。
Ｔ型ＦＦ２５５は、エッジ検出部２５４からＨレベルのパルス信号が入力される度に、出力信号のレベルをＨレベルとＬレベルとに交互に切り替えて４逓倍ＰＬＬ２５６に出力する。このため、Ｔ型ＦＦ２５５の出力信号は、エッジ検出部２５４からＨレベルのパルス信号が入力される度に、ＨレベルとＬレベルとに交互に切り替えられる。
４逓倍ＰＬＬ２５６は、Ｔ型ＦＦ２５５の出力信号の出力信号の周波数を４倍にしたパルス信号を出力する。
遅延部２５７は、４逓倍ＰＬＬ２５６が出力するパルス信号に、所定の遅延時間を与えて出力する。所定の遅延時間は、実施の形態１においても、実施の形態１における発振制御信号（７）のＨレベルのパルスと同一のタイミングで、発振制御信号（７）のＨレベルのパルスを得るために、所定の遅延時間に設定される。所定の遅延時間については、図１０を用いて後述する。
エッジ検出部２５８は、遅延部２５７で遅延されて出力されるパルス信号のＨレベルへの立ち上がりのエッジを検出し、立ち上がりのエッジに同期したＨレベルのパルス信号をＡＮＤ部２６１に出力する。エッジ検出部２５８が出力するパルス信号のＨレベルのパルス幅は、ごく短く、瞬時にＬレベルに立ち下がる。エッジ検出部２５８は、第２エッジ検出部の一例である。
１shot部２５９は、エッジ検出部２５４からＨレベルのパルス信号が入力される度に、Ｈレベルの所定のパルス幅を有するパルス信号を出力する。１shot部２５９としては、エッジ検出部２５４からＨレベルのパルス信号を検出してＨレベルの所定のパルス幅のパルス信号を出力するワンショット回路を用いればよい。１shot部２５９が出力するＨレベルの所定のパルス幅は、回路１１０の発振電圧の１周期の１／２未満であればよく、一例として、１／４程度である。
インバータ２６０は、１shot部２５９から出力されるＨレベルの所定のパルス幅のパルス信号を反転して出力する。インバータ２６０は、反転部の一例である。
ＡＮＤ部２６１は、エッジ検出部２５８から入力されるパルス信号と、インバータ２６０から入力されるパルス信号との論理積（ＡＮＤ）で表される信号レベルのパルス信号を出力する。ＡＮＤ部２６１が出力するパルス信号は、発振制御信号Ｂになる。ＡＮＤ部２６１は、論理積出力部の一例である。
図１０は、実施の形態２の電源装置における電源回路２１０、電源回路１２０、信号生成回路２５０によって実現される動作を示すタイミングチャートである。
ここでは、電源回路１２０を用いる場合の動作について説明する。電源回路１３０及び１４０を用いる場合の動作は、電源回路１２０を用いる場合の動作と同様であるが、電源回路１２０を用いる場合との相違については後述する。
図１０に示す信号（１）、（Ａ）〜（Ｈ）、（７）〜（１４）は、図８、図９に示す信号（１）、（Ａ）〜（Ｈ）、（７）〜（１４）である。
具体的には、信号（１）は、電源回路２１０（図８参照）の発振部の電圧波形を示す。信号（１）は、抵抗器Ｒ７に入力される。信号（Ａ）は、発振タイミング信号（図８参照）の電圧波形を示す。信号（Ａ）は、コンパレータ２５１の反転入力端子（−）の入力信号（図９参照）の電圧波形を示す。
信号（Ｂ）は、基準電圧源２５２（図９参照）の電圧波形を示す。信号（Ｂ）は、コンパレータ２５１（図９参照）の非反転入力端子（＋）の入力信号の電圧波形を示す。
信号（Ｃ）は、コンパレータ２５１の出力信号の電圧波形を示す。信号（Ｄ）は、エッジ検出部２５４（図９参照）の出力信号の電圧波形を示す。信号（Ｅ）は、Ｔ型ＦＦ２５５（図９参照）の出力信号の電圧波形を示す。
信号（Ｅ）は、４逓倍ＰＬＬ２５６（図９参照）の出力信号の電圧波形を示す。信号（Ｆ）は、インバータ２６０（図９参照）の出力信号の電圧波形を示す。信号（Ｇ）は、遅延部２５７（図９参照）の出力信号の電圧波形を示す。信号（Ｈ）は、エッジ検出部２５８（図９参照）の出力信号の電圧波形を示す。
信号（７）は、発振制御信号Ｂ（図９参照）の電圧波形を示す。信号（８）〜（１４）は、実施の形態１と同様である。
以下では、電源回路２１０の発振電圧（１）、発振タイミング信号（Ａ）、基準電圧源２５２の電圧（Ｂ）、コンパレータ２５１の出力信号（Ｃ）、エッジ検出部２５４の出力信号（Ｄ）、Ｔ型ＦＦ２５５の出力信号（Ｅ）と称す。
また、インバータ２６０の出力信号（Ｆ）、遅延部２５７の出力信号（Ｇ）、エッジ検出部２５８の出力信号（Ｈ）と称す。
また、発振タイミング信号（Ａ）は、Ｈレベルが５Ｖで、Ｌレベルが０Ｖのスケールで示す。また、コンパレータ２５１の出力信号（Ｃ）、エッジ検出部２５４の出力信号（Ｄ）、Ｔ型ＦＦ２５５の出力信号（Ｅ）、インバータ２６０の出力信号（Ｆ）、遅延部２５７の出力信号（Ｇ）、エッジ検出部２５８の出力信号（Ｈ）は、Ｈレベルが３．３Ｖで、Ｌレベルが０Ｖのスケールで示す。
時刻ｔ１１において、ハイサイドＦＥＴ１１２がオンにされるとともにロウサイドＦＥＴ１１３がオフにされて電源回路２１０の発振電圧（１）がＨレベルに立ち上がると、抵抗器Ｒ７とＲ８で分圧された発振タイミング信号（Ａ）は、基準電圧源２５２の電圧（Ｂ）よりも高くなり、コンパレータ２５１の出力信号（Ｃ）は、発振電圧（１）に同期してＨレベルに立ち上がる。
なお、基準電圧源２５２の電圧（Ｂ）は、実施の形態２の電源装置の入力端子にバッテリ又はＡＣアダプタのいずれが接続されても、電源回路２１０の発振電圧（１）のＨレベルのパルスに同期したコンパレータ２５１の出力信号（Ｃ）のＨレベルのパルスが得られるように適切な値に設定しておけばよい。コンパレータ２５１は、入力端子にバッテリ又はＡＣアダプタが接続されて入力電圧が異なることによる影響を排除するために設けられている。
また、時刻ｔ１１では、コンパレータ２５１の出力信号（Ｃ）がＨレベルに立ち上がることにより、エッジ検出部２５４の出力信号（Ｄ）がＨレベルになる。エッジ検出部２５４の出力信号（Ｄ）は、時刻ｔ１１が経過すると、直ちにＬレベルに立ち下がる。
また、時刻ｔ１１では、エッジ検出部２５４の出力信号（Ｄ）がＨレベルになることにより、Ｔ型ＦＦ２５５の出力信号（Ｅ）がＨレベルに立ち上がるとともに、インバータ２６０の出力信号（Ｆ）がＬレベルに立ち下がる。
時刻ｔ１１よりも遅延部２５７による遅延時間だけ経過した時刻ｔ１２では、遅延部２５７の出力信号（Ｇ）がＨレベルに立ち上がる。遅延部２５７の出力信号（Ｇ）は、４逓倍ＰＬＬ２５６によって、Ｔ型ＦＦ２５５の出力信号（Ｅ）に対して周波数が４倍になるとともに、Ｔ型ＦＦ２５５の出力信号（Ｅ）に対して、遅延部２５７による遅延時間だけ遅延している。
なお、遅延部２５７による遅延時間は、実施の形態１において、時刻ｔ１で電源回路１１０の発振電圧（１）が立ち上がってから、時刻ｔ４で発振制御信号（７）のＨレベルのパルスが出力されるタイミングまでの時間から、遅延部２５７の出力信号（Ｇ）の１周期分の時間を引いた時間である。
換言すれば、電源回路１２０に接続される信号生成回路２５０の遅延部２５７による遅延時間は、電源回路１２０の発振電圧（１４）のＨレベルのパルス幅の半分の時間から、電源回路１１０の発振電圧（１）のＨレベルのパルス幅の半分の時間を引いた時間である。
また、時刻ｔ１２では、遅延部２５７の出力信号（Ｇ）がＨレベルに立ち上がることにより、エッジ検出部２５８の出力信号（Ｈ）がＨレベルになる。エッジ検出部２５８の出力信号（Ｈ）は、時刻ｔ１２が経過すると、直ちにＬレベルに立ち下がる。
なお、時刻ｔ１２では、エッジ検出部２５８の出力信号（Ｈ）がＨレベルになっても、インバータ２６０の出力信号（Ｆ）がＬレベルであるため、ＡＮＤ部２６１から出力される発振制御信号（７）は、Ｌレベルである。
時刻ｔ１３において、インバータ２６０の出力信号（Ｆ）は、Ｈレベルに立ち上がる。これは、１shot部２５９の出力信号がＨレベルに保持される期間が終了して、Ｌレベルに立ち下がることによるものである。
時刻ｔ１４において、遅延部２５７の出力信号（Ｇ）がＬレベルに立ち下がる。
時刻ｔ１５において、遅延部２５７の出力信号（Ｇ）がＨレベルに立ち上がると、エッジ検出部２５８の出力信号（Ｈ）がＨレベルになり、ＡＮＤ部２６１から出力される発振制御信号（７）は、Ｈレベルに立ち上がる。この発振制御信号（７）がＨレベルに立ち上がるタイミングは、実施の形態１において、時刻ｔ４において発振制御信号（７）がＨレベルに立ち上がるタイミングと等しい。上述のような遅延部２５７による遅延時間を用いて要るからである。
また、時刻ｔ１５において、発振制御信号（７）にＨレベルのパルスが生じると、実施の形態１と同様に、三角波生成回路１２８が三角波状の電圧を出力するため、三角波生成回路１２８の出力電圧（８）が三角波の最も低いレベルから立ち上がり始める。
また、コンパレータ１２５Ａの一方の入力電圧（１０）は、三角波生成回路１２８の出力電圧（８）と、電源回路１２０の出力電圧（９）とを重畳した電圧波形になり、時刻ｔ１５において、基準電圧源１２５Ｂの基準電圧を下回る。
このため、時刻ｔ１５において、コンパレータ１２５Ａの出力信号（１１）がＨレベルになり、ＦＥＴドライバ１２５Ｃは、High‐Sideゲート信号（１２）をＨレベルに立ち上げるとともに、Low‐Sideゲート信号（１３）をＬレベルに立ち下げる。出力部１２７から出力する直流電力の電圧値を上昇させるためである。
この結果、時刻ｔ１５において、電源回路１２０の発振電圧（１４）は立ち上がる。時刻ｔ１５における動作は、実施の形態１における時刻ｔ１５における動作と同様である。
時刻ｔ１６において、コンパレータ１２５Ａの一方の入力電圧（１０）が、基準電圧源１２５Ｂの基準電圧を上回ると、コンパレータ１２５Ａの出力信号（１１）がＬレベルに立ち下がる。これにより、ＦＥＴドライバ１２５Ｃは、High‐Sideゲート信号（１２）をＬレベルに立ち下げるとともに、Low‐Sideゲート信号（１３）をＨレベルに立ち上げる。出力部１２７から出力する直流電力の電圧値を低下させるためである。
この結果、時刻ｔ１６において、電源回路１２０の発振電圧（１４）は立ち下がる。
時刻ｔ１６以降は、時刻ｔ１１〜ｔ１５と同様の動作が繰り返される。
以上より、電源回路２１０の発振電圧（１）と、電源回路１２０の発振電圧（１４）とは、逆位相になる。
これは、上述のように信号生成回路２５０の遅延部２５７による遅延時間を設定することにより、電源回路２１０の発振電圧（１）のＨレベルのパルスの幅の中心と、電源回路１２０の発振電圧（１４）のＨレベルのパルスの幅の中心との位相が逆位相になるからである。
なお、ここでは、電源回路１２０に接続される信号生成回路２５０について説明したが、電源回路１３０に接続される信号生成回路２５０の遅延部２５７による遅延時間は、次のようになる。電源回路１３０に接続される信号生成回路２５０の遅延部２５７による遅延時間は、実施の形態１において、時刻ｔ１で電源回路１１０の発振電圧（１）が立ち上がってから、電源回路１３０に接続される信号生成回路１５０において、時刻ｔ４で発振制御信号（７）のＨレベルのパルスが出力されるタイミングまでの時間から、遅延部２５７の出力信号（Ｇ）の１周期分の時間を引いた時間である。
換言すれば、電源回路１３０に接続される信号生成回路２５０の遅延部２５７による遅延時間は、電源回路１３０の発振電圧（１４）のＨレベルのパルス幅の半分の時間から、電源回路１１０の発振電圧（１）のＨレベルのパルス幅の半分の時間を引いた時間である。
また、電源回路１４０に接続される信号生成回路２５０の遅延部２５７による遅延時間は、実施の形態１において、時刻ｔ１で電源回路１１０の発振電圧（１）が立ち上がってから、電源回路１４０に接続される信号生成回路１５０において、時刻ｔ４で発振制御信号（７）のＨレベルのパルスが出力されるタイミングまでの時間から、遅延部２５７の出力信号（Ｇ）の１周期分の時間を引いた時間である。
換言すれば、電源回路１４０に接続される信号生成回路２５０の遅延部２５７による遅延時間は、電源回路１４０の発振電圧（１４）のＨレベルのパルス幅の半分の時間から、電源回路１１０の発振電圧（１）のＨレベルのパルス幅の半分の時間を引いた時間である。
従って、電源回路２１０の発振電圧（１）と、電源回路１２０、１３０、１４０の発振電圧（１４）とは、逆位相になる。
このため、電源回路２１０の入力部における電圧変動に対して、電源回路１２０、１３０、１４０の入力部における電圧変動は、逆位相で生じ、互いに相殺し合って合計値が低減される。このように、ノイズ対策を容易に行うことができる。
以上、実施の形態２によれば、ノイズ対策を容易に行うことができる電源装置を提供することができる。
以上、本発明の例示的な実施の形態の電源装置について説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
以上の実施の形態に関し、さらに以下の付記を開示する。
（付記１）
電源から直流電力が入力される電力入力端子と、
前記電力入力端子に接続され、前記直流電力の電圧を第１電圧に変換した第１直流電力を第１電子部品に供給する第１スイッチングレギュレータと、
前記電力入力端子に接続され、前記直流電力の電圧を第２電圧に変換した第２直流電力を第２電子部品に供給する第２スイッチングレギュレータと、
前記第１スイッチングレギュレータの第１発振電圧と、前記第２スイッチングレギュレータの第２発振電圧とが逆位相になるように、前記第１発振電圧に基づいて、前記第２スイッチングレギュレータのスイッチングのタイミングの基準になる基準信号を生成する信号生成回路と
を含む、電源装置。
（付記２）
前記第１電子部品は、前記第２電子部品よりも電圧変動が大きい、付記１記載の電源装置。
（付記３）
前記信号生成回路は、
前記第１発振電圧に応じた電圧と、基準電圧とを比較するヒステリシスコンパレータと、
前記基準電圧の電圧値を前記第２発振電圧のパルス幅の半分に相当する分だけ増大させる増大部と、
前記第１発振電圧に応じた電圧が低下する際における前記ヒステリシスコンパレータの出力のエッジを検出するエッジ検出部と
を有し、前記基準信号は、前記エッジ検出部によって検出される前記エッジである、付記１又は２記載の電源装置。
（付記４）
前記信号生成回路は、
前記第１発振電圧を所定の比較値と比較する比較部と、
前記比較部の出力のエッジを検出する第１エッジ検出部と、
前記第１エッジ検出部によってエッジが検出されると、ＨレベルとＬレベルを入れ替えた第１パルス信号を出力するＴ型ＦＦと、
前記Ｔ型ＦＦから出力される前記第１パルス信号の周波数を４倍した第２パルス信号を出力する逓倍器と、
前記第２パルス信号に遅延時間を与える遅延部と、
前記遅延部によって遅延された前記第２パルス信号のエッジを検出する第２エッジ検出部と、
前記第１エッジ検出部の出力側で前記Ｔ型ＦＦとは並列に接続され、前記第１エッジ検出部によってエッジが検出されると、所定のパルス幅の第３パルス信号を出力するワンショット部と、
前記第３パルス信号を反転した第４パルス信号を出力する反転部と、
前記第１エッジ検出部の出力と、前記第４パルス信号の論理積として前記基準信号を出力する論理積出力部と
を有し、
前記遅延部が前記第１発振電圧に与える遅延時間は、前記第１発振電圧のＨレベルのパルス幅の半分の第１時間と、前記第２発振電圧のＨレベルのパルス幅の半分の第２時間との差である、付記１又は２記載の電源装置。
１０ ＣＰＵ
２０ メモリ
３０ ロジックＩＣ
４０ ＨＤＤ
１００ 電源装置
１０１ 入力端子
１１０、１２０、１３０、１４０ 電源回路
１５０ 信号生成回路
２１０ 電源回路
２５０ 信号生成回路

Claims (4)

  1. 電源から直流電力が入力される電力入力端子と、
    前記電力入力端子に接続され、前記直流電力の電圧を第１電圧に変換した第１直流電力を第１電子部品に供給する第１スイッチングレギュレータと、
    前記電力入力端子に接続され、前記直流電力の電圧を第２電圧に変換した第２直流電力を第２電子部品に供給する第２スイッチングレギュレータと、
    前記第１スイッチングレギュレータの第１発振電圧と、前記第２スイッチングレギュレータの第２発振電圧とが逆位相になるように、前記第１発振電圧に基づいて、前記第２スイッチングレギュレータのスイッチングのタイミングの基準になる基準信号を生成する信号生成回路と
    を含む、電源装置。
  2. 前記第１電子部品は、前記第２電子部品よりも電圧変動が大きい、請求項１記載の電源装置。
  3. 前記信号生成回路は、
    前記第１発振電圧に応じた電圧と、基準電圧とを比較するヒステリシスコンパレータと、
    前記基準電圧の電圧値を前記第２発振電圧のパルス幅の半分に相当する分だけ増大させる増大部と、
    前記第１発振電圧に応じた電圧が低下する際における前記ヒステリシスコンパレータの出力のエッジを検出するエッジ検出部と
    を有し、前記基準信号は、前記エッジ検出部によって検出される前記エッジである、請求項１又は２記載の電源装置。
  4. 前記信号生成回路は、
    前記第１発振電圧を所定の比較値と比較する比較部と、
    前記比較部の出力のエッジを検出する第１エッジ検出部と、
    前記第１エッジ検出部によってエッジが検出されると、ＨレベルとＬレベルを入れ替えた第１パルス信号を出力するＴ型ＦＦと、
    前記Ｔ型ＦＦから出力される前記第１パルス信号の周波数を４倍した第２パルス信号を出力する逓倍器と、
    前記第２パルス信号に遅延時間を与える遅延部と、
    前記遅延部によって遅延された前記第２パルス信号のエッジを検出する第２エッジ検出部と、
    前記第１エッジ検出部の出力側で前記Ｔ型ＦＦとは並列に接続され、前記第１エッジ検出部によってエッジが検出されると、所定のパルス幅の第３パルス信号を出力するワンショット部と、
    前記第３パルス信号を反転した第４パルス信号を出力する反転部と、
    前記第１エッジ検出部の出力と、前記第４パルス信号の論理積として前記基準信号を出力する論理積出力部と
    を有し、
    前記遅延部が前記第１発振電圧に与える遅延時間は、前記第１発振電圧のＨレベルのパルス幅の半分の第１時間と、前記第２発振電圧のＨレベルのパルス幅の半分の第２時間との差である、請求項１又は２記載の電源装置。

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