WO2023135919A1 - キャリブレーション回路 - Google Patents

キャリブレーション回路 Download PDF

Info

Publication number
WO2023135919A1
WO2023135919A1 PCT/JP2022/042342 JP2022042342W WO2023135919A1 WO 2023135919 A1 WO2023135919 A1 WO 2023135919A1 JP 2022042342 W JP2022042342 W JP 2022042342W WO 2023135919 A1 WO2023135919 A1 WO 2023135919A1
Authority
WO
WIPO (PCT)
Prior art keywords
amplitude
oscillation
oscillator
calibration
reference voltage
Prior art date
Application number
PCT/JP2022/042342
Other languages
English (en)
French (fr)
Inventor
秀行 高野
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Publication of WO2023135919A1 publication Critical patent/WO2023135919A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B5/00—Generation of oscillations using amplifier with regenerative feedback from output to input
    • H03B5/08—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance
    • H03B5/12—Generation of oscillations using amplifier with regenerative feedback from output to input with frequency-determining element comprising lumped inductance and capacitance active element in amplifier being semiconductor device

Definitions

  • This technology relates to calibration circuits. More particularly, the present technology relates to calibration circuitry for LC oscillators.
  • An LC oscillator may be used to generate the clock. Since the oscillation frequency and oscillation amplitude of the LC oscillator fluctuate under the influence of temperature, power supply voltage, element variations, etc., calibration may be performed at startup. For example, a configuration has been proposed in which the maximum and minimum values of the oscillation output are detected, and a control voltage is output that changes the bias current of the voltage-controlled oscillator so that the difference between these values becomes equal to the reference voltage ( For example, Patent Document 1).
  • the oscillation amplitude of the LC oscillator increases and decreases in proportion to its oscillation frequency. For this reason, in the conventional technology described above, if frequency calibration is performed following amplitude calibration of the LC oscillator, oscillation may stop during frequency calibration. On the other hand, if the reference voltage that sets the difference between the maximum and minimum values of the oscillation output is increased in order to prevent the oscillation from stopping during frequency calibration, the oscillation amplitude of the LC oscillator will increase, Power consumption and phase noise may increase.
  • This technology was created in view of this situation, and aims to prevent the LC oscillator from stopping during calibration while suppressing an increase in power consumption during steady-state operation.
  • the present technology has been made to solve the above-described problems.
  • a voltage comparison unit that compares the amplitude detection value and the plurality of different reference voltages on the same polarity side of the oscillation amplitude; and an amplitude adjustment unit that adjusts the oscillation amplitude based on the comparison result of the voltage comparison unit. It is a calibration circuit that This brings about the effect that the oscillation amplitude of the LC oscillator is adjusted stepwise.
  • the same polarity side of the oscillation amplitude may be the positive side or the negative side of the oscillation amplitude. This provides an effect that the detected value of the oscillation amplitude detected from the oscillation signal of the LC oscillator and the plurality of different reference voltages are compared on the same polarity side of the oscillation amplitude.
  • the first aspect may further include a frequency adjuster that adjusts the oscillation frequency of the LC oscillator. This brings about the effect that the oscillation frequency is adjusted while adjusting the oscillation amplitude of the LC oscillator step by step.
  • the first aspect may further include a detection circuit that detects a detection value on the same polarity side of the oscillation amplitude of the LC oscillator based on detection of the oscillation signal of the LC oscillator. This brings about an effect that the detected value of oscillation amplitude compared with a plurality of different reference voltages with the same polarity of oscillation amplitude is detected from the oscillation signal of the LC oscillator.
  • the detection circuit includes a full-wave rectification circuit that performs full-wave rectification of the oscillation signal of the LC oscillator, and a smoothing circuit that smoothes the waveform that has been full-wave rectified by the full-wave rectification circuit. and a conversion circuit. This provides an effect of setting values on the same polarity side of the oscillation amplitude to be compared with a plurality of different reference voltages.
  • the reference voltage includes a first reference voltage, a second reference voltage higher than the first reference voltage, and a third reference voltage higher than the second reference voltage.
  • the amplitude adjusting section adjusts the oscillation amplitude so that a detected value of the oscillation amplitude on the same polarity side of the oscillation amplitude becomes equal to or greater than the third reference voltage in the first amplitude calibration period, and adjusts the frequency.
  • the section adjusts the oscillation frequency so that the frequency error of the LC oscillator is equal to or less than an allowable value in a frequency calibration period after the first amplitude calibration period, and the amplitude adjustment section adjusts the frequency calibration period.
  • the oscillation amplitude may be adjusted so that the detected value of the oscillation amplitude on the same polarity side of the oscillation amplitude is equal to or greater than the first reference voltage and less than the second reference voltage. good. This brings about the effect that the oscillation amplitude of the LC oscillator during steady operation is smaller than the oscillation amplitude during the frequency calibration period.
  • the first aspect may further include a state management unit that manages the first amplitude calibration period, the frequency calibration period, and the second amplitude calibration period. This brings about an effect that the frequency calibration period is set between the first amplitude calibration period and the second amplitude calibration period.
  • FIG. 1 is a diagram illustrating a configuration example of a calibration circuit according to a first embodiment
  • FIG. FIG. 5 is a diagram showing an example of comparator output values according to the first embodiment
  • 4 is a timing chart showing an example of calibration operation according to the first embodiment
  • 8 is a flowchart showing an example of a first amplitude calibration operation according to the first embodiment
  • 4 is a flowchart showing an example of frequency calibration operation according to the first embodiment
  • 9 is a flowchart showing an example of a second amplitude calibration operation according to the first embodiment
  • FIG. 10 is a diagram illustrating a configuration example of a calibration circuit according to a second embodiment
  • First Embodiment Configuration example in which the detected value of oscillation amplitude on the positive side of the oscillation amplitude of the LC oscillator is compared with three different reference voltages and calibration is performed based on the comparison results
  • Second Embodiment Example in which Field Effect Transistors are Used to Configure a Detection Circuit and a Voltage Comparing Section of a Calibration Circuit
  • the detected value Vdet of the oscillation amplitude Vosc detected from the oscillation signal Vsd of the LC oscillator 100 is compared with the reference voltages Vref1 to Vref3 on the same polarity side of the oscillation amplitude Vosc.
  • the same polarity side of the oscillation amplitude Vosc is the positive side of the oscillation amplitude Vosc.
  • FIG. 1 is a diagram showing a configuration example of a calibration circuit according to the first embodiment.
  • an LC oscillator 100 generates an oscillation signal Vsd based on resonance between a capacitor bank 113 and an inductor 114.
  • the oscillation signal Vsd is a differential output signal.
  • LC oscillator 100 comprises transistors 111 , 112 , capacitor bank 113 , inductor 114 and variable resistor 115 .
  • Transistors 111 and 112 are N-channel field effect transistors.
  • the capacitance bank 113 can switch capacitance values based on a command from the frequency calibration unit 109 .
  • the variable resistor 115 can change the resistance value based on a command from the amplitude calibration section 106 .
  • the capacitor bank 113 and the inductor 114 are connected in parallel with each other.
  • the drains of the transistors 111 and 112 are connected to both ends of the capacitor bank 113 . Further, the drain of the transistor 111 is connected to the gate of the transistor 112 and the drain of the transistor 112 is connected to the gate of the transistor 111 .
  • the source of each transistor 111, 112 is connected to ground potential through a variable resistor 115.
  • FIG. The center tap of inductor 114 is connected to power supply potential Vdd.
  • the calibration circuit 101 includes a detection circuit 102 , a reference voltage generation section 103 and a voltage comparison section 104 .
  • the calibration circuit 101 also includes an amplitude calibration section 106 , a frequency dividing circuit 107 , a counter 108 , a frequency calibration section 109 and a state management section 110 .
  • the detection circuit 102 detects the detection value Vdet on the positive side of the oscillation amplitude Vosc of the LC oscillator 100 based on the detection of the oscillation signal Vsd of the LC oscillator 100 .
  • the detection circuit 102 includes a full-wave rectification circuit 121 and a smoothing circuit 122 .
  • the full-wave rectifier circuit 121 performs full-wave rectification of the oscillation signal Vsd of the LC oscillator 100 .
  • the smoothing circuit 122 smoothes the waveform that has been full-wave rectified by the full-wave rectifying circuit 121 to generate a detection value Vdet on the positive side of the oscillation amplitude Vosc.
  • the detected value Vdet on the positive side of the oscillation amplitude Vosc is an average value obtained by averaging the instantaneous values on the positive side of the oscillation amplitude Vosc over a certain period.
  • the reference voltage generator 103 generates three different reference voltages Vref1 to Vref3. At this time, the reference voltages Vref1 to Vref3 can have a relationship of Vref1 ⁇ Vref2 ⁇ Vref3.
  • the reference voltage generator 103 includes resistors 131 to 133 and a current source 134 .
  • the resistors 131 to 133 are connected in series, the other end of the resistor 133 is connected to the power supply potential Vdd, and the other end of the resistor 131 is connected to the ground potential via the current source 134 .
  • the voltage comparison unit 104 compares the detection value Vdet of the oscillation amplitude Vosc detected from the oscillation signal Vsd of the LC oscillator 100 with the reference voltages Vref1 to Vref3 on the positive side of the oscillation amplitude Vosc.
  • the voltage comparison section 104 includes comparators 141 to 143 .
  • the comparator 141 compares the detection value Vdet on the positive side of the oscillation amplitude Vosc detected by the detection circuit 102 with the reference voltage Vref1.
  • the comparator 142 compares the positive side detection value Vdet of the oscillation amplitude Vosc detected by the detection circuit 102 with the reference voltage Vref2.
  • the comparator 143 compares the detection value Vdet on the positive side of the oscillation amplitude Vosc detected by the detection circuit 102 with the reference voltage Vref3. At this time, the output voltages Vout1 to Vout3 of the respective comparators 141 to 143 take logic levels of '0' or '1'. Then, as shown in FIG. 2, the inputs In ⁇ 2:0> of [0] to [2] corresponding to the logic levels of the output voltages Vout1 to Vout3 are input to the amplitude calibration unit 106 as the comparator output out. .
  • the value of the comparator output out is 3 when the input In ⁇ 2:0> is '111', and the value of the comparator output out is 2 when the input In ⁇ 2:0> is '011'. and Also, the value of the comparator output out is set to 1 when the input In ⁇ 2:0> is '001', and the value of the comparator output out is set to 0 when the input In ⁇ 2:0> is '000'.
  • the amplitude calibration section 106 adjusts the oscillation amplitude Vosc of the LC oscillator 100 based on the comparison result from the voltage comparison section 104 . For example, before frequency calibration, the amplitude calibration unit 106 can adjust the oscillation amplitude Vosc so that the detected value Vdet on the positive side of the oscillation amplitude Vosc of the LC oscillator 100 is greater than or equal to the reference voltage Vref3. After the frequency calibration, the amplitude calibration unit 106 adjusts the oscillation amplitude Vosc so that the detected value Vdet on the positive side of the oscillation amplitude Vosc of the LC oscillator 100 is equal to or higher than the reference voltage Vref1 and lower than the reference voltage Vref2. can be done. Note that the amplitude calibration unit 106 is an example of the amplitude adjustment unit described in the claims.
  • the amplitude calibration section 106 can adjust the resistance value of the variable resistor 115 in order to adjust the oscillation amplitude Vosc of the LC oscillator 100 .
  • the bias current Ibc of the LC oscillator 100 changes according to the resistance value of the variable resistor 115, and the oscillation amplitude Vosc of the LC oscillator 100 changes.
  • a frequency dividing circuit 107 divides the oscillation signal Vsd of the LC oscillator 100 .
  • the counter 108 outputs a count value according to the frequency of the oscillation signal Vsd of the LC oscillator 100 based on the output of the frequency dividing circuit 107 .
  • a frequency calibration unit 109 adjusts the oscillation frequency fosc of the LC oscillator 100 .
  • the frequency calibration unit 109 can adjust the oscillation frequency fosc so that the frequency error of the LC oscillator 100 is below the allowable value.
  • frequency calibration section 109 can switch the capacitance value of capacitance bank 113 in order to adjust oscillation frequency fosc of LC oscillator 100 .
  • the frequency calibration unit 109 is an example of the frequency adjustment unit described in the claims.
  • the state management section 110 manages the amplitude calibration period of the amplitude calibration section 106 and the frequency calibration period of the frequency calibration section 109 . At this time, the state management unit 110 shifts to the frequency calibration period after the detection value Vdet on the positive side of the oscillation amplitude Vosc of the LC oscillator 100 is adjusted to be equal to or higher than the reference voltage Vref3 in the amplitude calibration period. can be done. Further, the state management unit 110 shifts to the amplitude calibration period again after the frequency calibration period so that the detected value Vdet on the positive side of the oscillation amplitude Vosc of the LC oscillator 100 is equal to or greater than the reference voltage Vref1 and less than the reference voltage Vref2. can be adjusted.
  • state management unit 110 may be implemented by reading a program related to state management of the calibration circuit 101 from memory and causing a processor such as a CPU (Central Processing Unit) to execute it.
  • state management unit 110 may be implemented by hardware such as a logic circuit.
  • FIG. 3 is a timing chart showing an example of calibration operation according to the first embodiment.
  • a in FIG. 2 indicates the state ST of the calibration circuit 101 .
  • b indicates changes in the oscillation amplitude Vosc according to the state ST of the calibration circuit 101 .
  • c indicates the value of the comparator output out according to the state ST of the calibration circuit 101 .
  • d in the figure indicates the oscillation frequency fosc of the oscillation signal Vsd corresponding to the state ST of the calibration circuit 101 .
  • the state management unit 110 manages the oscillator startup period ST1, the amplitude calibration period ST2, the frequency calibration period ST3, and the amplitude calibration period ST4 as the state ST of the calibration circuit 101.
  • the LC oscillator 100 is activated during the oscillator activation period ST1.
  • the voltage across the parallel circuit of the capacitor bank 113 and the inductor 114 is applied as a differential input to the gates of the transistors 111 and 112, and is differentiated from the drains of the transistors 111 and 112 to the detection circuit 102.
  • An oscillation signal Vsd is output.
  • the oscillation signal Vsd alternately repeats a positive-side waveform and a negative-side waveform.
  • the positive side of the oscillation amplitude Vosc is indicated by PoS
  • the negative side of the oscillation amplitude Vosc is indicated by NeS.
  • the detection value Vdet on the positive side PoS of the oscillation amplitude Vosc is detected from the oscillation signal Vsd output from the LC oscillator 100 and input to each comparator 141 to 143 .
  • the current generated by the current source 134 flows through the resistors 131 to 133, thereby generating the reference voltages Vref1 to Vref3 based on the voltage drops of the resistors 131 to 133, and the respective comparators. 141 to 143.
  • the comparators 141 to 143 compare the detected value Vdet at the positive side PoS of the oscillation amplitude Vosc with the reference voltages Vref1 to Vref3, respectively. Then, the output voltages Vout1 to Vout3 of the respective comparators 141 to 143 are input to the amplitude calibration section 106 as the comparator output out.
  • the state management section 110 shifts to the amplitude calibration period ST2 and activates the amplitude calibration section .
  • the oscillation amplitude Vosc of the LC oscillator 100 is adjusted so that the comparator output out becomes 3 or more, as indicated by b and c in FIG.
  • the detection value Vdet at the positive side PoS of the oscillation amplitude Vosc becomes the reference voltage Vref3 or more.
  • the state management section 110 shifts to the frequency calibration period ST3 and activates the frequency dividing circuit 107, the counter 108, and the frequency calibration section 109.
  • the oscillation signal Vsd of the LC oscillator 100 is frequency-divided in the frequency dividing circuit 107
  • the count value corresponding to the frequency of the oscillation signal Vsd of the LC oscillator 100 is generated in the counter 108
  • the frequency calibration section 109 is entered in
  • the oscillation frequency fosc of the LC oscillator 100 is adjusted so as to match the target value Th, as indicated by d in FIG.
  • the resonance impedance Rtk by the capacitor bank 113 and the inductor 114 at the oscillation frequency fosc can be given by the following equation.
  • the oscillation amplitude Vosc increases or decreases in proportion to the oscillation frequency fosc. Therefore, the oscillation amplitude Vosc decreases as the oscillation frequency fosc decreases, and when the oscillation frequency fosc becomes too low, the oscillation of the LC oscillator 100 stops. Therefore, the reference voltage generator 103 can set the reference voltage Vref3 so that the LC oscillator 100 does not stop oscillating during the frequency calibration period ST3.
  • the state management section 110 shifts to the amplitude calibration period ST4 and activates the amplitude calibration section 106 again.
  • the amplitude calibration unit 106 adjusts the oscillation amplitude Vosc of the LC oscillator 100 so that the comparator output out is 1 or more and less than 2, as indicated by b and c in FIG.
  • the detection value Vdet at the positive side PoS of the oscillation amplitude Vosc is greater than or equal to the reference voltage Vref1 and less than the reference voltage Vref2.
  • the LC oscillator 100 shifts to steady operation.
  • the reference voltage Vref1 of the LC oscillator 100 can be set so that the LC oscillator 100 operates stably during normal operation.
  • the reference voltage Vref2 is as small as possible.
  • the reference voltage Vref2 may be matched with the reference voltage Vref1.
  • FIG. 4 is a flowchart showing an example of the first amplitude calibration operation according to the first embodiment.
  • the amplitude calibration unit 106 confirms the comparator output out (step S911).
  • the amplitude calibration unit 106 determines whether the comparator output out is 3 or more (step S912). If the comparator output out is 3 or more (Yes in step S912), the amplitude calibration unit 106 ends the amplitude calibration. On the other hand, if the comparator output out is not 3 or more (No in step S912), the amplitude calibration unit 106 adjusts the resistance value of the variable resistor 115 to change the bias current Ibc of the LC oscillator 100 (step S913).
  • the amplitude calibration unit 106 waits until the oscillation amplitude Vosc of the LC oscillator 100 is stabilized (step S914), and then returns to the process of step S911.
  • FIG. 5 is a flowchart showing an example of frequency calibration operation according to the first embodiment.
  • the frequency calibration unit 109 confirms the oscillation frequency fosc of the LC oscillator 100 (step S921).
  • the frequency calibration unit 109 determines whether or not the error in the oscillation frequency fosc of the LC oscillator 100 is below the allowable value (step S922). When the error of the oscillation frequency fosc of the LC oscillator 100 is equal to or less than the allowable value (Yes in step S922), the frequency calibration unit 109 ends the frequency calibration. On the other hand, if the error in the oscillation frequency fosc of the LC oscillator 100 is not equal to or less than the allowable value (No in step S922), the frequency calibration unit 109 switches the capacitance value of the capacitor bank 113 to change the oscillation frequency fosc of the LC oscillator 100. (Step S923).
  • step S924 the frequency calibration unit 109 waits until the oscillation frequency fosc of the LC oscillator 100 is stabilized (step S924), and then returns to the process of step S921.
  • FIG. 6 is a flowchart showing an example of the second amplitude calibration operation according to the first embodiment.
  • the amplitude calibration unit 106 confirms the comparator output out when the amplitude calibration is started again (step S931).
  • the amplitude calibration unit 106 determines whether the comparator output out is 1 or more and less than 2 (step S932). When the comparator output out is 1 or more and less than 2 (Yes in step S932), the amplitude calibration unit 106 ends the amplitude calibration. On the other hand, if the comparator output out is not equal to or greater than 1 and less than 2 (No in step S932), the amplitude calibration unit 106 adjusts the resistance value of the variable resistor 115 to change the bias current Ibc of the LC oscillator 100 (step S933).
  • the amplitude calibration unit 106 waits until the oscillation amplitude Vosc of the LC oscillator 100 is stabilized (step S934), and then returns to the process of step S931.
  • the detected value Vdet on the positive side Pos of the oscillation amplitude Vosc of the LC oscillator 100 is compared with a plurality of different reference voltages Vref1 to Vref3.
  • the oscillation amplitude Vosc of the LC oscillator 100 can be adjusted step by step, and the oscillation amplitude Vosc of the LC oscillator 100 during steady operation can be made smaller than the oscillation amplitude Vosc during the frequency calibration period ST3.
  • it is not necessary to increase the oscillation amplitude Vosc during steady operation so that the oscillation of the LC oscillator 100 does not stop during frequency calibration, and the phase noise of the LC oscillator 100 can be reduced.
  • the detection value Vdet of the oscillation amplitude Vosc detected from the oscillation signal Vsd of the LC oscillator 100 is compared with the reference voltages Vref1 to Vref3 on the positive side Pos of the oscillation amplitude Vosc.
  • the detection circuit 102 and the voltage comparison section 104 of the calibration circuit 101 are configured using field effect transistors.
  • FIG. 7 is a diagram showing a configuration example of a calibration circuit according to the second embodiment.
  • the detection circuit 102 includes transistors 221 to 223 and a capacitor 224 .
  • Each transistor 221-223 is an N-channel field effect transistor.
  • the drains of the transistors 221 and 222 are connected to the power supply potential Vdd, and the sources of the transistors 221 and 222 are connected to the ground potential Gnd via the transistor 223 .
  • a differential oscillation signal Vsd is input to the gates of the transistors 221 and 222 as differential inputs Vinp and Vinn.
  • a capacitor 224 is connected in parallel with the transistor 223 .
  • the reference voltage generation unit 103 includes resistors 230 to 233, transistors 224 and 235 and a capacitor 236.
  • Each transistor 234, 235 is an N-channel field effect transistor.
  • Transistor 235 can act as current source 134 .
  • Transistor 235 is connected in series with transistor 234, the drain of transistor 234 is connected to power supply potential Vdd, and the source of transistor 235 is connected to ground potential Gnd.
  • the gate of transistor 234 is connected to the center tap of inductor 114 . At this time, the power supply potential Vdd is applied to the gate of the transistor 234 as the input voltage Vct.
  • the resistors 230 to 233 are connected in series, one end of the resistor 233 is connected to the power supply potential Vdd, and one end of the resistor 230 is connected to the ground potential Gnd through the transistor 235 .
  • a capacitor 236 is connected in parallel with the transistor 235 .
  • the voltage comparison unit 104 includes transistors 241 to 247, 251 to 257, and 261 to 267.
  • Each transistor 241, 242, 245, 246, 251, 252, 255, 256, 261, 262, 265, 266 is an N-channel field effect transistor.
  • Each transistor 243, 244, 247, 253, 254, 257, 263, 264, 267 is a P-channel field effect transistor.
  • the transistors 241 and 242 are connected in series with the transistors 243 and 244.
  • the sources of the transistors 241 and 242 are connected to the ground potential Gnd through the transistor 245.
  • the gate of transistor 241 is connected to the source of transistor 222 and the gate of transistor 242 is connected to the connection point of resistors 230 and 231 .
  • the gate of each transistor 243 , 244 is connected to the drain of transistor 243 .
  • Transistor 246 is connected in series with transistor 247 .
  • the source of transistor 246 is connected to ground potential Gnd.
  • the source of transistor 247 is connected to power supply potential Vdd, and the gate of transistor 247 is connected to the drain of transistor 244 .
  • An output voltage Vout1 is output from the drain of the transistor 247 .
  • each of the transistors 251, 252 is connected in series with the transistors 253, 254.
  • the source of each transistor 251, 252 is connected to the ground potential Gnd through a transistor 255.
  • the gate of the transistor 251 is connected to the source of the transistor 222, and the gate of the transistor 252 is connected to the connection point of the resistors 231 and 232.
  • the gate of each transistor 253 , 254 is connected to the drain of transistor 253 .
  • Transistor 256 is connected in series with transistor 257 .
  • the source of transistor 256 is connected to ground potential Gnd.
  • the source of transistor 257 is connected to power supply potential Vdd, and the gate of transistor 257 is connected to the drain of transistor 254 .
  • An output voltage Vout2 is output from the drain of the transistor 257 .
  • each of the transistors 261, 262 is connected in series with the transistors 263, 264.
  • the sources of the transistors 261 and 262 are connected to the ground potential Gnd through the transistor 265.
  • the gate of transistor 261 is connected to the source of transistor 222 and the gate of transistor 262 is connected to the connection point of resistors 232 and 233 .
  • the gate of each transistor 263 , 264 is connected to the drain of transistor 263 .
  • Transistor 266 is connected in series with transistor 267 .
  • the source of transistor 266 is connected to ground potential Gnd.
  • the source of transistor 267 is connected to power supply potential Vdd, and the gate of transistor 267 is connected to the drain of transistor 264 .
  • An output voltage Vout3 is output from the drain of the transistor 267 .
  • a transistor 202 is connected via a current source 201 between the power supply potential Vdd and the ground potential Gnd.
  • Transistor 202 is an N-channel field effect transistor.
  • the gate of each transistor 202 , 223 , 235 , 245 , 246 , 255 , 256 , 265 , 266 is connected to the drain of transistor 202 .
  • the transistors 202, 223, 235, 245, 246, 255, 256, 265 and 266 can perform current mirror operation.
  • the differential oscillation signal Vsd is input to the gates of the transistors 221 and 222 as differential inputs Vinp and Vinn, and the oscillation signal Vsd is fully converted based on the differential operation of the transistors 221 and 222. wave is rectified. Then, the full-wave rectified waveform is smoothed by the capacitor 236 to detect the detection value Vdet on the positive side of the oscillation amplitude Vosc, which is applied to the gates of the transistors 241 , 251 and 261 .
  • reference voltages Vref1 to Vref3 are generated by the current generated by the transistor 235 flowing through the resistors 230 to 233 and applied to the gates of the transistors 242, 252, and 262.
  • Vref1 Vdd-(R1+R2+R3)
  • Vref2 Vdd-(R2+R3)
  • Vref3 Vdd ⁇ (R3) ⁇ Vgs/(R0+R1+R2+R3)
  • Vgs is the gate/source voltage when the transistors 221 and 222 are in a balanced state.
  • the current of the transistor 235 can be set so that the gate-source voltage of the transistor 234 and the gate-source voltages of the transistors 221 and 222 are equal to each other.
  • the drain currents of the transistors 241 and 242 are set.
  • the drain potential of the transistor 242 changes according to the magnitude relationship between the detected value Vdet of the oscillation amplitude Vosc and the reference voltage Vref1. is switched.
  • Vdet>Vref1 the transistor 247 is turned on and the output voltage Vout1 becomes high level
  • Vdet ⁇ Vref1 the transistor 247 is turned off and the output voltage Vout1 becomes low level.
  • the drain currents of the transistors 251 and 252 are set.
  • the drain potential of the transistor 252 changes according to the magnitude relationship between the detected value Vdet of the oscillation amplitude Vosc and the reference voltage Vref2. is switched. At this time, when Vdet>Vref2, the transistor 257 is turned on and the output voltage Vout2 becomes high level, and when Vdet ⁇ Vref2, the transistor 257 is turned off and the output voltage Vout2 becomes low level.
  • the drain currents of the transistors 261 and 262 are set.
  • the drain potential of the transistor 262 changes according to the magnitude relationship between the detected value Vdet of the oscillation amplitude Vosc and the reference voltage Vref3. is switched. At this time, if Vdet>Vref3, the transistor 267 is turned on and the output voltage Vout3 becomes high level, and if Vdet ⁇ Vref3, the transistor 267 is turned off and the output voltage Vout3 becomes low level.
  • the detection circuit 102 and the voltage comparison section 104 of the calibration circuit 101 are configured using field effect transistors.
  • the calibration circuit 101 can be integrated, and the size and cost of the calibration circuit 101 can be reduced.
  • the configuration has been described in which the detected value of the oscillation amplitude on the positive side of the oscillation amplitude of the LC oscillator is compared with three different reference voltages. Other than this, the configuration may be such that the detected value of the oscillation amplitude on the positive side of the oscillation amplitude of the LC oscillator is compared with two or four or more different reference voltages. Further, in the above-described embodiments, a configuration has been described in which the oscillation amplitude of the LC oscillator is compared with a plurality of different reference voltages on the positive side of the oscillation amplitude of the LC oscillator. Alternatively, the oscillation amplitude of the LC oscillator may be compared with a plurality of different reference voltages on the negative side of the oscillation amplitude of the LC oscillator.
  • the present technology can also have the following configuration.
  • a reference voltage generator that generates a plurality of different reference voltages; a voltage comparison unit that compares the oscillation amplitude detection value detected from the oscillation signal of the LC oscillator and the plurality of different reference voltages on the same polarity side of the oscillation amplitude; and an amplitude adjustment section that adjusts the oscillation amplitude based on the comparison result of the voltage comparison section.
  • the calibration circuit according to (1) or (2) further comprising a frequency adjustment section that adjusts the oscillation frequency of the LC oscillator.
  • the reference voltage includes a first reference voltage, a second reference voltage greater than the first reference voltage, and a third reference voltage greater than the second reference voltage;
  • the amplitude adjustment unit adjusts the oscillation amplitude in a first amplitude calibration period so that a detected value of the oscillation amplitude on the same polarity side of the oscillation amplitude is equal to or higher than the third reference voltage,
  • the frequency adjustment unit adjusts the oscillation frequency so that a frequency error of the LC oscillator is equal to or less than an allowable value in a frequency calibration period after the first amplitude calibration period,
  • the amplitude adjustment section adjusts the detected value of the oscillation amplitude on the same polarity side of the oscillation amplitude to be equal to or greater than the first reference voltage and less than the second reference voltage in a second amplitude calibration period after the frequency calibration period.

Landscapes

  • Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)

Abstract

ＬＣ発振器のキャリブレーション中の発振の停止を防止しつつ、定常動作時の消費電力の増大を抑制する。　キャリブレーション回路は、参照電圧発生部と、電圧比較部と、振幅調整部とを備える。参照電圧発生部は、複数の異なる参照電圧を発生する。電圧比較部は、ＬＣ発振器の発振信号から検出された発振振幅の検出値と前記複数の異なる参照電圧とを発振振幅の同極性側で比較する。振幅調整部は、電圧比較部による比較結果に基づいて発振振幅を調整する。キャリブレーション回路は、ＬＣ発振器の発振周波数を調整する周波数調整部を備えていてもよい。

Description

キャリブレーション回路
　本技術は、キャリブレーション回路に関する。詳しくは、本技術は、ＬＣ発振器のキャリブレーション回路に関する。
　クロックを生成するため、ＬＣ発振器が用いられることがある。ＬＣ発振器の発振周波数および発振振幅は、温度、電源電圧および素子ばらつきなどの影響を受けて変動するため、起動時にキャリブレーションを実施することがある。例えば、発振出力の最大値と最小値とを検出し、それらの値の差が基準電圧に等しくなるように電圧制御発振回路のバイアス電流を変化させる制御電圧を出力する構成が提案されている（例えば、特許文献１）。
特開２００６－１９７５７１号公報
　ＬＣ発振器の発振振幅は、その発振周波数に比例して増減する。このため、上述の従来技術では、ＬＣ発振器の振幅キャリブレーションに引き続いて周波数キャリブレーションを実施すると、周波数キャリブレーション中に発振が停止するおそれがある。一方、周波数キャリブレーション中の発振の停止を防止するために、発振出力の最大値と最小値との差を設定する基準電圧を増大させると、ＬＣ発振器の発振振幅が増大し、定常動作時の消費電力および位相雑音の増大を招くおそれがある。
　本技術はこのような状況に鑑みて生み出されたものであり、ＬＣ発振器のキャリブレーション中の発振の停止を防止しつつ、定常動作時の消費電力の増大を抑制することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、複数の異なる参照電圧を発生する参照電圧発生部と、ＬＣ発振器の発振信号から検出された発振振幅の検出値と上記複数の異なる参照電圧とを上記発振振幅の同極性側で比較する電圧比較部と、上記電圧比較部による比較結果に基づいて上記発振振幅を調整する振幅調整部とを具備するキャリブレーション回路である。これにより、ＬＣ発振器の発振振幅が段階的に調整されるという作用をもたらす。
　また、第１の側面は、上記発振振幅の同極性側は、上記発振振幅の正極側または負極側であってもよい。これにより、ＬＣ発振器の発振信号から検出された発振振幅の検出値と上記複数の異なる参照電圧とが上記発振振幅の同極性側で比較されるという作用をもたらす。
　また、第１の側面は、上記ＬＣ発振器の発振周波数を調整する周波数調整部をさらに具備してもよい。これにより、ＬＣ発振器の発振振幅を段階的に調整しつつ、発振周波数が調整されるという作用をもたらす。
　また、第１の側面は、上記ＬＣ発振器の発振信号の検波に基づいて、上記ＬＣ発振器の発振振幅の同極性側の検出値を検出する検波回路をさらに具備してもよい。これにより、複数の異なる参照電圧と発振振幅の同極性で比較される発振振幅の検出値がＬＣ発振器の発振信号から検出されるという作用をもたらす。
　また、第１の側面によれば、上記検波回路は、上記ＬＣ発振器の発振信号の全波整流を行う全波整流回路と、上記全波整流回路で全波整流された波形を平滑化する平滑化回路とを備えてもよい。これにより、複数の異なる参照電圧と比較される発振振幅の同極性側の値が設定されるという作用をもたらす。
　また、第１の側面によれば、上記参照電圧は、第１参照電圧と、上記第１参照電圧よりも大きな第２参照電圧と、上記第２参照電圧よりも大きな第３参照電圧とを備え、上記振幅調整部は、第１振幅キャリブレーション期間において、上記発振振幅の同極性側において上記発振振幅の検出値が上記第３参照電圧以上になるように上記発振振幅を調整し、上記周波数調整部は、上記第１振幅キャリブレーション期間後の周波数キャリブレーション期間において、上記ＬＣ発振器の周波数誤差が許容値以下になるように上記発振周波数を調整し、上記振幅調整部は、上記周波数キャリブレーション期間後の第２振幅キャリブレーション期間において、上記発振振幅の同極性側において上記発振振幅の検出値が上記第１参照電圧以上で上記第２参照電圧未満になるように上記発振振幅を調整してもよい。これにより、周波数キャリブレーション期間における発振振幅に比べて、ＬＣ発振器の定常動作時の発振振幅が小さくなるという作用をもたらす。
　また、第１の側面は、上記第１振幅キャリブレーション期間、上記周波数キャリブレーション期間および上記第２振幅キャリブレーション期間を管理するステート管理部をさらに具備してもよい。これにより、第１振幅キャリブレーション期間と第２振幅キャリブレーション期間との間に周波数キャリブレーション期間が設定されるという作用をもたらす。
第１の実施の形態に係るキャリブレーション回路の構成例を示す図である。 第１の実施の形態に係るコンパレータ出力の値の一例を示す図である。 第１の実施の形態に係るキャリブレーション動作の一例を示すタイミングチャートである。 第１の実施の形態に係る１回目の振幅キャリブレーション動作の一例を示すフローチャートである。 第１の実施の形態に係る周波数キャリブレーション動作の一例を示すフローチャートである。 第１の実施の形態に係る２回目の振幅キャリブレーション動作の一例を示すフローチャートである。 第２の実施の形態に係るキャリブレーション回路の構成例を示す図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（ＬＣ発振器の発振振幅の正極側において発振振幅の検出値を３つの異なる参照電圧と比較し、その比較結果に基づいてキャリブレーションを行う構成例）
　２．第２の実施の形態（電界効果トランジスタを用いてキャリブレーション回路の検波回路および電圧比較部を構成した例）
　＜１．第１の実施の形態＞
　第１の実施の形態では、ＬＣ発振器１００の発振信号Ｖｓｄから検出された発振振幅Ｖｏｓｃの検出値Ｖｄｅｔと、参照電圧Ｖｒｅｆ１乃至Ｖｒｅｆ３とを発振振幅Ｖｏｓｃの同極性側で比較する。第１の実施の形態では、この発振振幅Ｖｏｓｃの同極性側が発振振幅Ｖｏｓｃの正極側である場合を例にとる。
　図１は、第１の実施の形態に係るキャリブレーション回路の構成例を示す図である。
　同図において、ＬＣ発振器１００は、容量バンク１１３とインダクタ１１４との共振に基づいて発振信号Ｖｓｄを生成する。発振信号Ｖｓｄは差動出力信号である。ＬＣ発振器１００は、トランジスタ１１１、１１２、容量バンク１１３、インダクタ１１４および可変抵抗１１５を備える。トランジスタ１１１、１１２は、Ｎチャンネル電界効果トランジスタである。容量バンク１１３は、周波数キャリブレーション部１０９からの指令に基づいて容量値を切り替えることができる。可変抵抗１１５は、振幅キャリブレーション部１０６からの指令に基づいて抵抗値を変化させることができる。
　容量バンク１１３とインダクタ１１４とは互いに並列に接続されている。容量バンク１１３の両端には、各トランジスタ１１１、１１２のドレインが接続されている。また、トランジスタ１１１のドレインは、トランジスタ１１２のゲートに接続され、トランジスタ１１２のドレインは、トランジスタ１１１のゲートに接続されている。各トランジスタ１１１、１１２のソースは、可変抵抗１１５を介して接地電位に接続されている。インダクタ１１４の中間タップは電源電位Ｖｄｄに接続されている。
　キャリブレーション回路１０１は、検波回路１０２、参照電圧発生部１０３および電圧比較部１０４を備える。また、キャリブレーション回路１０１は、振幅キャリブレーション部１０６、分周回路１０７、カウンタ１０８、周波数キャリブレーション部１０９およびステート管理部１１０を備える。
　検波回路１０２は、ＬＣ発振器１００の発振信号Ｖｓｄの検波に基づいて、ＬＣ発振器１００の発振振幅Ｖｏｓｃの正極側における検出値Ｖｄｅｔを検出する。検波回路１０２は、全波整流回路１２１および平滑化回路１２２を備える。全波整流回路１２１は、ＬＣ発振器１００の発振信号Ｖｓｄの全波整流を行う。平滑化回路１２２は、全波整流回路１２１で全波整流された波形を平滑化することで、発振振幅Ｖｏｓｃの正極側における検出値Ｖｄｅｔを生成する。なお、発振振幅Ｖｏｓｃの正極側における検出値Ｖｄｅｔは、発振振幅Ｖｏｓｃの正極側における瞬時値がある期間に渡って平均化された平均値である。
　参照電圧発生部１０３は、３個の異なる参照電圧Ｖｒｅｆ１乃至Ｖｒｅｆ３を発生する。このとき、参照電圧Ｖｒｅｆ１乃至Ｖｒｅｆ３は、Ｖｒｅｆ１＜Ｖｒｅｆ２＜Ｖｒｅｆ３という関係を持つことができる。参照電圧発生部１０３は、抵抗１３１乃至１３３および電流源１３４を備える。抵抗１３１乃至１３３は互いに直列に接続され、抵抗１３３の他端は電源電位Ｖｄｄに接続され、抵抗１３１の他端は電流源１３４を介して接地電位に接続される。
　電圧比較部１０４は、ＬＣ発振器１００の発振信号Ｖｓｄから検出された発振振幅Ｖｏｓｃの検出値Ｖｄｅｔを参照電圧Ｖｒｅｆ１乃至Ｖｒｅｆ３と発振振幅Ｖｏｓｃの正極側で比較する。電圧比較部１０４は、コンパレータ１４１乃至１４３を備える。コンパレータ１４１は、検波回路１０２で検出された発振振幅Ｖｏｓｃの正極側における検出値Ｖｄｅｔを参照電圧Ｖｒｅｆ１と比較する。コンパレータ１４２は、検波回路１０２で検出された発振振幅Ｖｏｓｃの正極側における検出値Ｖｄｅｔを参照電圧Ｖｒｅｆ２と比較する。コンパレータ１４３は、検波回路１０２で検出された発振振幅Ｖｏｓｃの正極側における検出値Ｖｄｅｔを参照電圧Ｖｒｅｆ３と比較する。このとき、各コンパレータ１４１乃至１４３の出力電圧Ｖｏｕｔ１乃至Ｖｏｕｔ３は、'０'または'１'の論理レベルをとる。そして、図２に示すように、出力電圧Ｖｏｕｔ１乃至Ｖｏｕｔ３の論理レベルにそれぞれ対応した［０］乃至［２］の入力Ｉｎ＜２：０＞がコンパレータ出力ｏｕｔとして振幅キャリブレーション部１０６に入力される。なお、同図では、入力Ｉｎ＜２：０＞が'１１１'のときのコンパレータ出力ｏｕｔの値を３とし、入力Ｉｎ＜２：０＞が'０１１'のときのコンパレータ出力ｏｕｔの値を２とした。また、入力Ｉｎ＜２：０＞が'００１'のときのコンパレータ出力ｏｕｔの値を１とし、入力Ｉｎ＜２：０＞が'０００'のときのコンパレータ出力ｏｕｔの値を０とした。
　振幅キャリブレーション部１０６は、電圧比較部１０４による比較結果に基づいて、ＬＣ発振器１００の発振振幅Ｖｏｓｃを調整する。例えば、振幅キャリブレーション部１０６は、周波数キャリブレーションの前に、ＬＣ発振器１００の発振振幅Ｖｏｓｃの正極側における検出値Ｖｄｅｔが参照電圧Ｖｒｅｆ３以上になるように発振振幅Ｖｏｓｃを調整することができる。また、振幅キャリブレーション部１０６は、周波数キャリブレーションの後に、ＬＣ発振器１００の発振振幅Ｖｏｓｃの正極側における検出値Ｖｄｅｔが参照電圧Ｖｒｅｆ１以上で参照電圧Ｖｒｅｆ２未満になるように発振振幅Ｖｏｓｃを調整することができる。なお、振幅キャリブレーション部１０６は、特許請求の範囲に記載の振幅調整部の一例である。
　振幅キャリブレーション部１０６は、ＬＣ発振器１００の発振振幅Ｖｏｓｃを調整するために、可変抵抗１１５の抵抗値を調整することができる。このとき、可変抵抗１１５の抵抗値に応じてＬＣ発振器１００のバイアス電流Ｉｂｃが変化し、ＬＣ発振器１００の発振振幅Ｖｏｓｃが変化する。
　分周回路１０７は、ＬＣ発振器１００の発振信号Ｖｓｄを分周する。カウンタ１０８は、分周回路１０７の出力に基づいて、ＬＣ発振器１００の発振信号Ｖｓｄの周波数に応じたカウント値を出力する。
　周波数キャリブレーション部１０９は、ＬＣ発振器１００の発振周波数ｆｏｓｃを調整する。例えば、周波数キャリブレーション部１０９は、ＬＣ発振器１００の周波数誤差が許容値以下になるように発振周波数ｆｏｓｃを調整することができる。このとき、周波数キャリブレーション部１０９は、ＬＣ発振器１００の発振周波数ｆｏｓｃを調整するために、容量バンク１１３の容量値を切り替えることができる。なお、周波数キャリブレーション部１０９は、特許請求の範囲に記載の周波数調整部の一例である。
　ステート管理部１１０は、振幅キャリブレーション部１０６の振幅キャリブレーション期間および周波数キャリブレーション部１０９の周波数キャリブレーション期間を管理する。このとき、ステート管理部１１０は、振幅キャリブレーション期間においてＬＣ発振器１００の発振振幅Ｖｏｓｃの正極側における検出値Ｖｄｅｔが参照電圧Ｖｒｅｆ３以上になるように調整された後、周波数キャリブレーション期間に移行させることができる。また、ステート管理部１１０は、周波数キャリブレーション期間後に再び振幅キャリブレーション期間に移行させ、ＬＣ発振器１００の発振振幅Ｖｏｓｃの正極側における検出値Ｖｄｅｔが参照電圧Ｖｒｅｆ１以上で参照電圧Ｖｒｅｆ２未満になるように調整させることができる。
　なお、ステート管理部１１０は、キャリブレーション回路１０１のステート管理に関するプログラムをメモリから読み出し、ＣＰＵ（Central Processing Unit）などのプロセッサに実行させることで実現してもよい。あるいは、ステート管理部１１０は、ロジック回路などのハードウェアで実現してもよい。
　図３は、第１の実施の形態に係るキャリブレーション動作の一例を示すタイミングチャートである。なお、同図におけるａは、キャリブレーション回路１０１のステートＳＴを示す。同図におけるｂは、キャリブレーション回路１０１のステートＳＴに応じた発振振幅Ｖｏｓｃの変化を示す。同図におけるｃは、キャリブレーション回路１０１のステートＳＴに応じたコンパレータ出力ｏｕｔの値を示す。同図におけるｄは、キャリブレーション回路１０１のステートＳＴに応じた発振信号Ｖｓｄの発振周波数ｆｏｓｃを示す。
　同図におけるａにおいて、ステート管理部１１０は、キャリブレーション回路１０１のステートＳＴとして、発振器起動期間ＳＴ１、振幅キャリブレーション期間ＳＴ２、周波数キャリブレーション期間ＳＴ３および振幅キャリブレーション期間ＳＴ４を管理する。
　発振器起動期間ＳＴ１では、ＬＣ発振器１００が起動される。このとき、容量バンク１１３とインダクタ１１４との並列回路の両端の電圧は差動入力として各トランジスタ１１１、１１２のゲートに印加され、各トランジスタ１１１、１１２のドレインから検波回路１０２に差動化された発振信号Ｖｓｄが出力される。このとき、発振信号Ｖｓｄは、正極側の波形と、負極側の波形を交互に繰り返す。ここで、同図におけるｂに示すように、発振振幅Ｖｏｓｃの正極側をＰｏＳで示し、発振振幅Ｖｏｓｃの負極側をＮｅＳで示した。
　検波回路１０２において、ＬＣ発振器１００から出力された発振信号Ｖｓｄから発振振幅Ｖｏｓｃの正極側ＰｏＳにおける検出値Ｖｄｅｔが検出され、各コンパレータ１４１乃至１４３に入力される。また、参照電圧発生部１０３において、電流源１３４にて生成された電流が抵抗１３１乃至１３３を流れることで、各抵抗１３１乃至１３３の電圧降下に基づいて参照電圧Ｖｒｅｆ１乃至Ｖｒｅｆ３が生成され、各コンパレータ１４１乃至１４３に入力される。
　各コンパレータ１４１乃至１４３において、発振振幅Ｖｏｓｃの正極側ＰｏＳにおける検出値Ｖｄｅｔが参照電圧Ｖｒｅｆ１乃至Ｖｒｅｆ３とそれぞれ比較される。そして、各コンパレータ１４１乃至１４３の出力電圧Ｖｏｕｔ１乃至Ｖｏｕｔ３がコンパレータ出力ｏｕｔとして振幅キャリブレーション部１０６に入力される。
　次に、ステート管理部１１０は、発振器起動期間ＳＴ１が終了すると、振幅キャリブレーション期間ＳＴ２に移行し、振幅キャリブレーション部１０６を起動する。そして、振幅キャリブレーション部１０６において、同図におけるｂおよびｃに示すように、コンパレータ出力ｏｕｔが３以上になるようにＬＣ発振器１００の発振振幅Ｖｏｓｃが調整される。このとき、コンパレータ出力ｏｕｔが３以上では、発振振幅Ｖｏｓｃの正極側ＰｏＳにおける検出値Ｖｄｅｔは、参照電圧Ｖｒｅｆ３以上になる。
　次に、ステート管理部１１０は、振幅キャリブレーション期間ＳＴ２が終了すると、周波数キャリブレーション期間ＳＴ３に移行し、分周回路１０７、カウンタ１０８および周波数キャリブレーション部１０９を起動する。このとき、分周回路１０７において、ＬＣ発振器１００の発振信号Ｖｓｄが分周された後、カウンタ１０８において、ＬＣ発振器１００の発振信号Ｖｓｄの周波数に応じたカウント値が生成され、周波数キャリブレーション部１０９に入力される。そして、周波数キャリブレーション部１０９において、同図におけるｄに示すように、ＬＣ発振器１００の発振周波数ｆｏｓｃが目標値Ｔｈに一致するように調整される。
　ここで、ＬＣ発振器１００の発振振幅Ｖｏｓｃと発振周波数ｆｏｓｃとの関係は、以下のように計算することができる。ＬＣ発振器１００はＢ級動作と仮定すると、ＬＣ発振器１００の発振時に容量バンク１１３とインダクタ１１４とに流れる電流の基本波成分Ｉｔｋは、次式で与えることができる。
　　Ｉｔｋ＝２／π・Ｉｂｓ
　また、発振周波数ｆｏｓｃにおける容量バンク１１３とインダクタ１１４とによる共振インピーダンスＲｔｋは、次式で与えることができる。
　　Ｒｔｋ＝ωＬＱ＝２πｆｏｓｃ・ＬＱ
ただし、Ｑは、インダクタ１１４のＱ値である。
　従って、発振振幅Ｖｏｓｃは、次式で与えることができる。
　　Ｖｏｓｃ＝２Ｉｔｋ・Ｒｔｋ＝８Ｉｂｓ・ｆｏｓｃ・ＬＱ
　上式より、発振振幅Ｖｏｓｃは、発振周波数ｆｏｓｃに比例して増減する。このため、発振周波数ｆｏｓｃの減少に従って発振振幅Ｖｏｓｃは減少し、発振周波数ｆｏｓｃが小さくなりすぎると、ＬＣ発振器１００の発振が停止する。このため、参照電圧発生部１０３は、周波数キャリブレーション期間ＳＴ３においてＬＣ発振器１００の発振が停止しないように参照電圧Ｖｒｅｆ３を設定することができる。
　次に、ステート管理部１１０は、周波数キャリブレーション期間ＳＴ３が終了すると、振幅キャリブレーション期間ＳＴ４に移行し、振幅キャリブレーション部１０６を再び起動する。そして、振幅キャリブレーション部１０６において、同図におけるｂおよびｃに示すように、コンパレータ出力ｏｕｔが１以上２未満になるようにＬＣ発振器１００の発振振幅Ｖｏｓｃが調整される。このとき、コンパレータ出力ｏｕｔが１以上２未満では、発振振幅Ｖｏｓｃの正極側ＰｏＳにおける検出値Ｖｄｅｔが参照電圧Ｖｒｅｆ１以上で参照電圧Ｖｒｅｆ２未満になる。
　発振振幅Ｖｏｓｃの正極側ＰｏＳにおける検出値Ｖｄｅｔが参照電圧Ｖｒｅｆ１以上で参照電圧Ｖｒｅｆ２未満に設定された後、ＬＣ発振器１００は定常動作に移行する。このとき、ＬＣ発振器１００の参照電圧Ｖｒｅｆ１は、ＬＣ発振器１００の定常動作時に安定して動作するように設定することができる。また、ＬＣ発振器１００の消費電流を抑制するために、参照電圧Ｖｒｅｆ２はできる限り小さい方が好ましい。このとき、参照電圧Ｖｒｅｆ２は参照電圧Ｖｒｅｆ１に一致させるようにしてもよい。ただし、参照電圧Ｖｒｅｆ２を増大させると、発振振幅Ｖｏｓｃの正極側ＰｏＳにおける検出値Ｖｄｅｔを参照電圧Ｖｒｅｆ１以上で参照電圧Ｖｒｅｆ２未満に収束させる時間を短縮することができ、振幅キャリブレーション期間ＳＴ４を短縮することができる。
　図４は、第１の実施の形態に係る１回目の振幅キャリブレーション動作の一例を示すフローチャートである。
　同図において、振幅キャリブレーション部１０６は、振幅キャリブレーションが起動されると、コンパレータ出力ｏｕｔを確認する（ステップＳ９１１）。
　次に、振幅キャリブレーション部１０６は、コンパレータ出力ｏｕｔが３以上かどうかを判断する（ステップＳ９１２）。振幅キャリブレーション部１０６は、コンパレータ出力ｏｕｔが３以上の場合（ステップＳ９１２のＹｅｓ）、振幅キャリブレーションを終了する。一方、振幅キャリブレーション部１０６は、コンパレータ出力ｏｕｔが３以上でない場合（ステップＳ９１２のＮｏ）、可変抵抗１１５の抵抗値を調整し、ＬＣ発振器１００のバイアス電流Ｉｂｃを変化させる（ステップＳ９１３）。
　次に、振幅キャリブレーション部１０６は、ＬＣ発振器１００の発振振幅Ｖｏｓｃが静定されるまで待機した後（ステップＳ９１４）、ステップＳ９１１の処理に戻る。
　図５は、第１の実施の形態に係る周波数キャリブレーション動作の一例を示すフローチャートである。
　同図において、周波数キャリブレーション部１０９は、周波数キャリブレーションが起動されると、ＬＣ発振器１００の発振周波数ｆｏｓｃを確認する（ステップＳ９２１）。
　次に、周波数キャリブレーション部１０９は、ＬＣ発振器１００の発振周波数ｆｏｓｃの誤差が許容値以下かどうかを判断する（ステップＳ９２２）。周波数キャリブレーション部１０９は、ＬＣ発振器１００の発振周波数ｆｏｓｃの誤差が許容値以下の場合（ステップＳ９２２のＹｅｓ）、周波数キャリブレーションを終了する。一方、周波数キャリブレーション部１０９は、ＬＣ発振器１００の発振周波数ｆｏｓｃの誤差が許容値以下でない場合（ステップＳ９２２のＮｏ）、容量バンク１１３の容量値を切り替え、ＬＣ発振器１００の発振周波数ｆｏｓｃを変化させる（ステップＳ９２３）。
　次に、周波数キャリブレーション部１０９は、ＬＣ発振器１００の発振周波数ｆｏｓｃが静定されるまで待機した後（ステップＳ９２４）、ステップＳ９２１の処理に戻る。
　図６は、第１の実施の形態に係る２回目の振幅キャリブレーション動作の一例を示すフローチャートである。
　同図において、振幅キャリブレーション部１０６は、振幅キャリブレーションが再び起動されると、コンパレータ出力ｏｕｔを確認する（ステップＳ９３１）。
　次に、振幅キャリブレーション部１０６は、コンパレータ出力ｏｕｔが１以上２未満かどうかを判断する（ステップＳ９３２）。振幅キャリブレーション部１０６は、コンパレータ出力ｏｕｔが１以上２未満の場合（ステップＳ９３２のＹｅｓ）、振幅キャリブレーションを終了する。一方、振幅キャリブレーション部１０６は、コンパレータ出力ｏｕｔが１以上２未満でない場合（ステップＳ９３２のＮｏ）、可変抵抗１１５の抵抗値を調整し、ＬＣ発振器１００のバイアス電流Ｉｂｃを変化させる（ステップＳ９３３）。
　次に、振幅キャリブレーション部１０６は、ＬＣ発振器１００の発振振幅Ｖｏｓｃが静定されるまで待機した後（ステップＳ９３４）、ステップＳ９３１の処理に戻る。
　このように、上述の第１の実施の形態では、ＬＣ発振器１００の発振振幅Ｖｏｓｃの正極側Ｐｏｓにおける検出値Ｖｄｅｔを複数の異なる参照電圧Ｖｒｅｆ１乃至Ｖｒｅｆ３と比較する。これにより、ＬＣ発振器１００の発振振幅Ｖｏｓｃを段階的に調整することができ、周波数キャリブレーション期間ＳＴ３における発振振幅Ｖｏｓｃに比べて、ＬＣ発振器１００の定常動作時の発振振幅Ｖｏｓｃを小さくすることができる。この結果、ＬＣ発振器１００の周波数キャリブレーション中の発振の停止を防止しつつ、定常動作時の消費電力の増大を抑制することができる。また、ＬＣ発振器１００の周波数キャリブレーション中の発振が停止しないように定常動作時の発振振幅Ｖｏｓｃを増大させる必要がなくなり、ＬＣ発振器１００の位相雑音を低減することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、ＬＣ発振器１００の発振信号Ｖｓｄから検出された発振振幅Ｖｏｓｃの検出値Ｖｄｅｔと、参照電圧Ｖｒｅｆ１乃至Ｖｒｅｆ３とを発振振幅Ｖｏｓｃの正極側Ｐｏｓで比較した。この第２の実施の形態では電界効果トランジスタを用いてキャリブレーション回路１０１の検波回路１０２および電圧比較部１０４を構成する。
　図７は、第２の実施の形態に係るキャリブレーション回路の構成例を示す図である。
　同図において、検波回路１０２は、トランジスタ２２１乃至２２３および容量２２４を備える。各トランジスタ２２１乃至２２３は、Ｎチャンネル電界効果トランジスタである。
　各トランジスタ２２１、２２２のドレインは、電源電位Ｖｄｄに接続され、各トランジスタ２２１、２２２のソースは、トランジスタ２２３を介して接地電位Ｇｎｄに接続されている。各トランジスタ２２１、２２２のゲートには、差動入力Ｖｉｎｐ、Ｖｉｎｎとして、差動化された発振信号Ｖｓｄが入力される。トランジスタ２２３には、容量２２４が並列に接続されている。
　参照電圧発生部１０３は、抵抗２３０乃至２３３、トランジスタ２２４、２３５および容量２３６を備える。各トランジスタ２３４、２３５は、Ｎチャンネル電界効果トランジスタである。トランジスタ２３５は、電流源１３４として動作することができる。トランジスタ２３５は、トランジスタ２３４に直列に接続され、トランジスタ２３４のドレインは電源電位Ｖｄｄに接続され、トランジスタ２３５のソースは接地電位Ｇｎｄに接続される。トランジスタ２３４のゲートは、インダクタ１１４の中間タップに接続される。このとき、トランジスタ２３４のゲートには、入力電圧Ｖｃｔとして電源電位Ｖｄｄが印加される。
　抵抗２３０乃至２３３は互いに直列に接続され、抵抗２３３の一端は電源電位Ｖｄｄに接続され、抵抗２３０の一端はトランジスタ２３５を介して接地電位Ｇｎｄに接続される。トランジスタ２３５には、容量２３６が並列に接続される。
　電圧比較部１０４は、トランジスタ２４１乃至２４７、２５１乃至２５７、２６１乃至２６７を備える。各トランジスタ２４１、２４２、２４５、２４６、２５１、２５２、２５５、２５６、２６１、２６２、２６５、２６６は、Ｎチャンネル電界効果トランジスタである。各トランジスタ２４３、２４４、２４７、２５３、２５４、２５７、２６３、２６４、２６７は、Ｐチャンネル電界効果トランジスタである。
　コンパレータ１４１において、各トランジスタ２４１、２４２は、トランジスタ２４３、２４４に直列に接続されている。各トランジスタ２４１、２４２のソースは、トランジスタ２４５を介して接地電位Ｇｎｄに接続されている。トランジスタ２４１のゲートは、トランジスタ２２２のソースに接続され、トランジスタ２４２のゲートは、抵抗２３０、２３１の接続点に接続されている。各トランジスタ２４３、２４４のゲートは、トランジスタ２４３のドレインに接続されている。トランジスタ２４６は、トランジスタ２４７に直列に接続されている。トランジスタ２４６のソースは、接地電位Ｇｎｄに接続されている。トランジスタ２４７のソースは、電源電位Ｖｄｄに接続され、トランジスタ２４７のゲートは、トランジスタ２４４のドレインに接続されている。トランジスタ２４７のドレインからは、出力電圧Ｖｏｕｔ１が出力される。
　コンパレータ１４２において、各トランジスタ２５１、２５２は、トランジスタ２５３、２５４に直列に接続されている。各トランジスタ２５１、２５２のソースは、トランジスタ２５５を介して接地電位Ｇｎｄに接続されている。トランジスタ２５１のゲートは、トランジスタ２２２のソースに接続され、トランジスタ２５２のゲートは、抵抗２３１、２３２の接続点に接続されている。各トランジスタ２５３、２５４のゲートは、トランジスタ２５３のドレインに接続されている。トランジスタ２５６は、トランジスタ２５７に直列に接続されている。トランジスタ２５６のソースは、接地電位Ｇｎｄに接続されている。トランジスタ２５７のソースは、電源電位Ｖｄｄに接続され、トランジスタ２５７のゲートは、トランジスタ２５４のドレインに接続されている。トランジスタ２５７のドレインからは、出力電圧Ｖｏｕｔ２が出力される。
　コンパレータ１４３において、各トランジスタ２６１、２６２は、トランジスタ２６３、２６４に直列に接続されている。各トランジスタ２６１、２６２のソースは、トランジスタ２６５を介して接地電位Ｇｎｄに接続されている。トランジスタ２６１のゲートは、トランジスタ２２２のソースに接続され、トランジスタ２６２のゲートは、抵抗２３２、２３３の接続点に接続されている。各トランジスタ２６３、２６４のゲートは、トランジスタ２６３のドレインに接続されている。トランジスタ２６６は、トランジスタ２６７に直列に接続されている。トランジスタ２６６のソースは、接地電位Ｇｎｄに接続されている。トランジスタ２６７のソースは、電源電位Ｖｄｄに接続され、トランジスタ２６７のゲートは、トランジスタ２６４のドレインに接続されている。トランジスタ２６７のドレインからは、出力電圧Ｖｏｕｔ３が出力される。
　また、電源電位Ｖｄｄと接地電位Ｇｎｄとの間には、電流源２０１を介してトランジスタ２０２が接続されている。トランジスタ２０２は、Ｎチャンネル電界効果トランジスタである。各トランジスタ２０２、２２３、２３５、２４５、２４６、２５５、２５６、２６５、２６６のゲートは、トランジスタ２０２のドレインに接続されている。このとき、トランジスタ２０２、２２３、２３５、２４５、２４６、２５５、２５６、２６５、２６６は、カレントミラー動作を行うことができる。
　そして、検波回路１０２において、差動化された発振信号Ｖｓｄが差動入力Ｖｉｎｐ、Ｖｉｎｎとして各トランジスタ２２１、２２２のゲートに入力され、トランジスタ２２１、２２２の差動動作に基づいて発振信号Ｖｓｄが全波整流される。そして、その全波整流された波形は容量２３６にて平滑化されることで、発振振幅Ｖｏｓｃの正極側における検出値Ｖｄｅｔが検出され、各トランジスタ２４１、２５１、２６１のゲートに印加される。
　また、参照電圧発生部１０３において、トランジスタ２３５にて生成された電流が抵抗２３０乃至２３３を流れることで、参照電圧Ｖｒｅｆ１乃至Ｖｒｅｆ３が生成され、各トランジス２４２、２５２、２６２のゲートに印加される。
　ここで、各抵抗２３０乃至２３３の抵抗値をＲ０乃至Ｒ３とすると、参照電圧Ｖｒｅｆ１乃至Ｖｒｅｆ３は、次式で与えることができる。
　　Ｖｒｅｆ１＝Ｖｄｄ－（Ｒ１＋Ｒ２＋Ｒ３）・Ｖｇｓ／（Ｒ０＋Ｒ１＋Ｒ２＋Ｒ３）
　　Ｖｒｅｆ２＝Ｖｄｄ－（Ｒ２＋Ｒ３）・Ｖｇｓ／（Ｒ０＋Ｒ１＋Ｒ２＋Ｒ３）
　　Ｖｒｅｆ３＝Ｖｄｄ－（Ｒ３）・Ｖｇｓ／（Ｒ０＋Ｒ１＋Ｒ２＋Ｒ３）
　ただし、Ｖｇｓは、トランジスタ２２１、２２２が平衡状態にあるときのゲート/ソース間電圧である。このとき、トランジスタ２３４のゲート/ソース間電圧と、各トランジスタ２２１、２２２のゲート/ソース間電圧とが互いに等しくなるように、トランジスタ２３５の電流を設定することができる。
　そして、トランジスタ２４３、２４４のカレントミラー動作に基づいて、各トランジスタ２４１、２４２のドレイン電流が設定される。そして、発振振幅Ｖｏｓｃの検出値Ｖｄｅｔと参照電圧Ｖｒｅｆ１との大小関係に応じてトランジスタ２４２のドレイン電位が変化し、そのドレイン電位がトランジスタ２４７のゲートに印加されることで、トランジスタ２４７のオンとオフが切り替わる。このとき、Ｖｄｅｔ＞Ｖｒｅｆ１の場合、トランジスタ２４７がオンし、出力電圧Ｖｏｕｔ１はハイレベルになり、Ｖｄｅｔ＜Ｖｒｅｆ１の場合、トランジスタ２４７がオフし、出力電圧Ｖｏｕｔ１はロウレベルになる。
　また、トランジスタ２５３、２５４のカレントミラー動作に基づいて、各トランジスタ２５１、２５２のドレイン電流が設定される。そして、発振振幅Ｖｏｓｃの検出値Ｖｄｅｔと参照電圧Ｖｒｅｆ２との大小関係に応じてトランジスタ２５２のドレイン電位が変化し、そのドレイン電位がトランジスタ２５７のゲートに印加されることで、トランジスタ２５７のオンとオフが切り替わる。このとき、Ｖｄｅｔ＞Ｖｒｅｆ２の場合、トランジスタ２５７がオンし、出力電圧Ｖｏｕｔ２はハイレベルになり、Ｖｄｅｔ＜Ｖｒｅｆ２の場合、トランジスタ２５７がオフし、出力電圧Ｖｏｕｔ２はロウレベルになる。
　また、トランジスタ２６３、２６４のカレントミラー動作に基づいて、各トランジスタ２６１、２６２のドレイン電流が設定される。そして、発振振幅Ｖｏｓｃの検出値Ｖｄｅｔと参照電圧Ｖｒｅｆ３との大小関係に応じてトランジスタ２６２のドレイン電位が変化し、そのドレイン電位がトランジスタ２６７のゲートに印加されることで、トランジスタ２６７のオンとオフが切り替わる。このとき、Ｖｄｅｔ＞Ｖｒｅｆ３の場合、トランジスタ２６７がオンし、出力電圧Ｖｏｕｔ３はハイレベルになり、Ｖｄｅｔ＜Ｖｒｅｆ３の場合、トランジスタ２６７がオフし、出力電圧Ｖｏｕｔ３はロウレベルになる。
　このように、上述の第２の実施の形態では、電界効果トランジスタを用いてキャリブレーション回路１０１の検波回路１０２および電圧比較部１０４を構成する。これにより、キャリブレーション回路１０１を集積化することができ、キャリブレーション回路１０１の小型化および低価格化を図ることができる。
　なお、上述の実施の形態では、ＬＣ発振器の発振振幅の正極側において発振振幅の検出値を３つの異なる参照電圧と比較する構成について説明した。これ以外にも、ＬＣ発振器の発振振幅の正極側において発振振幅の検出値を２または４以上の異なる参照電圧と比較する構成であってもよい。また、上述の実施の形態では、ＬＣ発振器の発振振幅の正極側においてＬＣ発振器の発振振幅を複数の異なる参照電圧と比較する構成について説明した。これ以外にも、ＬＣ発振器の発振振幅の負極側においてＬＣ発振器の発振振幅を複数の異なる参照電圧と比較する構成であってもよい。
　また、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。また、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）複数の異なる参照電圧を発生する参照電圧発生部と、
　ＬＣ発振器の発振信号から検出された発振振幅の検出値と前記複数の異なる参照電圧とを前記発振振幅の同極性側で比較する電圧比較部と、
　前記電圧比較部による比較結果に基づいて前記発振振幅を調整する振幅調整部と
を具備するキャリブレーション回路。
（２）前記発振振幅の同極性側は、前記発振振幅の正極側または負極側である
前記（１）記載のキャリブレーション回路。
（３）前記ＬＣ発振器の発振周波数を調整する周波数調整部をさらに具備する前記（１）または（２）に記載のキャリブレーション回路。
（４）前記ＬＣ発振器の発振信号の検波に基づいて、前記ＬＣ発振器の発振振幅の同極性側における検出値を検出する検波回路をさらに具備する前記（１）から（３）のいずれかに記載のキャリブレーション回路。
（５）前記検波回路は、
　前記ＬＣ発振器の発振信号の全波整流を行う全波整流回路と、
　前記全波整流回路で全波整流された波形を平滑化する平滑化回路とを備える
前記（４）記載のキャリブレーション回路。
（６）前記参照電圧は、第１参照電圧と、前記第１参照電圧よりも大きな第２参照電圧と、前記第２参照電圧よりも大きな第３参照電圧とを備え、
　前記振幅調整部は、第１振幅キャリブレーション期間において、前記発振振幅の同極性側において前記発振振幅の検出値が前記第３参照電圧以上になるように前記発振振幅を調整し、
　前記周波数調整部は、前記第１振幅キャリブレーション期間後の周波数キャリブレーション期間において、前記ＬＣ発振器の周波数誤差が許容値以下になるように前記発振周波数を調整し、
　前記振幅調整部は、前記周波数キャリブレーション期間後の第２振幅キャリブレーション期間において、前記発振振幅の同極性側において前記発振振幅の検出値が前記第１参照電圧以上で前記第２参照電圧未満になるように前記発振振幅を調整する
前記（１）から（５）のいずれかに記載のキャリブレーション回路。
（７）前記第１振幅キャリブレーション期間、前記周波数キャリブレーション期間および前記第２振幅キャリブレーション期間を管理するステート管理部をさらに具備する前記（６）記載のキャリブレーション回路。
　１００　ＬＣ発振器
　１０１　キャリブレーション回路
　１１１、１１２　トランジスタ
　１１３　容量バンク
　１１４　インダクタ
　１１５　可変抵抗
　１０２　検波回路
　１２１　全波整流回路
　１２２　平滑化回路
　１０３　参照電圧発生部
　１３１～１３３　抵抗
　１３４　電流源
　１０４　電圧比較部
　１４１～１４３　コンパレータ
　１０６　振幅キャリブレーション部
　１０７　分周回路
　１０８　カウンタ
　１０９　周波数キャリブレーション部
　１１０　ステート管理部

Claims (7)

  1. 　複数の異なる参照電圧を発生する参照電圧発生部と、
    　ＬＣ発振器の発振信号から検出された発振振幅の検出値と前記複数の異なる参照電圧とを前記発振振幅の同極性側で比較する電圧比較部と、
    　前記電圧比較部による比較結果に基づいて前記発振振幅を調整する振幅調整部と
    を具備するキャリブレーション回路。
  2. 　前記発振振幅の同極性側は、前記発振振幅の正極側または負極側である
    請求項１記載のキャリブレーション回路。
  3. 　前記ＬＣ発振器の発振周波数を調整する周波数調整部をさらに具備する請求項１記載のキャリブレーション回路。
  4. 　前記ＬＣ発振器の発振信号の検波に基づいて、前記ＬＣ発振器の発振振幅の同極性側の検出値を検出する検波回路をさらに具備する請求項１記載のキャリブレーション回路。
  5. 　前記検波回路は、
    　前記ＬＣ発振器の発振信号の全波整流を行う全波整流回路と、
    　前記全波整流回路で全波整流された波形を平滑化する平滑化回路とを備える
    請求項４記載のキャリブレーション回路。
  6. 　前記参照電圧は、第１参照電圧と、前記第１参照電圧よりも大きな第２参照電圧と、前記第２参照電圧よりも大きな第３参照電圧とを備え、
    　前記振幅調整部は、第１振幅キャリブレーション期間において、前記発振振幅の同極性側において前記発振振幅の検出値が前記第３参照電圧以上になるように前記発振振幅を調整し、
    　前記周波数調整部は、前記第１振幅キャリブレーション期間後の周波数キャリブレーション期間において、前記ＬＣ発振器の周波数誤差が許容値以下になるように前記発振周波数を調整し、
    　前記振幅調整部は、前記周波数キャリブレーション期間後の第２振幅キャリブレーション期間において、前記発振振幅の同極性側において前記発振振幅の検出値が前記第１参照電圧以上で前記第２参照電圧未満になるように前記発振振幅を調整する
    請求項３記載のキャリブレーション回路。
  7. 　前記第１振幅キャリブレーション期間、前記周波数キャリブレーション期間および前記第２振幅キャリブレーション期間を管理するステート管理部をさらに具備する請求項６記載のキャリブレーション回路。
PCT/JP2022/042342 2022-01-12 2022-11-15 キャリブレーション回路 WO2023135919A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2022-003131 2022-01-12
JP2022003131 2022-01-12

Publications (1)

Publication Number Publication Date
WO2023135919A1 true WO2023135919A1 (ja) 2023-07-20

Family

ID=87278902

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/042342 WO2023135919A1 (ja) 2022-01-12 2022-11-15 キャリブレーション回路

Country Status (1)

Country Link
WO (1) WO2023135919A1 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001345696A (ja) * 2000-05-30 2001-12-14 Oki Electric Ind Co Ltd チューニング回路
JP2008219432A (ja) * 2007-03-02 2008-09-18 Toyota Industries Corp 電圧制御発振器の位相雑音最適化方法および位相雑音最適化装置
WO2010055619A1 (ja) * 2008-11-13 2010-05-20 日本電気株式会社 周波数シンセサイザ、無線通信装置、及び無線通信装置の制御方法
US20140266487A1 (en) * 2013-03-15 2014-09-18 Microchip Technology Incorporated Low EMI Wide Frequency Range Oscillator With Automatic Digital Amplitude Control
JP2016181781A (ja) * 2015-03-24 2016-10-13 パナソニック株式会社 発振信号生成回路
CN108199710A (zh) * 2017-12-25 2018-06-22 深圳市紫光同创电子有限公司 一种振荡器校正电路及振荡器校正方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001345696A (ja) * 2000-05-30 2001-12-14 Oki Electric Ind Co Ltd チューニング回路
JP2008219432A (ja) * 2007-03-02 2008-09-18 Toyota Industries Corp 電圧制御発振器の位相雑音最適化方法および位相雑音最適化装置
WO2010055619A1 (ja) * 2008-11-13 2010-05-20 日本電気株式会社 周波数シンセサイザ、無線通信装置、及び無線通信装置の制御方法
US20140266487A1 (en) * 2013-03-15 2014-09-18 Microchip Technology Incorporated Low EMI Wide Frequency Range Oscillator With Automatic Digital Amplitude Control
JP2016181781A (ja) * 2015-03-24 2016-10-13 パナソニック株式会社 発振信号生成回路
CN108199710A (zh) * 2017-12-25 2018-06-22 深圳市紫光同创电子有限公司 一种振荡器校正电路及振荡器校正方法

Similar Documents

Publication Publication Date Title
JP2010183722A (ja) Ｄｃ−ｄｃコンバータおよびスイッチング制御回路
TWI455462B (zh) 準諧振電源控制器及其方法
TWI470932B (zh) 差分式振幅控制鋸齒波產生器及產生雙差分式鋸齒波信號之方法
US8912780B2 (en) Switching control circuit
US20050007168A1 (en) Digital duty cycle correction circuit and method for multi-phase clock
US7906951B2 (en) Switching regulator having reverse current detector
JP5621673B2 (ja) 検波回路
JP7241945B2 (ja) 無線給電装置、及び無線給電装置の電流測定方法
KR20100081472A (ko) 전원 전압 및 온도 변화에 상관없이 일정한 오실레이션신호를 공급할 수 있는 오실레이터, 및 상기 오실레이터를 포함하는 신호처리장치
JP3706852B2 (ja) スイッチング電源装置
US10680587B2 (en) RC oscillator watchdog circuit
JP2010193260A (ja) Ｐｌｌ回路及び発振装置
JP2004007588A (ja) 位相同期ループ回路および半導体集積回路装置
Gangopadhyay et al. UVFR: A Unified Voltage and Frequency Regulator with 500MHz/0.84 V to 100KHz/0.27 V operating range, 99.4% current efficiency and 27% supply guardband reduction
US8159306B2 (en) Integrated circuit with low temperature coefficient and associated calibration method
KR101208565B1 (ko) 높은 개시 이득과 함께 위상 노이즈 및 지터를 줄일 수 있는 전압 제어 발진기 및 그 방법
CN106933296B (zh) 振荡电路
US7199653B2 (en) Semiconductor device with operation mode set by external resistor
WO2023135919A1 (ja) キャリブレーション回路
JP2005318122A (ja) チャージポンプ回路及びこのチャージポンプ回路を用いたｐｌｌ回路
JP2014140269A5 (ja)
JP5798328B2 (ja) スイッチングレギュレータ制御回路及びスイッチングレギュレータ
TW463465B (en) Charge pump circuit
WO1995022064A1 (en) A phase detector with minimized phase detection error
US8917122B1 (en) Frequency dividers

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22920439

Country of ref document: EP

Kind code of ref document: A1