JP2010118802A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路 Download PDFInfo
- Publication number
- JP2010118802A JP2010118802A JP2008289371A JP2008289371A JP2010118802A JP 2010118802 A JP2010118802 A JP 2010118802A JP 2008289371 A JP2008289371 A JP 2008289371A JP 2008289371 A JP2008289371 A JP 2008289371A JP 2010118802 A JP2010118802 A JP 2010118802A
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- channel mos
- voltage
- power
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Electronic Switches (AREA)
Abstract
【課題】リセットタイミングのバラツキを低減するとともに、通常動作時の消費電力を低減し、且つ回路面積を小さくする低電流小型のパワーオンリセット回路を提供する。
【解決手段】電源電圧を分圧する複数のトランジスタからなる分圧回路と、分圧回路で分圧された電圧に基づいて電源電圧が所定値以上か否かを検出する回路とからなる電圧検出回路と、電圧検出回路の出力信号が入力するインバータと、インバータの入力と接地との間に接続されたトランジスタと、を備えるパワーオンリセット回路である。
【選択図】図1
【解決手段】電源電圧を分圧する複数のトランジスタからなる分圧回路と、分圧回路で分圧された電圧に基づいて電源電圧が所定値以上か否かを検出する回路とからなる電圧検出回路と、電圧検出回路の出力信号が入力するインバータと、インバータの入力と接地との間に接続されたトランジスタと、を備えるパワーオンリセット回路である。
【選択図】図1
Description
本発明は、リセット信号を出力するパワーオンリセット回路に関する。
従来、電源オン時に、回路各部をリセットするためのリセット信号を出力するパワーオンリセット回路として種々の提案がされている。
特許文献1には、低消費電力・低電源電圧の半導体装置でも使用可能なパワーオンリセット回路が提案されている。
特許文献1には、低消費電力・低電源電圧の半導体装置でも使用可能なパワーオンリセット回路が提案されている。
特許文献2には、電源電圧が緩やかに上昇する場合にも、リセット信号を確実に出力する提案がされている。
しかしながら、パワーオンリセット回路に電源電圧が印加されると、通常動作時に各枝に定常電流が流れているため、システム待機時の消費電力が増える。また、抵抗に流れる電流を抑えるためには高抵抗が必要となり、高抵抗を設けるために回路面積が大きくなるという問題がある。
しかしながら、パワーオンリセット回路に電源電圧が印加されると、通常動作時に各枝に定常電流が流れているため、システム待機時の消費電力が増える。また、抵抗に流れる電流を抑えるためには高抵抗が必要となり、高抵抗を設けるために回路面積が大きくなるという問題がある。
また、パワーオンリセット回路を構成する抵抗、MOSトランジスタなどの素子それぞれのデバイス変動・環境変動によりMOSトランジスタが動作するタイミングが異なり、リセット信号を出力するタイミングのバラツキが発生する。
特開2001−345690号公報
特開2007−272429号公報
上記のような実情に鑑みてなされたものであり、リセットタイミングのバラツキを低減するとともに、通常動作時の消費電力を低減し、且つ回路面積を小さくする低電流小型のパワーオンリセット回路を提供することを目的とする。
態様のひとつであるパワーオンリセット回路は、分圧回路、電圧検出回路、インバータ、トランジスタなどを備えている。分圧回路は、電源電圧を分圧する複数のトランジスタを有している。電圧検出回路は、前記分圧回路で分圧された電圧に基づいて電源電圧が所定値以上か否かを検出する。インバータは前記電圧検出回路の出力信号を入力する。トランジスタは、前記インバータの入力と接地との間に接続されている。
上記構成により、リセットタイミングのバラツキを低減するとともに、通常動作時の消費電力を低減し、且つ回路面積を小さくすることができる。
例えば、前記分圧回路は、PチャンネルMOSトランジスタまたはNチャンネルMOSトランジスタにより構成され、前記PチャンネルMOSトランジスタのゲートと前記NチャンネルMOSトランジスタのソースは接地され、前記NチャンネルMOSトランジスタのゲートと前記PチャンネルMOSトランジスタのソースを電源に接続され、前記PチャンネルMOSトランジスタと前記NチャンネルMOSトランジスタのドレインは接続される。
例えば、前記分圧回路は、PチャンネルMOSトランジスタまたはNチャンネルMOSトランジスタにより構成され、前記PチャンネルMOSトランジスタのゲートと前記NチャンネルMOSトランジスタのソースは接地され、前記NチャンネルMOSトランジスタのゲートと前記PチャンネルMOSトランジスタのソースを電源に接続され、前記PチャンネルMOSトランジスタと前記NチャンネルMOSトランジスタのドレインは接続される。
また、電源電圧が所定値以上か否かを検出するために、前記分圧回路で分圧された電圧がゲートに印加されるNチャンネルMOSトランジスタを備えている。
また、電源電圧が所定値以上か否かを検出する前記回路の前記NチャンネルMOSトランジスタのドレインに、PチャンネルMOSトランジスタのドレインは接続され、該PチャンネルMOSトランジスタのソースは電源は接続され、ゲートは接地されることにより、さらにリセットタイミングのバラツキを低減するとともに、通常動作時の消費電力を低減し、且つ回路面積を小さくすることができる。
また、電源電圧が所定値以上か否かを検出する前記回路の前記NチャンネルMOSトランジスタのドレインに、PチャンネルMOSトランジスタのドレインは接続され、該PチャンネルMOSトランジスタのソースは電源は接続され、ゲートは接地されることにより、さらにリセットタイミングのバラツキを低減するとともに、通常動作時の消費電力を低減し、且つ回路面積を小さくすることができる。
リセットタイミングのバラツキを低減するとともに、通常動作時の消費電力を低減し、且つ回路面積を小さくすることができる。
(実施例1)
以下、本発明の実施の形態について図面を参照して説明する。
(回路構成)
図1は、パワーオンリセット回路1の回路図である。このパワーオンリセット回路1は、例えば、MOS集積回路基板上に形成される。
以下、本発明の実施の形態について図面を参照して説明する。
(回路構成)
図1は、パワーオンリセット回路1の回路図である。このパワーオンリセット回路1は、例えば、MOS集積回路基板上に形成される。
図1において、PチャンネルMOSトランジスタPM1とNチャンネルMOSトランジスタNM1は、電源(VDD)と接地(GND)との間に直列に接続されている。PチャンネルMOSトランジスタPM1のゲートは接地に接続され、ソースは電源に接続されている。従来、PチャンネルMOSトランジスタPM1とNチャンネルMOSトランジスタNM1の箇所に高抵抗を用いていたが、MOSトランジスタを用いて高抵抗を実現し、さらに回路面積を縮小することができる。
NチャンネルMOSトランジスタNM1のゲートは電源に接続され、ソースは接地に接続されている。PチャンネルMOSトランジスタPM1とNチャンネルMOSトランジスタNM1のドレインは、NチャンネルMOSトランジスタNM2のゲートに接続されている。NチャンネルMOSトランジスタNM2のドレインは抵抗R1を介して電源に接続され、ソースは接地に接続されている。
PチャンネルMOSトランジスタPM1とNチャンネルMOSトランジスタNM1は分圧回路に対応し、抵抗R1とNチャンネルMOSトランジスタNM2は電源電圧が所定値以上か否かを検出する(電圧検出回路)。
このように、分圧回路にMOSトランジスタを用いているので、半導体の製造条件等によりNチャンネルMOSトランジスタNM2の閾値電圧が変化した場合に、分圧回路のMOSトランジスタの閾値電圧も同じように変化するので、閾値電圧の変動による電源電圧の検出誤差を小さくできる。
電源電圧をPチャンネルMOSトランジスタPM1とNチャンネルMOSトランジスタNM1で分圧した電圧がNチャンネルMOSトランジスタNM2の閾値電圧Vth1未満のときには、NチャンネルMOSトランジスタNM2の出力電圧は電源電圧(ハイレベル)となる。
NチャンネルMOSトランジスタNM2のドレインはインバータINV1とNチャンネルMOSトランジスタNM3のドレインに接続されている。
インバータINV1の出力は、インバータINV2の入力とNチャンネルMOSトランジスタNM3のゲートに接続されている。
インバータINV1の出力は、インバータINV2の入力とNチャンネルMOSトランジスタNM3のゲートに接続されている。
NチャンネルMOSトランジスタNM3のドレインとキャパシタC1の他端は電源に接続されている。
インバータINV2とINV3は縦続接続されており、インバータINV1の出力信号がインバータINV2で反転され、さらにインバータINV2の出力信号がインバータINV3で反転されてリセット信号として、図示しないロジック回路等に出力される。
(動作説明)
ここで、上記のパワーオンリセット回路1の動作を説明する。電源がオフされているときには、電源電圧をPチャンネルMOSトランジスタPM1とNチャンネルMOSトランジスタNM1で分圧した電圧は0Vであり、NチャンネルMOSトランジスタNM2はオフ状態となる。このとき、インバータINV1の入力には電源電圧が印加されるが、電源電圧は0VであるのでインバータINV1の出力も0Vとなる。
インバータINV2とINV3は縦続接続されており、インバータINV1の出力信号がインバータINV2で反転され、さらにインバータINV2の出力信号がインバータINV3で反転されてリセット信号として、図示しないロジック回路等に出力される。
(動作説明)
ここで、上記のパワーオンリセット回路1の動作を説明する。電源がオフされているときには、電源電圧をPチャンネルMOSトランジスタPM1とNチャンネルMOSトランジスタNM1で分圧した電圧は0Vであり、NチャンネルMOSトランジスタNM2はオフ状態となる。このとき、インバータINV1の入力には電源電圧が印加されるが、電源電圧は0VであるのでインバータINV1の出力も0Vとなる。
電源がオンされ、電源電圧が上昇を開始しても、電源電圧をPチャンネルMOSトランジスタPM1とNチャンネルMOSトランジスタNM1で分圧した電圧がNチャンネルMOSトランジスタNM2の閾値電圧Vth1未満のときには、NチャンネルMOSトランジスタNM2はオフ状態となり、NチャンネルMOSトランジスタNM2の出力電圧は電源電圧となる。NチャンネルMOSトランジスタNM2の出力電圧が電源電圧のとき、インバータINV1の出力はローレベルの状態を保持する。NチャンネルMOSトランジスタNM3はオフ状態となっている。
電源電圧が上昇し、電源電圧をPチャンネルMOSトランジスタPM1とNチャンネルMOSトランジスタNM1で分圧した電圧が、NチャンネルMOSトランジスタNM2の閾値電圧Vth1以上となると、NチャンネルMOSトランジスタNM2がオンし、NチャンネルMOSトランジスタNM2の出力電圧がハイレベルからローレベルに変化する。NチャンネルMOSトランジスタNM2の出力がローレベルになると、インバータINV1の出力がハイレベルに変化する。
インバータINV1の出力がハイレベルに変化すると、NチャンネルMOSトランジスタNM3がオンする。NチャンネルMOSトランジスタNM3がオンすると、インバータINV1の入力がローレベルとなり、インバータINV1の出力はハイレベルの状態が保持される。
また、NチャンネルMOSトランジスタNM2の出力がローレベルになると、キャパシタC1の充電が開始され、キャパシタC1が電源電圧に充電される。
このようにインバータINV1の出力がハイレベルになった状態を保持することで、電源電圧が短い周期で変化した場合でも、インバータINV1の出力がハイレベルとローレベルを繰り返すのを防止している。
このようにインバータINV1の出力がハイレベルになった状態を保持することで、電源電圧が短い周期で変化した場合でも、インバータINV1の出力がハイレベルとローレベルを繰り返すのを防止している。
上記説明したパワーオンリセット回路1は、電源電圧をトランジスタで分圧した電圧が、NチャンネルMOSトランジスタNM2の閾値電圧Vth1以上か否かを検出しているので、電源電圧の立ち上がりの傾きに依存せずに、電源電圧が所定値に達したときにリセット信号をローレベルからハイレベルに切り換えることができる。
従って、電源電圧が緩やかに上昇する場合でも、電源オン時にロジック回路等をリセットするためのローレベルのリセット信号を確実に出力することができる。
(波形の説明)
図2は、電源電圧とパワーオンリセット信号の波形を示す図であり、上側の波形図が電源電圧の時間的変化を示し、下側の波形図がパワーオンリセット信号の時間的変化を示す。図2の縦軸は電圧を示し、横軸は時間を示す。また、図2の約2.3Vの位置の水平の線は、NチャンネルMOSトランジスタNM2がオフからオン状態に変化するときの電源電圧を示す。
(波形の説明)
図2は、電源電圧とパワーオンリセット信号の波形を示す図であり、上側の波形図が電源電圧の時間的変化を示し、下側の波形図がパワーオンリセット信号の時間的変化を示す。図2の縦軸は電圧を示し、横軸は時間を示す。また、図2の約2.3Vの位置の水平の線は、NチャンネルMOSトランジスタNM2がオフからオン状態に変化するときの電源電圧を示す。
以下、図2の波形図を参照しながら、パワーオンリセット回路1の動作を説明する。
図2に示すように電源がオンされた直後の一定期間は、電源電圧をPチャンネルMOSトランジスタPM1とNチャンネルMOSトランジスタNM1で分圧した電圧がNチャンネルMOSトランジスタNM2の閾値電圧Vth1未満となるので、その間ローレベルのパワーオンリセット信号が出力される。そして、電源電圧の分圧した電圧がNチャンネルMOSトランジスタNM2の閾値電圧Vth1以上となると、パワーオンリセット信号がハイレベルに変化する。電源がオンされてパワーオンリセット信号がローレベルからハイレベルに変化するまでの期間がリセット期間となる。
図2に示すように電源がオンされた直後の一定期間は、電源電圧をPチャンネルMOSトランジスタPM1とNチャンネルMOSトランジスタNM1で分圧した電圧がNチャンネルMOSトランジスタNM2の閾値電圧Vth1未満となるので、その間ローレベルのパワーオンリセット信号が出力される。そして、電源電圧の分圧した電圧がNチャンネルMOSトランジスタNM2の閾値電圧Vth1以上となると、パワーオンリセット信号がハイレベルに変化する。電源がオンされてパワーオンリセット信号がローレベルからハイレベルに変化するまでの期間がリセット期間となる。
実施例1ではパワーオンリセット回路1は、電源電圧を分圧した電圧をNチャンネルMOSトランジスタNM2のゲートに印加しているので、電源がオンされてから電源電圧が所定値に達するまでの期間確実にローレベルのパワーオンリセット信号を出力することができる。すなわち、電源電圧が緩やかに上昇し、その立ち上がり時間が長い場合でも、電源電圧が一定電圧(ロジック回路等が動作可能な電圧)に達するまでの所定期間ローレベルのパワーオンリセット信号を出力することができる。これにより、電源電圧がロジック回路等の動作が可能な電圧になった時点でローレベルのリセット信号を供給し、確実に回路をリセットすることができる。
なお、電源電圧を検出する回路にキャパシタが含まれていないのでキャパシタの容量の誤差の影響も受けない。
また、上記説明したトランジスタは、PチャンネルMOSトランジスタPM1とNチャンネルMOSトランジスタNM1の特性が揃うように、回路基板上の近い位置に、もしくは隣接して配置する。また、チャンネル幅Wとチャンネル長Lとの比W/Lと、MOSトランジスタM1のチャンネル幅W’とチャンネル長L’の比W’/L’の比は、例えば、W/L:W’/L’=2:1に設計する。
また、上記説明したトランジスタは、PチャンネルMOSトランジスタPM1とNチャンネルMOSトランジスタNM1の特性が揃うように、回路基板上の近い位置に、もしくは隣接して配置する。また、チャンネル幅Wとチャンネル長Lとの比W/Lと、MOSトランジスタM1のチャンネル幅W’とチャンネル長L’の比W’/L’の比は、例えば、W/L:W’/L’=2:1に設計する。
上記のようにMOSトランジスタを用いることにより、システム待機時の消費電力や動作時の消費電力を抑えることができ、さらに回路面積を縮小することができる。
また、MOSトランジスタにより分圧をし、NチャンネルMOSトランジスタNM2のバイアスを決定しているため、それぞれのデバイス変動・環境変動によりリセットタイミングのバラツキを抑制することができる。
また、MOSトランジスタにより分圧をし、NチャンネルMOSトランジスタNM2のバイアスを決定しているため、それぞれのデバイス変動・環境変動によりリセットタイミングのバラツキを抑制することができる。
上記のパワーオンリセット回路1は、分圧回路にMOSトランジスタを用いているので、半導体の製造条件等によりMOSトランジスタの閾値電圧Vth1が変化した場合に、分圧回路のMOSトランジスタM3の閾値電圧Vth3も同じように変化するので、閾値電圧Vthの変動による電源電圧の検出誤差を小さくできる。
(実施例2)
図3は、本発明のパワーオンリセット回路2の回路図である。
(実施例2)
図3は、本発明のパワーオンリセット回路2の回路図である。
パワーオンリセット回路2は、抵抗R1をPチャンネルMOSトランジスタPM2に変更した回路であり、その他の回路は図1と同じである。図1と同じ回路には同じ符号を付けてそれらの説明を省略する。
図3において、PチャンネルMOSトランジスタPM2のゲートには接地に接続され、ソースは電源に接続され、ドレインはNチャンネルMOSトランジスタNM2に接続されている。
上記構成により、さらに、システム待機時の消費電力や動作時の消費電力を抑えることができ、さらに回路面積を縮小することができる。
また、MOSトランジスタにより分圧をし、NチャンネルMOSトランジスタNM2のバイアスを決定しているため、それぞれのデバイス変動・環境変動によりリセットタイミングのバラツキを抑制することができる。
また、MOSトランジスタにより分圧をし、NチャンネルMOSトランジスタNM2のバイアスを決定しているため、それぞれのデバイス変動・環境変動によりリセットタイミングのバラツキを抑制することができる。
本発明は上述した実施の形態に限らず、例えば、以下のように構成しても良い。
(1)実施例に示した各MOSトランジスタ(PM1、PM2、NM1〜NM3)は複数のトランジスタにより構成してもよい。
(1)実施例に示した各MOSトランジスタ(PM1、PM2、NM1〜NM3)は複数のトランジスタにより構成してもよい。
1、2 パワーオンリセット回路、
NM1、NM2、NM3 NチャンネルMOSトランジスタ、
PM1、PM2 PチャンネルMOSトランジスタ、
R1 抵抗、
C1 キャパシタ、
INV1、INV2、INV3 インバータ、
NM1、NM2、NM3 NチャンネルMOSトランジスタ、
PM1、PM2 PチャンネルMOSトランジスタ、
R1 抵抗、
C1 キャパシタ、
INV1、INV2、INV3 インバータ、
Claims (4)
- 電源電圧を分圧する複数のトランジスタからなる分圧回路と、
前記分圧回路で分圧された電圧に基づいて電源電圧が所定値以上か否かを検出する電圧検出回路と、
前記電圧検出回路の出力信号が入力するインバータと、
前記インバータの入力と接地との間に接続されたトランジスタと、
を備えることを特徴とするパワーオンリセット回路。 - 前記分圧回路は、PチャンネルMOSトランジスタ及びNチャンネルMOSトランジスタにより構成され、
前記PチャンネルMOSトランジスタのゲートと前記NチャンネルMOSトランジスタのソースは接地され、前記NチャンネルMOSトランジスタのゲートと前記PチャンネルMOSトランジスタのソースは電源に接続され、前記PチャンネルMOSトランジスタと前記NチャンネルMOSトランジスタのそれぞれのドレインは接続されることを特徴とする請求項1に記載のパワーオンリセット回路。 - 前記電圧検出回路は、前記分圧回路で分圧された電圧がゲートに印加されるNチャンネルMOSトランジスタを備えることを特徴とする請求項2に記載のパワーオンリセット回路。
- 前記電圧検出回路である前記NチャンネルMOSトランジスタのドレインに、PチャンネルMOSトランジスタのドレインは接続され、該PチャンネルMOSトランジスタのソースは電源に接続され、ゲートは接地されることを特徴とする請求項3に記載のパワーオンリセット回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008289371A JP2010118802A (ja) | 2008-11-12 | 2008-11-12 | パワーオンリセット回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008289371A JP2010118802A (ja) | 2008-11-12 | 2008-11-12 | パワーオンリセット回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010118802A true JP2010118802A (ja) | 2010-05-27 |
Family
ID=42306184
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008289371A Withdrawn JP2010118802A (ja) | 2008-11-12 | 2008-11-12 | パワーオンリセット回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010118802A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102983845A (zh) * | 2012-11-22 | 2013-03-20 | 江苏格立特电子有限公司 | 一种抗干扰复位电路 |
-
2008
- 2008-11-12 JP JP2008289371A patent/JP2010118802A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102983845A (zh) * | 2012-11-22 | 2013-03-20 | 江苏格立特电子有限公司 | 一种抗干扰复位电路 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7176740B2 (en) | Level conversion circuit | |
US7436226B2 (en) | Power-up detection circuit that operates stably regardless of variations in process, voltage, and temperature, and semiconductor device thereof | |
US7312509B2 (en) | Digital temperature sensing device using temperature depending characteristic of contact resistance | |
US9136827B2 (en) | Power-on reset circuit | |
KR20050119078A (ko) | 리셋 회로 | |
KR100636933B1 (ko) | 파워 온 리셋 회로 | |
US7482847B2 (en) | Power-on reset circuit | |
US6961270B2 (en) | Power-up circuit in semiconductor memory device | |
US7479767B2 (en) | Power supply step-down circuit and semiconductor device | |
US20060214685A1 (en) | Level conversion circuit | |
JP2007272429A (ja) | パワーオンリセット回路 | |
JP2010118802A (ja) | パワーオンリセット回路 | |
KR20080060374A (ko) | 반도체 소자의 파워업 회로 | |
JP2010232848A (ja) | 半導体メモリの内部電源のスタートアップ回路 | |
JP2021153259A (ja) | 放電制御回路および電流源回路 | |
JP2010016435A (ja) | パワーオンリセット回路 | |
JP2008017101A (ja) | パワーオンリセット回路 | |
KR100630977B1 (ko) | 파워온 리셋 회로 | |
KR100554840B1 (ko) | 파워 업 신호 발생 회로 | |
JP2010153974A (ja) | コンパレータ及び検出回路 | |
JP2005039635A (ja) | パワーオンリセット回路 | |
JP2006279765A (ja) | ヒステリシスコンパレータ | |
JP2006279370A (ja) | パワーオンリセット回路 | |
CN113917967A (zh) | 一种低功耗修调电路 | |
JP2010093688A (ja) | 半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20120207 |