JP2014002475A

JP2014002475A - 電源初期化回路

Info

Publication number: JP2014002475A
Application number: JP2012136214A
Authority: JP
Inventors: Kazuhiro Kamiya; 和宏神谷
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2012-06-15
Filing date: 2012-06-15
Publication date: 2014-01-09

Abstract

【課題】不揮発性メモリの読み出し動作によって内部電源電圧が変動する。
【解決手段】第１電源線に接続された出力トランジスタを有し，出力トランジスタの出力電流を制御して，第２電源線の第２電源電圧を制御する電源回路と，第２電源線に接続される負荷回路と，第２電源線と第３電源線との間に接続されたスイッチと，スイッチを制御する制御回路とを有し，制御回路は，第１電源線の第１電源電圧が起動開始後第１の値になるとスイッチを導通し，スイッチの導通後に第２電源電圧が第２の値になると負荷回路を動作させる電源初期化回路。
【選択図】図３

Description

本発明は，電源初期化回路に関する。

半導体装置では，基準電圧を生成する回路としてバンドギャップリファレンス回路が使用される。バンドギャップリファレンス回路では，素子の特性のばらつき等を抑制して安定して基準電圧を出力できるように，出力する基準電圧を調整するためのトリミング用の抵抗回路が設けられる。従来，ＬＳＩの製造の際ウェハ工程においてヒューズの溶断により抵抗値が設定される抵抗回路が用いられてきた。しかし近年では，アセンブリ後でも抵抗値の設定が行えるよう，ワンタイムＰＲＯＭ等の不揮発性メモリにトリミングデータを記憶し，そのトリミングデータに基づいて抵抗値が決定される抵抗回路が採用されることがある。この抵抗回路では，半導体装置の電源起動時に不揮発性メモリからトリミングデータが読み出され，抵抗回路はトリミングデータに基づいてその抵抗値を調整し，バンドギャップリファレンス回路の第２電源電圧を調整する。

特開２０１０−１９１８８５号公報

しかしながら，トリミングデータの読み出しの際に不揮発性メモリが間欠的に電流を消費するため，不揮発性メモリに供給される内部電源電圧が変動することがある。この内部電源電圧の変動が，不揮発性メモリの正常動作が保証されている電源電圧範囲を超えてしまうと，不揮発性メモリからトリミングデータが正常に読み出されず，抵抗回路の抵抗値が正しく設定されない可能性がある。つまり，バンドギャップリファレンス回路から所望の電位の基準電圧が出力されない可能性がある。

そこで，本発明の目的は，上記を鑑み，不揮発性メモリの読み出し動作によって内部電源電圧が変動することを抑制する電源初期化回路を提供することとする。

電源初期化回路の第１の側面は，
第１電源線に接続された出力トランジスタを有し，前記出力トランジスタの出力電流を制御して，第２電源線の第２電源電圧を制御する電源回路と，
前記第２電源線に接続される負荷回路と，
前記第２電源線と第３電源線との間に接続されたスイッチと，
前記スイッチを制御する制御回路とを有し，
前記制御回路は，前記第１電源線の第１電源電圧が起動開始後第１の値になると前記スイッチを導通し，前記スイッチの導通後に前記第２電源電圧が第２の値になると前記負荷回路を動作させる

電源初期化回路の第１の側面によれば，不揮発性メモリの読み出し動作時の内部電源電圧の変動を抑制することができる。

電源初期化回路の構成を示す図である。電源初期化回路の動作を示すタイミングチャートである。本実施の形態における電源初期化回路を示す図である。本実施の形態における電源初期化回路の動作を示すタイミングチャートである。本実施の形態における電圧供給回路の真理値表を示す図である。

以下，図面を用いて本発明の実施の形態について説明する。

［電源初期化回路］
図１は，電源初期化回路の構成を示す図である。ＬＳＩの１つのチップ上に設けられる電源初期化回路１０は，電源回路１１と，パワーオンリセット回路１２と，外部電源検出回路１３と，ロジック部１４と，アナログ部１８とを有する。

電源回路１１は，外部電源から供給された第１電源電圧ＶＣＣを降圧し，出力端子Ｎ１に所望の電位の第２電源電圧ＶＯＵＴを生成する降圧電源回路である。具体的には，電源回路１１は，ソースに第１電源電圧ＶＣＣを供給される出力トランジスタＳＷ０と，出力トランジスタＳＷ０を制御するオペアンプＯＰと，抵抗Ｒ１，Ｒ２とを有する。オペアンプＯＰは，反転入力端子に参照電圧Ｖｒｅｆが供給され，非反転入力端子に抵抗Ｒ１とＲ２の接続ノードＮ２を接続する。抵抗Ｒ２と出力トランジスタＳＷ０の接続ノードＮ０は出力端子Ｎ１と接続し，出力端子Ｎ１は外付けの平滑コンデンサＣ０と接続する。

オペアンプＯＰは，反転入力端子と非反転入力端子の電圧差がなくなるように出力トランジスタＳＷ０のゲート電圧を制御し，出力トランジスタＳＷ０のドレイン・ソース間の電流を変動させる。その結果，第２電源電圧ＶＯＵＴは所望の電圧Ｖ２１＝Ｖｒｅf・（Ｒ２＋Ｒ１）／Ｒ１に保たれる。

パワーオンリセット回路１２は，電源回路１１から第２電源電圧ＶＯＵＴが供給され，第２電源電圧ＶＯＵＴが起動中にパワーオンリセット信号ＰＯＲを出力する。

外部電源検出回路１３は，第１電源電圧ＶＣＣを供給される。電源起動時に第１電源電圧ＶＣＣが動作開始電圧Ｖ１０に達すると，外部電源検出回路１３は外部電源検出信号ＵＶＬＯ及びイネーブル信号ＥＮＢを出力する。

ロジック部１４は，トリミングデータが記憶されるワンタイムＰＲＯＭ１５と，レジスタ１６と，シーケンス制御回路１７とを有する。ロジック部１４は，電源回路１１から第２電源電圧ＶＯＵＴを供給される。なお，ワンタイムＰＲＯＭ１５は，チッブ外に設けられた配線を介して出力端子Ｎ１から第２電源電圧ＶＯＵＴを供給される。また，ロジック部１４は，パワーオンリセット回路１２からパワーオンリセット信号ＰＯＲを，外部電源検出回路１３から外部電源検出信号ＵＶＬＯを供給される。

アナログ部１８は，レベルシフタ１９と，バンドギャップリファレンス回路２０と，ＬＤＯ回路やＤＣＤＣコンバータ等の内部もしくは外部用電源電圧生成回路群２１とを有する。

外部電源から第１電源電圧ＶＣＣが電源初期化回路１０に供給されると，電源回路１１で第２電源電圧ＶＯＵＴが出力される。そして，第２電源電圧ＶＯＵＴを供給されたロジック部１４では，ワンタイムＰＲＯＭ１５のトリミングデータが読み出される。ワンタイムＰＲＯＭ１５から読み出されたトリミングデータは，レジスタ１６に格納され，レベルシフタ１９により電圧レベルを入力電源ＶＣＣに変換されてバンドギャップリファレンス回路２０に供給される。その結果，バンドギャップ回路２０からトリミングされた基準電圧が出力され内部電源電圧生成回路群２１に供給される。

また，ワンタイムＰＲＯＭ１５でトリミングデータの読み出しが終了すると，ワンタイムＰＲＯＭ１５から終了信号ＯＴＰ_ＦＩＮが出力される。シーケンス制御回路１７は，終了信号ＯＴＰ_ＦＩＮに応答して，動作開始信号ＶＣＯＮＴを出力する。そして，内部もしくは外部用電源電圧生成回路群２１の各回路は，動作開始信号ＶＣＯＮＴに応答して順に動作を開始する。そして，シーケンス制御回路１７は，内部もしくは外部用電源電圧生成回路群２１内の各回路の動作順序を制御する。

このように，電源初期化回路１０では，バンドギャップリファレンス回路２０から安定した基準電圧を生成するために，電源回路１１で第２電源電圧ＶＯＵＴが生成され，その第２電源電圧ＶＯＵＴを利用してワンタイムＰＲＯＭ１５でトリミングデータの読み出しが行われる。

［電源初期化回路の動作］
ここで，図２を用いて，電源初期化回路１０の起動時の動作について具体的に説明する。図２は，電源初期化回路の動作を示すタイミングチャートである。

外部電源からの第１電源電圧ＶＣＣは電源起動後，起動電圧Ｖ１１まで昇圧する。時間Ｔ０で第１電源電圧ＶＣＣが動作開始電圧Ｖ１０に達すると，外部電源検出回路１３からＨレベルの外部電源検出信号ＵＶＬＯ及びイネーブル信号ＥＮＢが出力される。

電源回路１１は，Ｈレベルのイネーブル信号に応答して，オペアンプＯＰが動作を開始し出力トランジスタＳＷ０を駆動して出力端子Ｎ１に第２電源電圧ＶＯＵＴを生成し，平滑コンデンサＣ０を充電する。第２電源電圧ＶＯＵＴは第１電源電圧ＶＣＣとともに上昇し，第１電源電圧ＶＣＣが起動電圧Ｖ１１に達すると共に第２電源電圧ＶＯＵＴは所望の電圧Ｖ２１＝Ｖｒｅf・（Ｒ２＋Ｒ１）／Ｒ１に保たれる。なお，出力端子Ｎ１からは，電源初期化回路１０内が有する図示しないクロックジェネレータのクロック生成動作によって消費される，微弱な出力電流ＩＯＵＴ０が間欠的に流れる。

時間Ｔ１で第２電源電圧ＶＯＵＴがパワーオンリセット電圧Ｖ２０に達すると，パワーオンリセット回路１２はＨレベルのパワーオンリセット信号を出力する。そして，ロジック部１４は，パワーオンリセット信号の立ち上がりに応答して，時間Ｔ１から所定の時間ΔＴ経過した時間Ｔ２で，ワンタイムＰＲＯＭ１５のトリミングデータの読み出し動作を開始する。このとき，ワンタイムＰＲＯＭ１５は，電源回路１１からの負荷電流ＩＯＵＴ１を間欠的に消費するため，第２電源電圧ＶＯＵＴが激しく上下変動する現象が発生する。

ワンタイムＰＲＯＭ１５は，１つのメモリセルからトリミングデータを読み出すときに重負荷状態となり負荷電流ＩＯＵＴ１を消費し，１つのメモリセルを読み出し終わると軽負荷状態となる。ワンタイムＰＲＯＭ１５は複数のトリミングデータを順次読み出すために重負荷状態と軽負荷状態を高速で繰り返すため，図２に示すように間欠的に負荷電流ＩＯＵＴ１が上昇する。

一方，電源回路１１では，オペアンプＯＰは，負荷電流ＩＯＵＴ１の間欠的な消費に追従して第２電源電圧ＶＯＵＴを所望の電圧Ｖ２１に保つために，出力トランジスタＳＷ０を遮断状態から飽和状態に，飽和状態から遮断状態に繰り返し切り替える。しかし，電源回路１１のオペアンプＯＰはそれほど高速応答性が良くないため，オペアンプＯＰは負荷電流ＩＯＵＴ１の高速変動に追従することができず，その結果，第２電源電圧ＶＯＵＴが激しく上下に変動してしまう。

時間Ｔ３で，ワンタイムＰＲＯＭ１５の読み出し動作が終了すると，ワンタイムＰＲＯＭ１５からＨレベルの終了信号ＯＴＰ_ＦＩＮが出力される。その後，上述のようにバンドギャップリファレンス回路２０から基準電圧が出力され，内部もしくは外部用電源電圧生成回路群２１は，シーケンス制御回路１７から出力された動作開始信号ＶＣＯＮＴに応答して動作を開始する。時間Ｔ３以後，出力端子Ｎ１からは，電源初期化回路１０内が有する図示しないクロックジェネレータのクロック生成動作によって消費される，微弱な出力電流ＩＯＵＴ０のみが間欠的に流れる。

ＬＳＩの動作が終了すると，第１電源電圧ＶＣＣが遮断されて降圧する。時間Ｔ４で第１電源電圧ＶＣＣが遮断電圧Ｖ１２以下になると，外部電源検出回路１３は外部電源検出信号ＵＶＬＯ及びイネーブル信号ＥＮＢをＨレベルからＬレベルにする。そして，電源回路１１では，オペアンプＯＰが，ディセーブルを示すＬレベルのイネーブル信号ＥＮＢに応答して，出力トランジスタＳＷ０を遮断する。また，出力端子Ｎ１の第２電源電圧ＶＯＵＴは，平滑コンデンサＣ０に充電された電荷が抵抗Ｒ２，Ｒ１を介して放電されることで時間の経過と共になだらかに低下する。一方，ワンタイムＰＲＯＭ１５は，Ｌレベルの外部電源検出信号ＵＶＬＯに応答して終了信号ＯＴＰ_ＦＩＮをＨレベルからＬレベルにする。

このように，図１，図２では，時間Ｔ２からのワンタイムＰＲＯＭ１５の読み出し動作により，第２電源電圧ＶＯＵＴが激しく変動してしまう。第２電源電圧ＶＯＵＴの変動幅が，ワンタイムＰＲＯＭ１５の正常動作が保証されている電源電圧範囲を超えてしまうと，トリミングデータが正常に読み出されず，バンドギャップリファレンス回路２０から所望の基準電圧が出力されない可能性がある。

通常，第２電源電圧ＶＯＵＴの激しい変動を抑制する方法として，オペアンプＯＰに大電流を供給してオペアンプＯＰの高速応答性を改善する方法が採られる。しかし，この方法によってオペアンプＯＰに負荷電流ＩＯＵＴ１の高速変動に追従させることができても，オペアンプＯＰの消費電流が増加するため好ましくない。また，ワンタイムＰＲＯＭ１５の読み出し動作時にのみオペアンプＯＰに供給する電流を増やしても，ワンタイムＰＲＯＭ１５の読み出し動作開始時及び終了時に，第２電源電圧ＶＯＵＴの大きな変動が発生する可能性がある。さらに，他の方法として，平滑コンデンサＣ０の容量を大きくすることで第２電源電圧ＶＯＵＴを安定させることができるが，回路規模が大きくなるため好ましくない。

そこで上記を鑑み，本実施の形態では，後述する制御回路２９を電源初期化回路１０にさらに設け，ワンタイムＰＲＯＭ１５の読み出し動作前に電源回路１１の出力端子Ｎ１から制御回路３０に負荷電流を流しておき，読み出し動作時の第２電源電圧ＶＯＵＴの変動を抑制する。

［本実施の形態における電源初期化回路］
図３は，本実施の形態における電源初期化回路を示す図である。図３の電源初期化回路１０は，図１の電源初期化回路１０に対してさらに，出力端子Ｎ１とグランド電源ＧＮＤとの間に設けられたスイッチ用のトランジスタＳＷ１と，制御回路２９とを設けている。制御回路２９は，図１で述べたＰＯＲ回路１２とトランジスタＳＷ１のゲート電圧を制御する電圧供給回路３０とを有する。なお，図３では，パワーオンリセット回路１２，ワンタイムＰＲＯＭ１５を除くロジック部１４，及びアナログ部１８は図１と同様となるため，記載を省略している。

電圧供給回路３０は，インバータ３１，３２と，ＡＮＤゲート３３，３４と，ＯＲゲート３５と，トランジスタＳＷ２と，抵抗Ｒ３と，コンデンサＣ１とを有する。電圧供給回路３０は，外部電源検出回路１３からオペアンプＯＰに対して出力されるイネーブル信号ＥＮＢと，ワンタイムＰＲＯＭ１５でトリミングデータの読み出し動作が終了すると出力される終了信号ＯＴＰ_ＦＩＮとを入力する。そして，電圧供給回路３０は，イネーブル信号ＥＮＢと終了信号ＯＴＰ_ＦＩＮに応答して，抵抗Ｒ３とコンデンサＣ１との間の接続ノードＮ３をゲートに接続するトランジスタＳＷ１を制御する。

［本実施の形態における電源初期化回路の動作］
次に，図４，図５を用いて，本実施の形態における電源初期化回路の動作について説明する。図４は，本実施の形態における電源初期化回路の動作を示すタイミングチャートである。図５は，本実施の形態における電圧供給回路の真理値表を示す図である。

図２と同様に，時間Ｔ０で第１電源電圧ＶＣＣが動作開始電圧Ｖ１０に達すると，外部電源検出回路１３からＨレベルの外部電源検出信号ＵＶＬＯ及びイネーブル信号ＥＮＢが出力される。そして，電源回路１１は，Ｈレベルのイネーブル信号ＥＮＢに応答して出力端子Ｎ１に第２電源電圧ＶＯＵＴを生成し，平滑コンデンサＣ０を充電する。

一方，電圧供給回路３０は，イネーブル信号ＥＮＢのＬレベルからＨレベルへの立ち上がりに応答して，ＣＲ時定数に従ってスイッチ用のトランジスタＳＷ１は時間の経過と共に抵抗値が徐々に低下するように導通し（図５のレコードＣ），出力端子Ｎ１からスイッチ用のトランジスタＳＷ１への負荷電流ＩＯＵＴ２が緩やかに上昇する。そして，負荷電流ＩＯＵＴ２は，ワンタイムＰＲＯＭ１５の読み出し動作が開始されるまでに電流値Ｉ２０に上昇する。

なお，本実施の形態では，負荷電流ＩＯＵＴ２が急激に上昇して第２電源電圧ＶＯＵＴにアンダーシュートが生じないよう，ＣＲ時定数により緩やかに負荷電流ＩＯＵＴ２を上昇させている。負荷電流ＩＯＵＴ２を上昇させる方法はこれに限らず，ワンタイムＰＲＯＭ１５の読み出し動作が開始されるまでに負荷電流ＩＯＵＴ２が電流値Ｉ２０に上昇すればよい。

電源回路１１のオペアンプＯＰは，出力トランジスタＳＷ０のゲート電圧ＱＬを低下させて，出力端子Ｎ１から出力される出力電流ＩＯＵＴ０を負荷電流ＩＯＵＴ２と同様に上昇させる。本実施の形態では，負荷電流ＩＯＵＴ２が電流値Ｉ２０に達すると，出力トランジスタＳＷ０は飽和状態になる。出力トランジスタＳＷ０が飽和状態になると，オペアンプＯＰは，ゲート電圧ＱＬを制御することで出力トランジスタＳＷ０の出力電流を，ワンタイムＰＲＯＭ１５の消費電流の増減に対応して調節することができる。

時間Ｔ１で第２電源電圧ＶＯＵＴがパワーオンリセット電圧Ｖ２０に達すると，制御回路２９のパワーオンリセット回路１２はＨレベルのパワーオンリセット信号ＰＯＲを出力する。そして，ロジック部１４は，パワーオンリセット信号ＰＯＲの立ち上がりに応答して，時間Ｔ１から所定の時間ΔＴ経過した時間Ｔ２に，ワンタイムＰＲＯＭ１５のトリミングデータの読み出し動作を開始する。このとき，ワンタイムＰＲＯＭ１５は，図２と同様，トリミングデータの読み出し動作において電源回路１１からの負荷電流ＩＯＵＴ１を間欠的に消費する。そのため，出力電流ＩＯＵＴ０は，負荷電流ＩＯＵＴ１に応じて間欠的に変動する。

しかし，本実施の形態では，時間Ｔ２のときには出力トランジスタＳＷ０が既に飽和状態となっているため，オペアンプＯＰは負荷電流ＩＯＵＴ１の高速変動に追従してゲート電圧ＱＬを制御することで出力トランジスタＳＷ０に流れる電流を調節することができる。その結果，第２電源電圧ＶＯＵＴの激しい変動は抑制され，比較的安定した第２電源電圧ＶＯＵＴが出力される。そのため，ワンタイムＰＲＯＭ１５の読み出しデータにエラーレベルが生じることが無い。

なお，時間Ｔ２で負荷電流ＩＯＵＴ２が電流値Ｉ２０に達していなく，出力トランジスタＳＷ０が非飽和状態である場合，オペアンプＯＰは，負荷電流ＩＯＵＴ１の間欠的な消費に応答して，出力トランジスタＳＷ０を非飽和状態から飽和状態に，飽和状態から非飽和状態に繰り返し切り替える。そのため，オペアンプＯＰは負荷電流ＩＯＵＴ１の高速変動に追従できず，第２電源電圧ＶＯＵＴの変動が発生する。

しかし，第２電源電圧ＶＯＵＴの変動幅は負荷電流ＩＯＵＴ２の電流値により変わり，出力トランジスタＳＷ０が飽和状態に近いほど第２電源電圧ＶＯＵＴの変動が抑制される。従って，時間Ｔ２で出力トランジスタＳＷ０が完全に飽和状態になっていなくても，第２電源電圧ＶＯＵＴの変動幅がワンタイムＰＲＯＭ１５の正常動作が保証されている電源電圧範囲内になるよう，負荷電流ＩＯＵＴ２が上昇していれば，ワンタイムＰＲＯＭ１５の読み出しデータにエラーレベルは生じない。

時間Ｔ３で，ワンタイムＰＲＯＭ１５の読み出し動作が終了すると，ワンタイムＰＲＯＭ１５からＨレベルの終了信号ＯＴＰ_ＦＩＮが出力される。制御回路２９の電圧供給回路３０では，終了信号ＯＴＰ_ＦＩＮのＬレベルからＨレベルへの立ち上がりに応答して，ＯＲゲート３５の出力がＬレベルになり，ＡＮＤゲート３４の出力がＬレベルのままで，トランジスタＳＷ２がオフに維持され（図５のレコードＤ），ノードＮ３の電圧がＣＲ時定数に従って緩やかに低下する。その結果，スイッチ用のトランジスタＳＷ１は時間の経過と共に抵抗値が徐々に上昇するように非導通となり，出力端子Ｎ１からスイッチ用のトランジスタＳＷ１への負荷電流ＩＯＵＴ２が緩やかに低下する。

なお，本実施の形態では，負荷電流ＩＯＵＴ２が急激に低下して第２電源電圧ＶＯＵＴにオーバーシュートが生じないよう，ＣＲ時定数により緩やかに負荷電流ＩＯＵＴ２を低下させている。負荷電流ＩＯＵＴ２を低下させる方法はこれに限らず，ＬＳＩの通常動作中に負荷電流ＩＯＵＴ２が消費されないようにトランジスタＳＷ１を非導通にできればよい。

出力端子Ｎ１から出力される出力電流ＩＯＵＴ０は負荷電流ＩＯＵＴ２と同様に低下する。そして，負荷電流ＩＯＵＴ２が流れなくなった後は，電源初期化回路１０内が有する図示しないクロックジェネレータのクロック生成動作によって消費される微弱な出力電流ＩＯＵＴ０が間欠的に流れる。

ＬＳＩの通常動作が終了すると，図２と同様，第１電源電圧ＶＣＣが遮断されて降圧する。時間Ｔ４で第１電源電圧ＶＣＣが遮断電圧Ｖ１２以下になると，外部電源検出回路１３は外部電源検出信号ＵＶＬＯ及びイネーブル信号ＥＮＢをＨレベルからＬレベルにする。そして，電源回路１１のオペアンプＯＰは，ディセーブルを示すＬレベルのイネーブル信号ＥＮＢに応答して，出力トランジスタＳＷ０を遮断する。また，ワンタイムＰＲＯＭ１５は，Ｌレベルの外部電源検出信号ＵＶＬＯに応答して終了信号ＯＴＰ_ＦＩＮをＨレベルからＬレベルにする。

制御回路２９の電圧供給回路３０では，イネーブル信号ＥＮＢと終了信号ＯＴＰ_ＦＩＮの立ち下がりに応答して，ＡＮＤゲートの出力がＨレベルになり，トランジスタＳＷ２がオンされ（図５のレコードＡ），ノードＮ３の電圧を素早く上昇させスイッチ用のトランジスタＳＷ１を導通にする。その結果，平滑コンデンサＣ０に充電されていた電荷がスイッチ用のトランジスタＳＷ１を介して放電され，負荷電流ＩＯＵＴ２は急激に上昇した後低下する。このように，スイッチ用のトランジスタＳＷ１でディスチャージすることで，図２よりも出力端子Ｎ１の第２電源電圧ＶＯＵＴを高速に低下させ，ハイインピーダンス状態にならないようにすることができる。

このように，本実施の形態では，ワンタイムＰＲＯＭ１５の読み出し動作前に，制御回路２９の電圧供給回路３０がスイッチ用のトランジスタＳＷ１をオンし，電源回路１１に負荷電流ＩＯＵＴ２を発生させて，電源回路１１内のオペアンプＯＰはゲート電圧ＱＬの電位を適切に低下させ出力トランジスタＳＷ０を飽和状態にする。これにより，電源回路１１は，ワンタイムＰＲＯＭ１５の読み出し動作時の負荷電流ＩＯＵＴ１の高速変動に応答して，出力トランジスタＳＷ０の出力電流を追従させ，第２電源電圧ＶＯＵＴの変動を抑制することができる。

負荷電流ＩＯＵＴ２の電流値Ｉ２０は，出力トランジスタＳＷ０が飽和状態になる程度の電流値であることが望ましく，例えば負荷電流ＩＯＵＴ１と同程度の電流値でもよい。しかしながら，負荷電流ＩＯＵＴ２とＩＯＵＴ１とが流れると，出力電流ＩＯＵＴ０が許容電流値を超えるために，出力トランジスタＳＷ０が飽和状態になる程度の負荷電流ＩＯＵＴ２が流せない場合がある。この場合には，出力電流ＩＯＵＴ０が許容電流値を超えない程度の負荷電流ＩＯＵＴ２であってもよい。ただし，負荷電流ＩＯＵＴ２は，第２電源電圧ＶＯＵＴの変動幅がワンタイムＰＲＯＭ１５の正常動作が保証されている電源電圧範囲内になる電流値に上昇させる必要がある。

また，本実施の形態ではワンタイムＰＲＯＭが用いられているがこれに限らない。ＦＲＡＭ（登録商標）やＤＲＡＭ等読み出し動作で間欠的に電流が消費されるメモリや負荷回路であってもよい。

以上の実施の形態をまとめると，次の付記のとおりである。

（付記１）
第１電源線に接続された出力トランジスタを有し，前記出力トランジスタの出力電流を制御して，第２電源線の第２電源電圧を制御する電源回路と，
前記第２電源線に接続される負荷回路と，
前記第２電源線と第３電源線との間に接続されたスイッチと，
前記スイッチを制御する制御回路とを有し，
前記制御回路は，前記第１電源線の第１電源電圧が起動開始後第１の値になると前記スイッチを導通し，前記スイッチの導通後に前記第２電源電圧が第２の値になると前記負荷回路を動作させることを特徴とする電源初期化回路。

（付記２）
付記１において，
前記制御回路は，前記スイッチの導通時の抵抗値が時間の経過と共に徐々に低下するように前記スイッチを制御することを特徴とする電源初期化回路。

（付記３）
付記１又は２において，
前記制御回路は,前記負荷回路の動作終了後，前記スイッチを非導通にすることを特徴とする電源初期化回路。

（付記４）
付記３において，
前記制御回路は，前記負荷回路の動作終了後，前記スイッチの導通時の抵抗値が時間の経過と共に徐々に上昇するように前記スイッチを制御することを特徴とする電源初期化回路。

（付記５）
付記４において，
前記制御回路は，前記スイッチを非導通にした後に、前記第１電源電圧が第３の値以下に低下すると，前記スイッチを導通にすることを特徴とする電源初期化回路。

（付記６）
付記１，２，３，４又は５において，
前記負荷回路は，メモリを有し，
前記負荷回路は，前記第２電源電圧が前記第２の値になった時に、前記制御回路からの制御信号に応じて，前記メモリのデータの読み出し動作を開始し，前記メモリのデータの読み出しが終了すると終了信号を出力し，
前記制御回路は，前記終了信号に応答して前記スイッチを非導通にすることを特徴とする電源初期化回路。

（付記７）
付記６において，
前記メモリが記憶するデータは，基準電源を調整するためのトリミングデータである電源初期化回路。

（付記８）
付記１において，
前記電源回路は，前記出力トランジスタの導通状態により電圧が変動するノードから供給されるフィードバック電圧に基づいて前記出力トランジスタの出力電流を制御する演算増幅器を有する電源初期化回路。

（付記９）
付記８において，
前記制御回路は，前記所定の負荷電流を発生させて前記出力トランジスタを飽和状態にする電源初期化回路。

（付記１０）
付記１において，
前記負荷回路は，間欠的に電流を消費する電源初期化回路。

（付記１１）
付記２，３，４又は５において，
前記スイッチは，トランジスタを有し，
前記制御回路は，コンデンサと抵抗とを有するＣＲ回路を有し，ＣＲ時定数に従って前記トランジスタのゲート電圧を制御する電源初期化回路。

ＶＣＣ：第１電源電圧
Ｖｒｅｆ：参照電圧
ＶＯＵＴ：第２電源電圧
ＩＯＵＴ０：出力電流
ＩＯＵＴ１，ＩＯＵＴ２：負荷電流
ＳＷ０：出力トランジスタ
Ｃ０：平滑コンデンサ
ＵＶＬＯ：外部電源検出信号
ＥＮＢ：イネーブル信号
ＰＯＲ：パワーオンリセット信号
ＯＴＰ_ＦＩＮ：ワンタイムＰＲＯＭデータ読み出し終了信号

Claims

第１電源線に接続された出力トランジスタを有し，前記出力トランジスタの出力電流を制御して，第２電源線の第２電源電圧を制御する電源回路と，
前記第２電源線に接続される負荷回路と，
前記第２電源線と第３電源線との間に接続されたスイッチと，
前記スイッチを制御する制御回路とを有し，
前記制御回路は，前記第１電源線の第１電源電圧が起動開始後第１の値になると前記スイッチを導通し，前記スイッチの導通後に前記第２電源電圧が第２の値になると前記負荷回路を動作させることを特徴とする電源初期化回路。
請求項１において，
前記制御回路は，前記スイッチの導通時の抵抗値が時間の経過と共に徐々に低下するように前記スイッチを制御することを特徴とする電源初期化回路。
請求項１又は２において，
前記制御回路は,前記負荷回路の動作終了後，前記スイッチを非導通にすることを特徴とする電源初期化回路。
請求項３において，
前記制御回路は，前記負荷回路の動作終了後，前記スイッチの導通時の抵抗値が時間の経過と共に徐々に上昇するように前記スイッチを制御することを特徴とする電源初期化回路。
請求項４において，
前記制御回路は，前記スイッチを非導通にした後に、前記第１電源電圧が第３の値以下に低下すると，前記スイッチを導通にすることを特徴とする電源初期化回路。
請求項１，２，３，４又は５において，
前記負荷回路は，メモリを有し，
前記負荷回路は，前記第２電源電圧が前記第２の値になった時に、前記制御回路からの制御信号に応じて，前記メモリのデータの読み出し動作を開始し，前記メモリのデータの読み出しが終了すると終了信号を出力し，
前記制御回路は，前記終了信号に応答して前記スイッチを非導通にすることを特徴とする電源初期化回路。