KR20140029235A

KR20140029235A - 처리 장치, 정보 처리 장치, 및 소비 전력 관리 방법

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Publication number: KR20140029235A
Application number: KR1020130101170A
Authority: KR
Inventors: 히데유키 고이누마; 히로미 후쿠무라; 미치하루 하라; 히로노부 가게야마; 도시오 요시다
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2012-08-31
Filing date: 2013-08-26
Publication date: 2014-03-10
Also published as: JP2014048972A; TW201423361A; US20140068299A1; EP2703944A2; EP2703944A3; TWI492040B; CN103677206A; KR101509330B1

Abstract

본 발명은 전력을 공급하는 전원 장치에 과전류가 발생한 경우에, 그 전력이 공급되는 정보 처리 장치의 소비 전력을 즉시 억제하기 위한 기술을 제공하는 것을 목적으로 한다.
PSU(2)의 비교기(23)는, 전류 센서(22)의 검출 결과가 과전류의 발생을 나타내고 있었던 경우, 그 취지를 나타내는 프레젠트 통지를 SP(1)에 송신한다. SP(1)의 FPGA(12)는, 그 프레젠트 통지의 수신에 의해, 강제 로우 파워 신호를 온시킨다. CPU(3)의 강제 전력 절약화 제어 회로(32)는, 강제 로우 파워 모드 신호를 직접 입력하고, 그 신호의 온에 의해, CPU(3) 내에서 명령의 발행을 행하는 명령 발행 제어부를 제어하여, 그 명령 발행 제어부가 명령을 발행하는 빈도를 즉시 저하시킨다. 그 제어는, DVFS 제어 회로(35)에 의한 DDC(4), 및 PLL 회로가 각각 출력하는 전력의 전압, 및 클록 주파수의 저하가 행해진 후에 해제된다.

Description

처리 장치, 정보 처리 장치, 및 소비 전력 관리 방법{PROCESSING APPARATUS, INFORMATION PROCESSING APPARATUS AND METHOD FOR MANAGING POWER CONSUMPTION}

본 발명은, CPU(Central Processing Unit) 등의 명령을 실행하는 처리 장치의 소비 전력을 억제하기 위한 기술에 관한 것이다.

명령을 실행하는 처리 장치는, CPU, MPU(Micro-Processing Unit), 또는 프로세서 등이라고 불리는 제품의 형태로 널리 보급되어, 여러 가지 전자기기에 탑재되어 있다. 특히 높은 처리 능력이 요구되는 서버에는, 다수의 처리 장치가 탑재된다.

처리 장치에 인가되는 전압은, 상용 전원의 전압과 비교하여 매우 낮다. 이 때문에 처리 장치를 구비한 서버 등의 정보 처리 장치에는, 전압을 변환하는 전원 장치가 1대 이상, 준비된다. 높은 신뢰성이 요구되는 정보 처리 장치에서는, 복수대의 전원 장치가 준비된다. 이것은, 1대의 전원 장치가 고장 등에 의해 전력을 공급할 수 없게 되어도 운용을 가능하게 하기 위해서이다.

전원 장치에는, 전원 장치 자신, 또는 부하가 파손되지 않도록, 과전류가 흐르지 않도록 하는 과전류 보호 기능이 탑재되는 것이 보통이다. 이 과전류 보호 기능은, 과전류로 간주하는 전류가 흐른 경우, 출력되는 전류량을 제한하고, 출력 전압을 저하시킨다.

이러한 과전류 보호 기능이 탑재된 전원 장치에서는, 과전류가 발생하지 않도록 선택해야 한다. 그러나, 전원 장치는, 정격이 커질수록 조달 비용은 상승하고, 그 사이즈도 커진다. 또한 전력의 변환 효율은, 생성하는 전력량에 따라 상이하고, 변환 효율이 최대가 되는 전력량으로부터 전력량이 작아질수록 저하되는 경향이 있다. 이것에 의해, 채용되는 전원 장치의 정격은, 조달 비용, 사이즈 및 변환 효율을 고려하여, 정보 처리 장치의 최대 소비 전력량을 대폭 상회하지 않도록 하는 것이 보통이다. 이것은, 복수대의 전원 장치로부터 전력을 공급하는 경우도 마찬가지이다. 정보 처리 장치 전체의 사이즈를 보다 작게 하는 데 있어서는, 보다 작은 사이즈의 전원 장치를 채용하는 것이 바람직하다.

상기와 같은 것으로부터, 복수대의 전원 장치로부터 전력을 공급하는 경우, 1대 이상의 전원 장치로부터의 전력 공급의 정지에 의해, 전력을 공급하고 있는 전원 장치에 과전류가 흐를 가능성이 있다. 서버 등의 정보 처리 장치의 대부분은, 필요에 따라 전력을 공급하는는 용장(redundancy)용 전원 장치를 구비하고 있다. 이 용장용 전원 장치를 구비한 정보 처리 장치에서는, 전원 장치로부터의 전력 공급의 정지에 의해, 용장용 전원 장치로부터의 전력 공급을 시작할 수 있다. 그러나, 예컨대 용장용 전원 장치로부터의 전력 공급을 시작시켰다고 해도, 그 전력 공급의 시작이 지연되면, 전력을 공급하고 있는 전원 장치에 과전류가 흘러 출력 전압이 저하될 가능성이 있다.

현재, CPU 등의 처리 장치, 반도체 메모리 등의 전자 부품은, 저전압화가 진행되고 있다. 이 저전압화에 따라, 전자 부품의 전압의 변동에 대한 허용량은 작게 되어 있다. 서버 등의 정보 처리 장치에는, 이와 같은 전자 부품이 많이 이용되고 있다. 이 때문에 전원 장치에서의 출력 전압의 저하는, 전자 부품의 오동작을 발생시키기 쉽다. 전자 부품의 오동작은 시스템 다운의 원인이 된다. 이러한 것으로부터, 전원 장치에 과전류가 흐르지 않도록, 정보 처리 장치의 소비 전력을 즉시 억제할 수 있도록 하는 것도 중요하다.

현재, 처리 장치는, 반도체 기술의 진보에 따라, 방대한 수의 트랜지스터가 탑재되게 되고, 소비 전력도 증대하고 있다. 정보 처리 장치를 구성하는 전자 부품 중에서도 처리 장치의 소비 전력은 매우 큰 것이 보통이다. 이것으로부터, 정보 처리 장치의 소비 전력을 효율적으로 억제하기 위해서는, 처리 장치의 소비 전력을 억제하는 것이 중요하다고 할 수 있다.

최근, 처리 장치 중에는, 전력 절약화 기능으로서, DVFS(Dynamic Voltage Frequency Scaling) 기능이 탑재되어 있는 것이 있다. 이 DVFS 기능은, 처리 장치에 인가되는 전원 전압, 및/또는 처리 장치가 이용하는 클록의 주파수를 저하시킬 수 있다. 전원 전압, 및 클록 주파수 중 어느 것을 저하시켜도, 처리 장치의 소비 전력을 보다 억제할 수 있다. 처리 장치에 인가되는 전원 전압은, 통상, 전원 장치로부터 공급되는 전력을 변환하여 얻어지는 것이다.

그러나, 전원 전압의 저하, 및 클록 주파수의 저하에는, 어느 정도의 시간이 필요하다. 예컨대 클록 주파수의 변경에는 PLL(Phase Locked Loop) 회로의 체배수를 변경해야 한다. 이 PLL 회로에 의한 클록 주파수의 변경은, 수백 μs 정도의 시간으로 행할 수 있다. 전원 장치의 고장이 발생한 경우, 전원 전압이 서서히 저하되지만, 이 시간은, 최근의 처리 장치에 오동작을 발생시키기에 충분한 길이이다. 이것으로부터, 처리 장치에서의 소비 전력의 억제는, 즉시 행할 수 있도록 하는 것이 중요하다고 생각된다.

특허문헌 1: 일본 특허 공개 제2009-60758호 공보 특허문헌 2: 일본 특허 공개 평성07-28561호 공보

본 발명의 1측면은, 전력을 공급하는 전원 장치에 과전류가 발생한 경우에, 그 전력이 공급되는 정보 처리 장치의 소비 전력을 즉시 억제하기 위한 기술을 제공하는 것을 목적으로 한다.

본 발명을 적용한 하나의 시스템에서는, 명령의 발행을 제어하는 명령 발행부와, 명령 발행부가 발행한 명령을 실행하는 명령 실행부와, 외부로부터 소비 전력에 관계되는 전력 지시를 입력하는 지시 입력부와, 지시 입력부가 입력한 전력 지시가 소비 전력을 억제하는 것을 요구하고 있던 경우에, 명령 발행부 및 명령 실행부 중 적어도 하나를 제어하여, 명령 실행부에 의한 명령 실행의 실행 빈도를 저하시키는 실행 빈도 제어부를 갖는다.

본 발명을 적용한 경우에는, 전력을 공급하는 전원 장치에 과전류가 발생한 경우에, 그 전력이 공급되는 정보 처리 장치의 소비 전력을 즉시 억제할 수 있다.

도 1은 본 실시형태에 의한 정보 처리 장치가 구비한 구성 요소의 구성예를 설명하는 도면.
도 2는 CPU의 구성예를 설명하는 도면.
도 3은 명령 발행 제어부의 구성예를 설명하는 도면.
도 4는 탑재 정보의 구성예를 설명하는 도면.
도 5는 2개의 사이클릭 카운터에 설정되는 카운트값에 의해 실현되는 소비 전력의 저감량의 예를 설명하는 도면.
도 6은 DVFS 설정값의 설정 방법예를 설명하는 도면.
도 7은 적어도 1대의 PSU에 과전류가 발생한 경우의 정보 처리 장치의 동작의 흐름을 나타내는 흐름도.
도 8은 전력 공급이 정지한 후, 그 전력 공급이 재개된 경우의 정보 처리 장치의 동작의 흐름을 나타내는 흐름도.
도 9는 강제 전력 절약화 제어 회로에서의 강제 로우 파워 모드의 설정 해제를 시키기 위해 FPGA에 탑재되는 구조의 예를 설명하는 도면.
도 10은 상황에 의해 상태 판정부로부터 출력되는 강제 로우 파워 모드 신호를 설명하는 도면.
도 11은 상태 판정부의 구성예를 설명하는 도면.
도 12는 강제 로우 파워 모드 신호의 오프에 의해 CPU에 실행시키는 동작의 흐름을 나타내는 흐름도.

이하, 본 발명의 실시형태에 대해서, 도면을 참조하면서 상세히 설명한다.

도 1은, 본 실시형태에 의한 정보 처리 장치가 구비한 구성 요소의 구성예를 설명하는 도면이다. 본 실시형태에 의한 정보 처리 장치는, 예컨대 서버이고, 도 1에 나타내는 바와 같이, 구성 요소로서, SP(Service Processer)(1), 2대의 PSU(Power Supply Unit)(2), 1개 이상의 CPU(3), DDC(DC-DC Converter)(4), 및 기억 장치(5)를 구비한다. 특별히 도시하지는 않지만, 정보 처리 장치는 그 이외의 구성 요소로서, PCI(Peripheral Components Interconnect) 카드 등을 구비하고 있다. 이 PCI 카드는 예컨대 네트워크를 통한 통신용이다.

상기 CPU(3)는, 본 실시형태에 의한 처리 장치이다. 본 실시형태에 의한 정보 처리 장치는, 이 CPU(3)를 구성 요소로 한 것이다. 그 정보 처리 장치의 구성은, 도 1에 나타내는 구성에 한정되지 않는다. 예컨대 정보 처리 장치는, 2대 이상의 PSU(2)에 의해, 복수대의 정보 처리 장치에 전력을 공급하는 구성이어도 좋다. 즉 정보 처리 장치는, 2대 이상의 PSU(2)로부터 직접, 또는 간접적으로 1개 이상의 CPU(3)에 전력을 공급하는 구성이면 된다.

PSU(2)는, 교류 전력을 입력하고, 입력한 교류 전력의 전압을 강압시킨 직류 전력을 출력하는 전원 장치이다. 도 1에 나타내는 바와 같이, 각 PSU(2)는 AC(Alternating Current)/DC(Direct Current) 변환부(21), 전류 센서(22), 및 비교기(23)를 구비한다.

AC/DC 변환부(21)는, 입력한 교류 전력을 직류 전력으로 변환한다. 전류 센서(22)는, 변환된 직류 전력의 전류량을 검출한다. 비교기(23)는, 전류 센서(22)에 의한 전류량의 검출 결과를 AC/DC 변환부(21)의 정격에 따른 값과 비교함으로써, 그 AC/DC 변환부(21)로부터 공급되어 있는 전류가 과전류인지의 여부를 판정한다. 이 비교기(23)에 의한 판정 결과는 SP(1)에 출력된다. 이후, 이 판정 결과는「프레젠트(present) 통지」라고도 표기한다. 이 프레젠트 통지를 SP(1)에 실시간으로 출력하는 것은, PSU(2)에 과전류가 흐르는 것에 즉시 대응하기 위해서이다.

SP(1)는, 탑재된 정보 처리 장치를 관리하기 위한 관리 장치이며, MPU(11), FPGA(Field Programmable Gate Array)(12), 메모리(13), 및 ROM(Read Only Memory)(14)을 구비한다. 특별히 도시하지는 않지만, SP(1)는 그 이외에, 네트워크와 통신을 행하기 위한 PCI 카드를 구비한다.

ROM(14)에는, MPU(11)에 실행시키는 제어 FW(Firm Ware)(140)가 저장되어 있다. MPU(11)는, 이 ROM(14)에 저장된 제어 FW(140)를 메모리(13)에서 판독하여 실행함으로써, 정보 처리 장치의 관리를 행한다.

FPGA(12)는, PSU(2), 및 CPU(3)와의 통신용으로 SP(1)에 탑재되어 있다. 이 FPGA(12)에는, CPU(3)와의 통신에 이용되는 통신부(121), 프레젠트 통지의 값이 기록되는 과전류 표시 레지스터(reg)(122), 및 탑재 상태 레지스터(reg)(123)가 실장되어 있다. 탑재 상태 레지스터(123)는, 정보 처리 장치가 구비한 구성 요소를 나타내는 탑재 정보가 저장된다.

도 4는, 탑재 정보의 구성예를 설명하는 도면이다. 이 도 4에 나타내는 탑재 정보의 구성예는, 정보 처리 장치에 탑재 가능한 구성 요소마다, 그 구성 요소를 나타내는 요소 정보, 및 그 구성 요소의 유무를 나타내는 존재 정보를 저장하는 경우의 것이다. 도 4 내에 표기한 「있음」「없음」은, 존재 정보의 내용을 나타내고 있다. 「있음」은 대응하는 구성 요소가 존재하는 것을 나타내고, 「없음」은 대응하는 구성 요소가 존재하지 않는 것을 나타내고 있다. 도 4 내에 표기한 「CPU#0」「CPU#1」「DIMM# 1」 등은, 요소 정보의 내용을 나타내고 있다.

MPU(11)에 의해 실행되는 제어 FW(140)는, 기능(서브 프로그램)으로서, SP-OS 통신 제어 기능(141), 구성 인식 기능(142), 구성 통지 기능(143), 과전류 통지 검출 기능(144), 과전류 이상 해제 통지 기능(145), 및 인터럽트 처리 기능(146)을 구비한다. 이들 기능(141∼146)은, CPU(3)에서의 소비 전력의 제어에 관계되는 것이다. 통상의 관리에 관계되는 기능은 생략하고 있다.

SP-OS 통신 제어 기능(141)은, FPGA(12)의 통신부(121)를 이용한 통신을 제어하기 위한 기능이다. 구성 인식 기능(142)은, 정보 처리 장치의 구성을 인식하기 위한 기능이며, 이 구성 인식 기능(142)에 의한 구성 요소의 인식 결과가 탑재 정보로서 FPGA(12)의 탑재 상태 레지스터(123)에 저장된다. 구성 통지 기능(143)은, 탑재 상태 레지스터(123)에 저장된 탑재 정보를 CPU(3)에 통지하기 위한 기능이다. 탑재 정보의 CPU(3)에의 통지에는, SP-OS 통신 제어 기능(141)이 이용된다.

과전류 통지 검출 기능(144)은, 과전류 표시 레지스터(122)에 저장된 프레젠트 통지 데이터를 참조하여, 과전류의 발생을 검출하기 위한 기능이다.

FPGA(12)는, 과전류가 발생하지 않는 것을 나타내는 내용으로부터 과전류의 발생을 나타내는 내용으로의 프레젠트 통지의 변화를 검출하고, 예컨대 통신부(121)가 출력하는 강제 로우 파워 모드(low power mode) 신호를 온(액티브)으로 되게 한다. 강제 로우 파워 모드는, CPU(3)에 소비 전력을 즉시 억제시키는 모드이며, 강제 로우 파워 모드 신호의 온은, 이 강제 파워 모드가 설정된 것을 나타내고 있다. 여기서는, 온이 된 강제 로우 파워 모드 신호의 값은 1, 즉 그 전압 레벨은 H(High)로 상정한다. 이러한 강제 로우 파워 모드 신호의 출력은, 도 9에 나타내는 상태 판정부(901)에 의해 행해진다.

과전류 이상 해제 통지 기능(145)은, 과전류에의 대응의 해제 통지(과전류 이상 해제 통지)를 CPU(3)에 송신시키기 위한 기능이다. 인터럽트 처리 기능(146)은, MPU(11)에, 과전류의 발생에의 대응을 위한 처리를 인터럽트에 의해 행하게 하기 위한 기능이다.

CPU(3)는, 통신부(31), 강제 전력 절약화 제어 회로(32), 상태 표시 레지스터(33), DVFS 설정 레지스터(34), 및 DVFS 제어 회로(35)를 구비한다. 보다 상세한 구성에 대해서는, 도 2를 참조하여 후술한다.

통신부(31)는, FPGA(12)의 통신부(121)와의 통신을 가능하게 한다. 강제 전력 절약화 제어 회로(32), 및 DVFS 제어 회로(35)는 모두, CPU(3)의 소비 전력을 억제하는 것을 가능하게 한다. FPGA(12)의 통신부(121)가 출력하는 강제 로우 파워 모드 신호는 통신부(31)를 통하지 않고 강제 전력 절약화 제어 회로(32)에 직접 입력된다.

PSU(2)로부터 출력된 전력은, DDC(4)에 의해 상이한 전압의 전력으로 변환되어 CPU(3)에 공급된다. DVFS 제어 회로(35)는, DDC(4)에 설정하는 VID(Voltage IDentifier)에 의해, 그 DDC(4)로부터 공급되는 전력의 전압(전원 전압)을 제어할 수 있다. 또한 DVFS 제어 회로(35)는, 도 2에 나타내는 PLL 회로(210)의 체배율의 설정을 통해, CPU(3)의 동작용 클록의 주파수를 제어할 수 있다. 전원 전압, 및 클록 주파수 중 어느 것을 저하시켜도, CPU(3)의 소비 전력을 보다 억제할 수 있다. VID, 및 체배율의 설정은, DVFS 설정 레지스터(34)에 저장된 데이터를 참조하여 행해진다. DVFS 설정 레지스터(34)에 저장해야 하는 데이터의 결정, 및 결정한 데이터의 저장은, OS(50)의 실행에 의해 실현된다.

DVFS 제어 회로(35)에 의한 전원 전압, 및/또는 클록 주파수의 저하에는, 어느 정도의 시간이 걸린다. 이 때문에 과전류의 발생을 나타내는 프레젠트 통지에 의해 DVFS 제어 회로(35)에 즉시 전원 전압, 및/또는 클록 주파수를 저하시켰다고 해도, PSU(2)가 공급하는 전력의 전압이 CPU(3) 등에 오동작을 일으키게 하는 레벨까지 내려 갈 가능성이 있다. 이것으로부터, 강제 전력 절약화 제어 회로(32)는, 보다 신속히 CPU(3)의 소비 전력을 억제하기 위해 설치되어 있다. FPGA(12)의 통신부(121)가 출력하는 강제 로우 파워 모드 신호를 직접, 강제 전력 절약화 제어 회로(32)에 입력시키는 것은, CPU(3)의 소비 전력을 보다 신속하게 억제할 수 있도록 하기 위해서이다.

강제 전력 절약화 제어 회로(32)는, 강제 로우 파워 모드 신호가 온이 된 경우, 그 취지를 나타내는 데이터를 상태 표시 레지스터(33)에 저장한다. 이 상태 표시 레지스터(33)에 저장된 데이터는, OS(50)에 의해 참조된다. 이것에 의해, OS(50)는, 강제 로우 파워 모드의 설정을 인식한다.

이 OS(50)는, 기능(서브 프로그램)으로서, DVFS 설정값 변경 의뢰 접수 기능(51), DVFS 설정값 결정 기능(52), DVFS 설정값 설정 기능(53), 인터럽트 처리 기능(54), 구성 통지 수신 기능(55), SP-OS 통신 제어 기능(56), 및 과전류 이상 해제 수신 기능(57)을 구비한다. 이들 기능(51∼57)은, 강제 로우 파워 모드의 설정에 수반하는 제어에 관계되는 것이다. 통상의 OS에 관계되는 기능은 생략하고 있다.

DVFS 설정값 변경 의뢰 접수 기능(51)은, 상기 상태 표시 레지스터(33)에 저장된 데이터를 참조하여, DVFS를 행할 필요성을 판단한다. 도 1에서는, 「DVFS 설정 변경 의뢰」가 SP(1)로부터 OS(50)에 대하여 출력되는 것을 나타내고 있다. 이 DVFS 설정 변경 의뢰는, 종래, 행해지고 있는 것이며, 이 DVFS 설정 변경 의뢰도 DVFS 설정값 변경 의뢰 접수 기능(51)에 의해 처리된다. DVFS 설정 변경 의뢰는 종래, 행해지고 있는 것이기 때문에, 여기서는 상세한 것은 생략한다.

DVFS 설정값 결정 기능(52)은, 설정해야 하는 VID, 및 체배율을 결정하는 기능이고, DVFS 설정값 결정 기능(52)에 의해 기동된다. DVFS 설정값 설정 기능(53)은, DVFS 설정값 결정 기능(52)에 의해 결정된 VID, 및 체배율을 나타내는 데이터를 DVFS 설정 레지스터(34)에 저장하기 위한 기능이다. 인터럽트 처리 기능(54)은, 상태 표시 레지스터(33)에 저장된 데이터를 참조하여, CPU(3)에, 예컨대 상기 DVFS 설정값 변경 의뢰 접수 기능(51)을 인터럽트에 의해 기동시키기 위한 기능이다.

구성 통지 수신 기능(55)은, SP(1)로부터 통지되는, 탑재 상태 레지스터(123)에 저장된 탑재 정보를 처리하기 위한 기능이다. SP-OS 통신 제어 기능(56)은, SP(1)와의 통신부(31)를 통한 통신을 제어하기 위한 기능이다. 과전류 이상 해제 수신 기능(57)은, SP(1)로부터 통지되는 과전류에의 대응의 해제를 처리하기 위한 기능이다. 이 과전류 이상 해제 수신 기능(57)은, VID, 및 체배율을 통상의 값으로 복귀시키기 위해, 상기 DVFS 설정값 결정 기능(52)을 기동시킬 수 있다.

도 2는, CPU의 구성예를 설명하는 도면이다. CPU(3)는, 도 2에 나타내는 바와 같이, 인터페이스 로직(201), 2차 캐시(202), 명령용 1차 캐시(203), 데이터용 1차 캐시(204), 명령 발행 제어부(205), 2개의 명령 처리부(206)(206-1, 206-2), 컨트롤 로직(207), ALU(Arithmetic and Logic Unit)군(208), 레지스터군(209), PLL 회로(210), 2개의 사이클릭(Cyclic) 카운터[211(211-1, 211-2)]를 더 구비하고 있다. 레지스터군(209)은, 도 2 내에서「ALU Input registers and Output registers」로 표기하고 있다.

인터페이스 로직(211)은 버스를 통한 데이터의 송수신을 행한다. 도 1에 나타내는 통신부(31)는, 이 인터페이스 로직(211)에 상당한다. 버스를 통해 수신한 데이터는 2차 캐시(202)에 저장된다.

명령 발행 제어부(205)가, 명령을 판독하기 위해, 그 명령의 어드레스를 지정하여 판독 처리를 행한다. 그렇게 하면, 2차 캐시(202)에 저장된 그 어드레스의 명령은 1차 캐시(203)를 통해 명령 발행 제어부(205)에 출력된다. 데이터는, 컨트롤 로직(207)이, 데이터를 판독하기 위해, 그 데이터의 어드레스를 지정하여 판독 처리를 행한다. 2차 캐시(202)에 저장된 데이터는 1차 캐시(204)를 통해 레지스터군(209) 중 어느 것의 레지스터에 출력된다. 이 레지스터군(209)은, ALU군(208)에 공급해야 하는 데이터가 저장되는 입력 레지스터군, 및 ALU군(208)으로부터 출력된 데이터가 저장되는 출력 레지스터군을 통합한 것이다.

명령 발행 제어부(205)는, 1차 캐시(203)에 저장된 명령을 판독하고, 판독한 명령을 실행해야 하는 명령으로서 발행한다. 그 명령 발행 제어부(205)는, 예컨대 도 3에 나타내는 바와 같이, 명령종·명령 의존 판정부(301), 정수 연산 명령 큐(302), 부동 소수점 연산 명령 큐(303), 및 명령 큐(304)를 구비한다.

명령종·명령 의존 판정부(301)는, 1차 캐시(203)로부터 페치해야 하는 명령의 어드레스 생성을 행하여 명령을 페치하고, 페치한 명령의 분기 목적지와 분기 방향을 예측하며, 발행해야 하는 명령을 그 종류(명령종)에 따라, 큐(302∼304) 중 어느 하나에 저장한다. 이것에 의해, 정수 연산 명령 큐(302)에는 정수 연산 명령만, 부동 소수점 연산 명령 큐(303)에는 부동 소수점 연산 명령만, 명령 큐(304)에는 이들과는 상이한 명령종의 명령만이 각각 저장된다. 여기서는, 명령 큐(304)에 저장되는 명령은, 가상 어드레스를 생성하기 위한 명령(이후 「가상 어드레스 가산 명령」으로 표기)만을 상정한다. 이 상정에서, ALU군(208)은, ALU로서, 정수 실행 파이프 라인, 부동 소수점 실행 파이프 라인, 및 가상 어드레스 가산기를 각각 하나 이상 구비하게 된다.

2개의 사이클릭 카운터(211)는, PLL 회로(210)로부터 출력되는 클록의 카운트를 행하고, 카운트한 값이 설정값(도 2 내에 「카운트값」으로 표기)에 도달하면, 캐리어 신호를 온(액티브)으로 되게 하여, 카운트한 값을 초기값으로 복귀시키는 카운터이다. 각 큐(302∼304)로부터의 명령의 판독, 즉 명령의 발행은, 어느 하나의 사이클릭 카운터(211)로부터 출력되는 캐리 신호에 의해 제어된다. 이것에 의해, 각 사이클릭 카운터(211)에 설정되는 카운트값을 통해, 명령 발행 제어부(205)로부터의 명령의 발행 빈도를 제어할 수 있게 되어 있다.

2개의 명령 처리부(206)는, 예컨대 대응된 명령종의 명령이 실행 가능하게 될 때까지 유지하기 위한 버퍼이다. 이 때문에 명령 발행 제어부(205)의 각 큐(302∼304)로부터 판독된 명령은, 출력해야 하는 명령 처리부(206)에 출력된다. 각 명령 처리부(206)에 대응되는 명령종은 특별히 한정되지 않지만, 여기서는 편의적으로, 정수 연산 명령, 및 부동 소수점 연산 명령은 명령 처리부(206-1)에 대응되고, 가상 어드레스 가산 명령은 명령 처리부(206-2)에 대응되어 있는 것으로 상정한다. 또한 정수 연산 명령 큐(302), 및 부동 소수점 연산 명령 큐(303)에는 사이클릭 카운터(211-1)로부터 출력하는 캐리 신호가 입력되고, 명령 큐(304)에는 사이클릭 카운터(211-2)로부터 출력하는 캐리어 신호가 입력되는 것으로 상정한다.

각 명령 처리부(206)에 유지된 명령은 컨트롤 로직(209)에 의해 판독된다. 이 컨트롤 로직(207)은, 실행(투입) 가능하게 된 명령을 대응하는 명령 처리부(206)로부터 판독하고, ALU군(208)의 대응하는 ALU에 공급한다. ALU군(208)의 명령의 실행에 필요한 데이터는, 레지스터군(209)으로부터 취득된다. ALU군(208)의 명령의 실행에 의해 얻어진 데이터는 레지스터군(209)을 통해, 1차 캐시(204)에 출력될 수 있다.

강제 전력 절약화 제어 회로(32)에 의해 상태 표시 레지스터(33)에 기록된 데이터는, ALU군(208)을 통해 OS(50)가 참조되는 것이 된다. DVFS 제어 회로(35)가 참조하는 DVFS 설정 레지스터(34)에의 데이터의 저장도, ALU군(208)을 통해 행해진다.

강제 전력 절약화 제어 회로(32)는, 각 사이클릭 카운터(211)에의 카운트값의 설정을 행하는 회로이다. 강제 로우 파워 모드 신호가 온된 경우, 즉 강제 로우 파워 모드가 설정된 경우, 강제 전력 절약화 제어 회로(32)는, 2개의 사이클릭 카운터(211) 중 적어도 한쪽에, 보다 큰 카운트값을 설정한다. 이것에 의해, 명령 발행 제어부(205)에 의한 명령의 발행 빈도를 저하시킨다.

이 명령의 발행 빈도를 저하시킴으로써, ALU군(208)에서의 명령의 실행 빈도가 저하한다. 이 때문에 CPU(3)에서의 스위칭이 감소할 뿐만 아니라, 동작하지 않는 ALU에의 클록의 공급을 차단하는 클록 게이팅 기구에 의해서도 동작하게 된다. 2개의 사이클릭 카운터(211)에의 카운트값의 설정은 매우 신속히 행할 수 있다. 사이클릭 카운터(211)에의 카운트값의 설정을 변경시키는 계기가 되는 강제 로우 파워 모드 신호는, FPGA(12)로부터 직접, 강제 전력 절약화 제어 회로(32)에 입력된다. 이러한 것으로부터, 2대의 PSU(2) 중 적어도 1대에 과전류가 발생하여도, CPU(3)의 소비 전력을 충분한 레벨까지 작게 할 수 있다.

정보 처리 장치에서는, 전체의 소비 전력에 차지하는 CPU에 의한 소비 전력의 비율이 매우 높다. 예컨대 1장의 PCI 카드의 소비 전력은 25 W 정도, 하드디스크 장치의 소비 전력이 15 W 정도인 것에 대하여, 1개의 CPU의 소비 전력은 250 W정도이다. 이와 같은 CPU의 소비 전력을 즉시 저하시킴으로써, 전력을 공급하는 PSU(2)의 출력 전압이 과전류 보호 기능에 의해 오동작이 발생하는 레벨까지 저하하는 것을 방지할 수 있도록 시스템을 설계할 수 있다.

전력을 공급하는 PSU(2)의 출력 전압이 과전류 보호 기능에 의해 오동작이 발생하는 레벨까지 저하하는 것을 방지할 수 있기 때문에, 전력의 공급이 정지된 PSU(2)를 대체하는 PSU를 정보 처리 장치에 미리 탑재시키지 않아도, 계속된 운용이 가능해진다. 이것으로부터, 탑재되는 PSU의 수를 적게 함으로써, 정보 처리 장치의 제조 비용의 저감, 소형화 등을 보다 용이하게 실현할 수 있게 된다.

도 5는, 2개의 사이클릭 카운터에 설정하는 카운트값에 의해 실현되는 소비 전력의 저감량의 예를 설명하는 도면이다. 도 5 내에 표기한 「Cyclic 카운터 1」「Cyclic 카운터 2」는 각각 사이클릭 카운터(211-1, 211-2)를 나타내고 있다. 「1」「0」「10」의 각 수치는, 사이클릭 카운터(211)에 설정되는 카운트값을 나타내고 있다. 소비 전력 저감량은, CPU(3)가 2개, 정보 처리 장치에 탑재되어 있는 경우를 상정하여, 그 저감량을 W로 나타내고 있다.

각 사이클릭 카운터(211)에 「1」을 카운트값으로서 설정하는 것은, 어느 PSU(2)에도 과전류가 발생하지 않는 통상 상태이다. 도 5는, 강제 로우 파워 모드의 설정에 의해, 사이클릭 카운터(211-1, 211-2)의 카운트값을 각각 「10」「0」으로 변경하면, 소비 전력을 통상 상태로부터 120 W 저감시킬 수 있는 것을 나타내고 있다.

도 5에 나타내는 바와 같은 강제 로우 파워 모드시의 사이클릭 카운터(211-1, 211-2)의 카운트값의 변경은, 2대의 PSU(2)로부터의 전력 공급을 상정한 것이다. 강제 로우 파워 모드시에 각 사이클릭 카운터(211)에 설정하는 카운트값은, 전력 공급에 이용하는 PSU(2)의 대수, 정보 처리 장치의 최대 소비 전력과 각 PSU(2)의 정격 등을 고려하여 결정하는 것이 바람직하다.

카운트값으로서 「0」이 설정된 사이클릭 카운터(211-2)는, 캐리 신호를 온으로 하지 않는다. 이 때문에 명령 발행 제어부(205)로부터 명령 처리부(206-2)에 명령은 출력되지 않는다. 사이클릭 카운터(211-2)의 카운트값을 「0」으로 변경하는 것은, 클록 게이팅 기구를 보다 유효하게 작용시키기 위해서이다. 바꿔 말하면, 필요한 소비 전력의 저감량을 보다 확실하게 확보할 수 있도록 하기 위해서이다. 사이클릭 카운터(211-2)의 카운트값을 「0」으로 변경하는 경우, 대응하는 ALU에의 전력 공급을 절단하도록 하여도 좋다.

ALU군(208)이 동일한 종류의 ALU를 복수개 구비하고 있는 경우, 각 사이클릭 카운터(211)에의 카운트값의 변경은 행하지 않고, 동일한 종류의 ALU 중에서 적어도 하나를 남기고 전력 공급을 차단시켜도 좋다. 이와 같이 ALU에의 전력 공급을 절단시켜도, 소비 전력의 충분한 저감을 행할 수 있다.

명령 발행 제어부(205)로부터의 명령의 발행 빈도를 저하시킨 시점에서는, 각 명령 처리부(206)에 미실행의 명령이 남아 있는 것이 보통이다. 그러나, 1명령의 실행에 요하는 시간은 1 ns 이하이다. PSU(2)의 과전류 상태는, 과전류가 된 후 100 μs가 경과하기 전에 해소시키면 된다. 이 때문에, 각 명령 처리부(206)에 남아 있는 미실행의 명령수는 100 μs 경과 전에 모두 처리가 완료되기 때문에, 사실상, 무시할 수 있다.

도 5에 나타내는 예는, 전술한 바와 같이, 2대의 PSU(2)로부터의 전력 공급을 상정한 것이다. 이 때문에 강제 로우 파워 모드 설정시에 강제 전력 절약화 제어 회로(32)가 각 사이클릭 카운터(211)에 설정하는 카운트값의 조합은 1종류만으로 되어 있다. 그러나 그 조합은 복수개 준비하여도 좋다. 즉, 전력 공급에 이용하는 PSU(2)의 대수, 각 PSU(2)의 정격과 정보 처리 장치의 최대 소비 전력량, 또는 정보 처리 장치의 구성 등에 따라, 강제 전력 절약화 제어 회로(32)에 의해 각 사이클릭 카운터(211)에 설정되는 카운트값의 조합을 변경시키도록 하여도 좋다.

강제 전력 절약화 제어 회로(32)는, 강제 로우 파워 모드 신호가 온이 된 경우, 강제 로우 파워 모드가 설정된 것을 나타내는 데이터를 상태 표시 레지스터(33)에 저장한다. 이것에 의해, OS(50)의 제어에 의해, 설정해야 하는 VID, 및 체배율을 나타내는 데이터가 DVFS 설정 레지스터(34)에 저장된다. 이것에 의해, DVFS 제어 회로(35)는, DDC(4)에 설정한 VID, 및 PLL 회로(210)에 설정한 체배율 중 적어도 한쪽을 변경한다. 설정해야 하는 VID, 및 체배율을 나타내는 데이터는 이후 「DVFS 설정값」으로 부르기로 한다.

도 6은, DVFS 설정값의 설정 방법예를 설명하는 도면이다. 이 도 6에 나타내는 설정 방법예는, 정보 처리 장치의 구성에 따라, DVFS 설정값을 결정하는 경우의 것이다.

정보 처리 장치의 구성으로서는, CPU(3)의 개수, DIMM의 매수, 및 PCI 카드의 매수만을 상정하고 있다. 이것에 의해, 도 6에서는 정보 처리 장치의 구성마다, DVFS 설정값, 체배율, 전압, 및 소비 전력 저감량을 나타내고 있다. 전압은, DVFS 설정값에 따른 VID의 설정에 의해 기준이 되는 전압으로부터의 강하량을 %로 나타내고 있다. 체배율도, DVFS 설정값에 따른 체배율의 설정에 의해 기준이 되는 클록 주파수로부터의 저하량을 %로 나타내고 있다. 소비 전력 저감량은, 통상 상태시로부터의 저감량을 W로 나타내고 있다.

DVFS 제어 회로(35)는, 강제 로우 파워 모드가 설정된 경우, 도 6에 나타내는 바와 같이 결정되는 DVFS 설정값에 따라, DDC(4), 및 PLL 회로(210)를 제어한다. 그 후, DVFS 제어 회로(35)는, 강제 전력 절약화 제어 회로(32)에 대하여, 강제 로우 파워 모드의 설정 해제를 지시한다.

이 해제 지시는, DDC(4), 및 PLL 회로(210)의 제어, 즉 VID, 및 체배율의 설정을 행한 후, 그 설정에 의한 변경이 완료된 이후에 행해진다. 이 때문에 각 사이클릭 카운터(211)의 카운트값을 통상 상태시의 카운트값으로 복귀시켜도, 소비 전력의 충분한 저감을 행할 수 있다. 이것으로부터, 강제 전력 절약화 제어 회로(32)는, DVFS 제어 회로(35)로부터의 해제 지시에 의해, 강제 로우 파워 모드의 설정을 해제하고, 각 사이클릭 카운터(211)에, 통상 상태시의 카운트값을 설정한다. 이와 같이 강제 전력 절약화 제어 회로(32)에 강제 로우 파워 모드의 설정을 해제시키는 것은, OS·제어 FW의 처리를 간편하게 하기 위해서이며, 하드웨어가 아니라, OS·FW에 의해 강제 로우 파워 모드의 설정을 해제시키도록 구성하여도 좋다.

도 7은, 적어도 1대의 PSU에 과전류가 발생한 경우의 정보 처리 장치의 동작의 흐름을 나타내는 흐름도이다. 적어도 1대의 PSU(2)에 과전류가 발생하는 상황이란, 예컨대 1대의 PSU(2)로부터의 전력 공급이 정지된 상황이다. 다음에, 도 7을 참조하여, 적어도 1대의 PSU에 과전류가 발생한 경우의 정보 처리 장치의 동작에 대해서 상세히 설명한다.

PSU(2)에 발생한 과전류는, 전류 센서(22)에 의해 검출됨으로써, 비교기(23)로부터 과전류의 발생을 나타내는 프레젠트 통지가 출력된다(S1). 이 프레젠트 통지에 의해, FPGA(12)는, 강제 로우 파워 모드 신호를 온시키고, 그 프레젠트 통지는 FPGA(12)의 과전류 표시 레지스터(122)에 데이터로서 저장된다(S2). 이 결과, 과전류의 발생은 SP(1)의 MPU(11)[MPU(11)가 실행하는 제어 FW(140)], 및 CPU(3)가 실행하는 OS(50)에 인식된다. 강제 로우 파워 모드 신호의 온에 의해, CPU(3)의 강제 전력 절약화 제어 회로(32)는, 도 5에 나타내는 바와 같이 각 사이클릭 카운터(211)에의 카운트값의 설정을 행한다.

과전류의 발생, 즉 강제 로우 파워 모드의 설정을 인식한 OS(50)는, 사전에 SP(1)로부터 수신한 탑재 정보(도 4)를 참조하여, 도 6에 나타내는 바와 같이 DVFS 설정값을 결정하고, 결정한 DVFS 설정값을 DVFS 설정 레지스터(34)에 저장시킨다(S3).

그 DVFS 설정값의 DVFS 설정 레지스터(34)에의 저장에 의해, DVFS 제어 회로(35)는, DDC(4), 및 PLL 회로(210)를 제어하고, DDC(4)로부터 출력되는 전력의 전압, 및 PLL 회로(210)가 출력하는 클록의 주파수를 각각 저하시킨다. 이들을 저하시킨 후, DVFS 제어 회로(35)는, 강제 로우 파워 모드의 설정 해제를 강제 전력 절약화 제어 회로(32)에 지시한다. 그 지시에 의해, 강제 전력 절약화 제어 회로(32)가 각 사이클릭 카운터(211)에 통상 상태시의 카운트값을 설정한다. 그 카운트값의 설정에 의해, 적어도 1대의 PSU(2)에 과전류가 발생하는 것에 따르는 정보 처리 장치의 동작이 완료된다.

도 8은, 전력 공급이 정지된 후, 그 전력 공급이 재개된 경우의 정보 처리 장치의 동작의 흐름을 나타내는 흐름도이다.

2대의 PSU(2)에 의해 전력을 공급시키는 경우, 적어도 1대의 PSU(2)에 과전류를 발생시키는 견인(牽引)이 되는 것은, 통상, 1대의 PSU(2)로부터의 전력 공급의 정지이다. 1대의 PSU(2)로부터의 전력 공급이 정지하여도, 강제 로우 파워 모드의 설정에 의한 CPU(3)의 소비 전력의 저감에 의해, 전력을 계속 공급하고 있는 PSU(2)에서의 과전류는 해소된다. 이것으로부터, 본 실시형태에서는, 1대의 PSU(2)로부터의 전력 공급이 정지한 후의 전력 공급의 재개는, 별도의 PSU(2)에의 교환에 의해 행해지는 것으로 상정하고 있다. 별도의 PSU(2)로의 교환은, 제어 FW(14)의 구성 인식 기능(142)에 의해 인식된다. 다음에 도 8을 참조하여, 별도의 PSU(2)로의 교환이 행해진 경우의 정보 처리 장치의 동작에 대해서 상세히 설명한다.

전력 공급을 정지한 PSU(2)를 별도의 PSU(2)로 보수원이 교환하면, 그 교환에 의해 새롭게 탑재된 PSU(2)는 SP(1)의 MPU(11)에 의해 인식된다. 그 인식에 의해, MPU(11)는, FPGA(12)에 의해 과전류 이상 해제 통지를 CPU(3)에 송신한다(S11).

CPU(3)에 송신된 과전류 이상 해제 통지는, OS(50)에 의해 처리된다. OS(50)는, 과전류 이상 해제 통지의 수신에 의해, 통상 상태시의 DVFS 설정값을 설정하고, 설정한 DVFS 설정값을 DVFS 설정 레지스터(34)에 저장한다(S12). 이것에 의해, DDC(4)로부터 출력되는 전력의 전압, 및 PLL 회로(210)가 출력하는 클록의 주파수는 모두 통상 상태시로 복귀된다. 이 결과, CPU(3)의 전력 절약화 상태가 해제되고, 별도의 PSU(2)로의 교환에 수반하는 정보 처리 장치의 동작이 완료된다.

또한, 본 실시형태에서는, 강제 전력 절약화 제어 회로(32)에서의 강제 로우 파워 모드의 설정 해제를 DVFS 제어 회로(35)에 행하게 하고 있지만, 별도의 방법을 이용하여 그 해제를 강제 전력 절약화 제어 회로(32)에 행하게 하여도 된다. 이하, 그 변형예에 대해서, 도 9∼도 12를 참조하여 구체적으로 설명한다.

도 9는, 강제 전력 절약화 제어 회로에서의 강제 로우 파워 모드의 설정 해제를 행하게 하기 위해 FPGA에 탑재되는 구조의 예를 설명하는 도면이다. 이 예는, 강제 전력 절약화 제어 회로(32)에 있어서, 강제 로우 파워 모드 신호의 온에 의해 강제 로우 파워 모드를 설정하고, 강제 로우 파워 모드 신호의 오프에 의해 강제 로우 파워 모드의 설정을 해제시키는 경우의 것이다.

상태 판정부(901)는, 과전류의 발생에 수반하는 PSU(2)로부터의 프레젠트 통지의 변화에 의해, 강제 로우 파워 모드 신호를 온이 되게 한다. 과전류 표시 레지스터(122)에는, 이 강제 로우 파워 모드 신호의 값이 프레젠트 통지의 내용을 나타내는 값으로서 유지된다.

타이머(902)는, 강제 로우 파워 모드 신호가 온이 된 후 정해진 시간의 경과에 의해 리셋 신호를 상태 판정부(901)에 출력, 예컨대 리셋 신호를 온(액티브)으로 한다. 상태 판정부(901)는, 그 리셋 신호의 온에 의해, 강제 로우 파워 모드 신호를 오프로 한다. 온의 리셋 신호의 값은 1, 즉 그 전압 레벨은 High로 상정된다.

도 10은, 상황에 의해 상태 판정부로부터 출력되는 강제 로우 파워 모드 신호를 설명하는 도면이다. 도 10에서, 「X」는 프레젠트 통지, 「Y」는 리셋 신호, 「Q」는 강제 로우 파워 모드 신호를 각각 나타내고 있다. 「1」는 온, 「0」은 오프를 각각 나타내고 있다. 「Qn」은 직전 상태로부터 변화되지 않는 것을 나타내고 있다.

도 11은, 상태 판정부의 구성예를 설명하는 도면이다. 도 11에 나타내는 바와 같이, 상태 판정부(901)는, AND 게이트(1101), 및 SR 플립플롭(1102)을 이용하여 실현시킬 수 있다. AND 게이트(1101)는, 프레젠트 신호의 부정과 리셋 신호의 논리곱을 출력하고, SR 플립플롭(1102)은, 프레젠트 통지를 S 입력 단자에, AND 게이트(1101)로부터 출력되는 논리곱을 R 입력 단자에 각각 입력한다. 출력 단자(Q)로부터 출력되는 신호가 강제 로우 파워 모드 신호가 된다.

전술한 바와 같은 FPGA(12)의 구조에서는, 타이머(902)에 계시되는 시간을 일정 이상의 길이로 함으로써, DVFS 제어 회로(35)의 제어에 의해 DDC(4) 및 PLL 회로(210)는 전압, 및 클록 주파수가 각각 저하될 때까지의 시간을 확보할 수 있다. 이 때문에, 강제 전력 절약화 제어 회로(32)에서의 강제 로우 파워 모드의 해제를 적절히 행하게 할 수 있다.

도 9에 나타내는 바와 같은 구조를 FPGA(12)에 탑재시킨 경우, 예컨대 1대의 PSU(2)의 고장에 의해 전력 공급이 정지하고 있었다고 해도, 전력 공급을 계속하고 있는 PSU(2)의 과전류 보호 기능이 작용하지 않도록, CPU(3)의 소비 전력의 간헐적인 저감을 행하게 할 수 있다. 즉 PSU(2)의 과전류의 발생→CPU(3)의 소비 전력의 저감→PSU(2)의 과전류의 해소→CPU(3)의 소비 전력의 저감의 해제→PSU(2)의 과전류의 발생이라는 사이클에서의 운용이 가능하게 된다. 이와 같은 운용을 행한 경우, PSU(2)의 전력 공급의 정지에 의한 정보 처리 장치[CPU(3)]의 처리 능력의 저하를 보다 억제할 수 있다.

또한, 시스템의 구성에 의해서는 하드웨어에 의한 전력 소비량과 1대의 PSU(2)에 의한 전력 공급량이 균형을 이루고 있고, 소프트웨어의 부하에 의해 단시간만, 하드웨어에 의한 전력 소비량이 전력 공급량을 상회하는 상태로 되어 있을 가능성도 있다. 이러한 경우, 소프트웨어의 부하 상승→PSU(2)의 과전류의 발생→CPU(3)의 소비 전력의 저감→PSU(2)의 과전류의 해소→부하가 필요한 소프트웨어 처리가 종료→CPU(3)의 소비 전력의 저감의 해제→그대로 동작 계속이라는 사이클에서의 운용이 가능하게 된다. 이러한 운용을 행한 경우, PSU(2)의 전력 공급의 정지에 의한 정보 처리 장치(CPU(3))의 처리 능력의 저하를, 소프트웨어 부하가 상승하고 있는 단기간만 억제할 수 있다.

전술한 바와 같은 사이클로 정보 처리 장치를 운용하는 경우, 도 8에 나타내는 흐름도에 따른 동작을 정보 처리 장치에 행하게 할 필요는 없다. 대신에, 도 12에 나타내는 흐름도와 같이, CPU(3)를 동작시키면 좋다. 여기서 도 12를 참조하여, CPU(3)에 행하게 하는 동작에 대해서 상세히 설명한다. 그 도 12는, 강제 로우 파워 모드 신호의 오프에 의해 CPU에 실행시키는 동작의 흐름을 나타내는 흐름도이다.

그 강제 로우 파워 모드 신호의 오프에 의해, 강제 전력 절약화 제어 회로(32)는, 강제 로우 파워 모드의 설정을 해제하고, 그 해제를 행한 취지를 나타내는 데이터를 상태 표시 레지스터(33)에 기록함으로써, 그 취지를 OS(50)에 통지한다(S21).

그 통지에 의해, OS(50)는, 통상 상태시의 DVFS 설정값을 DVFS 설정 레지스터(34)에 저장한다(S22). 이것에 의해, DVFS 제어 회로(35)는, DDC(4) 및 PLL 회로(210)가 각각 출력하는 전압, 및 클록 주파수를 통상 상태로 복귀시킨다. 그 결과, CPU(3)의 전력 절약화 상태가 해제되어, 강제 로우 파워 모드 신호의 오프에 수반하는 CPU(3)의 동작이 완료된다.

이와 같이 전력 절약화 상태를 해제하여도, 소프트웨어에 의한 부하가 저하되지 않으면, 재차 PSU(2)에 과전류가 발생할 가능성이 높다. 이 때문에, 전력 절약화의 해제는, 재차, 강제 로우 파워 모드 신호가 온 될 때까지의 단시간 동안에 행해지게 된다.

본 실시형태는, 상기 변형예 이외의 변형을 행하여도 좋다. 예컨대 강제 전력 절약화 제어 회로(32)에, 강제 로우 파워 모드 신호의 온에 의해 강제 로우 파워 모드를 설정한 후, 타이머(902)가 계시하는 정해진 시간의 경과에 의해, 그 설정을 자동적으로 해제시켜도 좋다.

1: SP, 11: MPU, 12: FPGA, 121: 통신부, 122: 과전류 표시 레지스터, 123: 탑재 상태 레지스터, 2: PSU, 21: AC/DC 변환부, 22: 전류 센서, 23: 비교기, 3: CPU, 31: 통신부, 32: 강제 전력 절약화 제어 회로, 33: 상태 표시 레지스터, 34: DVFS 설정 레지스터, 35: DVFS 제어 회로, 4: DDC, 5: 기억 장치, 205: 명령 발행 제어부, 206, 206-1, 206-2: 명령 처리부, 207: 컨트롤 로직, 208: ALU군, 209: 레지스터군, 210: PLL 회로, 211, 211-1, 211-2: 사이클릭 카운터

Claims

명령의 발행을 제어하는 명령 발행부와,
상기 명령 발행부가 발행한 명령을 실행하는 명령 실행부와,
외부로부터 소비 전력에 관계되는 전력 지시를 입력하는 지시 입력부와,
상기 지시 입력부가 입력한 상기 전력 지시가 상기 소비 전력을 억제하는 것을 요구하고 있었던 경우에, 상기 명령 발행부 및 상기 명령 실행부 중 적어도 하나를 제어하여, 상기 명령 실행부에 의한 명령 실행의 실행 빈도를 저하시키는 실행 빈도 제어부
를 갖는 것을 특징으로 하는 처리 장치.
제1항에 있어서, 상기 실행 빈도 제어부는, 상기 명령 발행부로부터 상기 명령이 발행되는 발행 빈도를 저하시킴으로써, 상기 명령 실행의 실행 빈도를 저하시키는 것을 특징으로 하는 처리 장치.
제1항 또는 제2항에 있어서, 연산 명령을 처리하는 복수의 연산 회로를 더 구비하고,
상기 실행 빈도 제어부는, 상기 복수의 연산 회로 중 적어도 하나를 정지시키고, 상기 명령 발행부가 상기 연산 명령을 발행하는 발행 빈도를 저하시킴으로써, 상기 실행 빈도를 저하시키는 것을 특징으로 하는 처리 장치.
제1항 또는 제2항에 있어서, 상기 명령 발행부에 의한 상기 명령의 발행을 가능하게 하는 제어 신호를 생성하는 카운터부를 더 구비하고,
상기 실행 빈도 제어부는, 상기 카운터부가 상기 제어 신호를 생성하는 시간 간격을 변경함으로써, 상기 실행 빈도를 저하시키는 것을 특징으로 하는 처리 장치.
제1항 또는 제2항에 있어서, 상기 처리 장치에 인가되는 전원 전압, 및 상기 처리 장치에 이용되는 클록의 주파수를 제어하는 전압 주파수 제어부를 구비하고,
상기 실행 빈도 제어부는, 상기 소비 전력을 억제하는 것을 요구하는 상기 전력 지시가 상기 지시 입력부에 입력된 후, 상기 처리 장치의 소비 전력을 저하시키는 제어를 상기 전압 주파수 제어부가 시작한 경우에, 상기 실행 빈도를 저하시키는 제어를 종료하는 것을 특징으로 하는 처리 장치.
적어도 1개의 처리 장치와, 상기 처리 장치에 전력을 공급하는 복수대의 전원 장치와, 상기 복수대의 전원 장치 중 어느 것에 발생하는 과전류를 검출하는 검출부를 적어도 구비하고,
상기 처리 장치는, 명령의 발행을 제어하는 명령 발행부와,
상기 명령 발행부가 발행한 명령을 실행하는 명령 실행부와,
상기 검출부에 의한 검출 결과를 이용하여 생성되는, 상기 처리 장치에서의 소비 전력에 관계되는 전력 지시를 입력하는 지시 입력부와,
상기 지시 입력부가 입력한 상기 전력 지시가 상기 소비 전력을 억제하는 것을 요구하고 있던 경우에, 상기 명령 발행부 및 상기 명령 실행부 중 적어도 하나를 제어하여, 상기 명령 실행부에 의한 명령 실행의 실행 빈도를 저하시키는 실행 빈도 제어부
를 갖는 것을 특징으로 하는 정보 처리 장치.
제6항에 있어서, 상기 실행 빈도를 상기 실행 빈도 제어부가 저하시킨 후, 상기 실행 빈도를 저하시키기 위한 제어의 종료 지시를 상기 실행 빈도 제어부에 행하는 종료 지시부를 구비하고,
상기 실행 빈도 제어부는, 상기 종료 지시부에 의한 종료 지시에 따라, 상기 실행 빈도를 저하시키기 위한 제어를 종료시키는 것을 특징으로 하는 정보 처리 장치.
제7항에 있어서, 상기 종료 지시부는, 새로운 전원 장치에 의한 전력 공급의 시작, 및 상기 실행 빈도 제어부의 제어에 의해 상기 과전류의 상태가 해소되는 시간의 경과 중 적어도 하나에 의해, 상기 종료 지시를 행하는 것을 특징으로 하는 정보 처리 장치.
적어도 1개의 처리 장치와, 상기 처리 장치에 전력을 공급하는 복수대의 전원 장치와, 상기 복수대의 전원 장치 중 어느 것에 발생하는 과전류를 검출하는 검출부를, 적어도 구비한 정보 처리 장치에 적용되는 소비 전력 관리 방법으로서,
상기 처리 장치로서, 내부에 공급되는 클록의 주파수를 변경시키지 않고, 명령을 실행하는 실행 빈도를 전환하는 실행 빈도 전환 기능을 탑재한 처리 장치를 채용하고,
상기 검출부가 상기 과전류를 검출한 경우에, 상기 처리 장치에 탑재된 실행 빈도 전환 기능을 이용하여 상기 실행 빈도를 저하시킴으로써, 상기 처리 장치의 소비 전력을 저감시키는 것을 특징으로 하는 소비 전력 관리 방법.