TWI492040B - 處理器、資訊處理設備、及電力消耗管理方法 - Google Patents

處理器、資訊處理設備、及電力消耗管理方法 Download PDF

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TWI492040B
TWI492040B TW102130579A TW102130579A TWI492040B TW I492040 B TWI492040 B TW I492040B TW 102130579 A TW102130579 A TW 102130579A TW 102130579 A TW102130579 A TW 102130579A TW I492040 B TWI492040 B TW I492040B
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Michiharu Hara
Hironobu Kageyama
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Description

處理器、資訊處理設備、及電力消耗管理方法 領域
此處所討論之實施例係有關一種抑制一處理器，諸如一中央處理單元(CPU)或執行指令之類似處理器，之電力消耗的技術。
 背景
執行指令之處理器係以一CPU、一MPU(微處理單元)、一處理器等為名稱之型式廣為流傳，以及係安裝於各種型式之電子裝置上。特定地，需要有一高度處理效能的伺服器具有許多處理器。
施加於處理器之電壓係遠低於一商用電源供應器之電壓。因此，一資訊處理設備，諸如一具有一處理器之伺服器，係設有至少一電源供應裝置以供轉換電壓之用。一需要有一高度可靠性之資訊處理設備係設有多數電源供應裝置。此係基於即使當一電源供應裝置因為一失效或類似狀況而無法供應電力時仍然能夠作業之目的。
通常，一電源供應裝置係設有一過電流保護功能，該過電流保護功能防止一過電流流動，使得電源供應 裝置本身或負載裝置不致於損壞。當已被判定為過電流之電流流動時，此過電流保護功能係限制輸出電流量以便減少輸出電壓。
一具有如上所述之一過電流保護功能之電源供應裝置之選擇需以防止過電流發生的方式為之。然而，當電源供應裝置之額定增加時，該等電源供應裝置之採購成本亦會增加，以及該等電源供應裝置之尺寸亦會增加。另，電力的轉換效率係依據即將供應之電量而改變，以及傾向於隨著所供應之電量變得較導致最高轉換效率之供應電量為小而減少。因此，即將使用之一電源供應裝置之額定通常係受到控制以使該額定，在納入採購成本、尺寸、以及轉換效率之考量後，不會相當大地超過資訊處理設備之最大電力消耗。此亦適用於一種多數電力供應裝置提供電力的情況。期望使用一較小尺寸之電源供應裝置以便減少資訊處理設備之整體尺寸。
基於上述理由，當多數電源供應裝置提供電力時，有可能來自至少一電源供應裝置之一電力供應中止即會造成過電流流動至正在提供電力之電源供應裝置。許多資訊處理設備，諸如伺服器或類似裝置，係設有必要時提供電力之冗餘電源供應裝置。在一設有此冗餘電源供應裝置之資訊處理設備中，一冗餘電源供應裝置能夠在來自一電源供應裝置之電力供應已中止時起動一電力供應。然而，即使當一冗餘電源供應裝置已起動一電力供應，在電力供應之起動延遲時，過電流仍可能流動至一正在供應電 力之電源供應裝置，導致降低之輸出電壓。
現今，電子裝置諸如一類似於一CPU或類似裝置之處理器、一半導體記憶體、等已經進步到以低電壓操作。隨著以低電壓操作之進步，電子裝置之電壓變動公差已變得更為狹窄。許多此類電子裝置係用於一資訊處理設備諸如一伺服器，等之中。因此，一電源供應裝置中之輸出電壓減少經常造成電子裝置的故障。電子裝置之故障造成系統減少效能。因此，亦為重要的是能夠立即抑制一資訊處理設備之電力消耗使得過電流不會流動至一電源供應裝置。
現今，隨著半導體技術之進步，處理器已開始包含一極大量之電晶體，以及該等處理器之電力消耗亦已增加。通常，處理器消耗掉一資訊處理設備內含之電子裝置所消耗電力之大部分。因此，重要的是抑制處理器之電力消耗以便有效率地抑制一資訊處理設備之電力消耗。
近年來，某些資訊處理設備具有一DVFS(動態電壓頻率調整)功能如同一電力節約功能。一DVFS功能可減少施加至一處理器之電源供應電壓及/或一處理器所使用之時脈頻率。一電源供應電壓或一時脈頻率的減少將導致處理器之電力消耗的較佳抑制。施加至一處理器之電源供應電壓通常係藉由轉換一電源供應裝置所供應之電力而獲得。
然而，減少一電源供應電壓以及一時脈頻率在某種程度上需要時間。例如，改變一時脈頻率需要改變PLL(鎖相迴路)電路之倍增數。此種經由一PLL電路之時脈 頻率之改變可在大約幾百微秒內執行。當一電源供應裝置失效時，電源供應電壓逐漸減少，以及此時間期間係冗長到足以造成現代處理器的故障。因此，重要的是要能夠立即抑制一處理器中的電力消耗。
專利文件1：日本公開專利公告第2009-60758號。
專利文件2：日本公開專利公告第7-28561號。
 概要
依據實施例之一面向，本發明之一目的係提供一種當一過電流於一正在供應電力至資訊處理設備之電源供應裝置中發生時，立即抑制正在接受電力供應之該資訊處理設備中之電力消耗的技術。
已應用本發明之實施例之一系統包含一指令發出單元配置成控制一指令之發出、一指令處理電路配置成執行藉由該指令發出單元所發出之一指令、一指令輸入單元配置成由外部輸入一有關電力消耗之電力指令、以及一執行頻率控制單元配置成控制該指令發出單元或該指令處理電路或兩者之任何組合以便，當藉由該指令輸入單元所輸入之該電力指令要求抑制電力消耗時，減少該指令處理電路執行一指令之一執行頻率。
1‧‧‧SP(服務處理器)
2‧‧‧PSU(電源供應單元)
3‧‧‧CPU
4‧‧‧DDC(DC-DC轉換器)
5‧‧‧儲存裝置
11‧‧‧MPU(微處理單元)
12‧‧‧FPGA(場可程式閘陣列)
13‧‧‧記憶體
14‧‧‧ROM
21‧‧‧AC/DC轉換(電壓降壓)單元
22‧‧‧電流感測器
23‧‧‧比較器
31‧‧‧通訊單元
32‧‧‧強制式電力節約控制電路
33‧‧‧狀態顯示暫存器
34‧‧‧DVFS設定暫存器
35‧‧‧DVFS控制電路
50‧‧‧OS
51‧‧‧DVFS設定值改變要求接收功能
52‧‧‧DVFS設定值判定功能
53‧‧‧DVFS設定值設定功能
54‧‧‧中斷程序功能
55‧‧‧配置報告接收功能
56‧‧‧SP-OP通訊控制功能
57‧‧‧過電流異常取消接收功能
121‧‧‧通訊單元
122‧‧‧過電流顯示暫存器
123‧‧‧安裝狀態暫存器
140‧‧‧控制韌體
141‧‧‧SP-OS通訊控制功能
142‧‧‧配置辨識功能
143‧‧‧配置報告功能
144‧‧‧過電流報告感測功能
145‧‧‧過電流異常取消報告功能
146‧‧‧中斷程序功能
201‧‧‧介面邏輯
202‧‧‧位階2快取
203‧‧‧指令位階1快取
204‧‧‧資料位階1快取
205‧‧‧指令發出控制電路
206‧‧‧指令處理電路
206-1--206-2‧‧‧指令處理電路
207‧‧‧控制邏輯
208‧‧‧ALU(算術邏輯單元)組
209‧‧‧暫存器組(ALU輸入暫存器及輸出暫存器)
210‧‧‧PLL(鎖相迴路)電路
211‧‧‧環狀計數器
211-1~211-2‧‧‧環狀計數器
301‧‧‧指令型式/指令相依性判定電路
302‧‧‧整數計算指令佇列
303‧‧‧浮點計算指令佇列
304‧‧‧指令佇列
901‧‧‧狀態判定單元
902‧‧‧計時器
1101‧‧‧及閘
1102‧‧‧SR正反器
S1-S3、S11-S12、S21-S22‧‧‧步驟
圖1說明依據本實施例之一資訊處理設備中所包含之構成元件之一配置實例；圖2揭示一CPU之一配置實例； 圖3揭示一指令發出控制單元之一配置實例；圖4揭示安裝資訊之一配置實例；圖5揭示取決於設定供二環狀計數器用之計數值以達成減少電力消耗量之一實例；圖6揭示設定一DVFS設定值之一方法之一實例；圖7係一流程圖以揭示當一過電流在多數PSU中之至少一PSU內發生之情況下資訊處理設備之作業流程；圖8係一流程圖以揭示當一電力供應在電力供應中止後重新起動之情況下資訊處理設備之作業流程；圖9揭示一配置之一實例而該配置係包含於一FPGA中使得可執行一強制式電力節約控制電路中之強制式低電力模式之設定之取消；圖10揭示依據一狀況自一狀態判定單元輸出之強制式低電力模式信號；圖11揭示狀態判定單元之一配置實例；以及圖12係一流程圖以說明回應一強制式低電力模式信號之一關閉而促使一CPU執行之作業流程。
 實施例之說明
下文，本發明之實施例將參看圖式加以詳細說明。
圖1說明依據本實施例之一資訊處理設備中所包含之構成元件之一配置實例。依據本實施例之一資訊處理設備係，例如，一伺服器，以及包含，作為構成元件，一 SP(服務處理器)1、二PSU(電源供應單元)2、至少一CPU 3、一DDC(DC-DC轉換器)4、以及一儲存裝置5。資訊處理設備亦包含一PCI(週邊組件互連)卡或類似元件作為構成元件，雖然該等元件未揭示於圖式中。PCI卡係用以經由，例如，網路執行通訊。
依據本實施例，上文之CPU 3係一處理器。本實施例之一資訊處理設備包含此CPU 3作為一構成元件。資訊處理設備之配置並未受限於圖1所揭示之配置。例如，資訊處理設備可使用一配置其中二或以上之PSU 2供應電力至多數資訊處理設備。換言之，只要配置包含二或以上之PSU 2以直接或間接供應電力至一或以上之CPU 3，則任何配置均可採用。
PSU 2係電源供應裝置而該等裝置係輸出藉由降壓一輸入交流電壓所獲得之直流電力。如圖1所示，每一PSU 2均具有一AC(交流)/DC(直流)轉換單元21、一電流感測器(感測器)22、以及一比較器23。
AC/DC轉換單元21將一輸入交流電轉換為直流電。電流感測器22感測藉由該轉換所獲得之直流電量。比較器23將電流感測器22感測之電流量結果與對應之AC/DC轉換單元21之額定之值作比較，以及藉此判定自AC/DC轉換單元21供應之電流是否為一過電流。比較器23之判定結果係輸出至SP 1。下文，此判定結果亦稱為一”現行報告”。即時輸出此現行報告至一SP 20之目的係對流入PSU 2之過電流立即回應。
SP 20係一管理裝置而該管理裝置係管理包含該SP 20之資訊處理設備，以及包含一MPU 11、一FPGA(場可程式閘陣列)12、一記憶體13、以及一ROM(唯讀記憶體)14。此外，SP 20包含一PCI卡用以與網路執行通訊，雖然此PCI卡未特別加以揭示。
ROM 14儲存即將藉由MPU 11執行之控制FW(韌體)。MPU 11藉由讀取ROM 14中所儲存之控制FM(韌體)140至記憶體13以執行控制FM 140來管理資訊處理設備。FPGA 12係安裝於SP 1上用以執行與PSU 2與CPU 3之通訊。一通訊單元121用以與CPU 3通訊、一過電流顯示暫存器(reg)122而現行報告之值係寫入至該暫存器、以及一安裝狀態暫存器(reg)123係安裝於此FPGA 12上。安裝狀態暫存器(reg)123儲存安裝資訊而該安裝資訊代表資訊處理設備內含之構成元件。
圖4揭示安裝資訊之一配置實例。揭示於圖4中之安裝資訊之配置實例係一種狀況其中代表可安裝於一資訊處理設備上之一構成元件的元件資訊以及代表該構成元件之存在或不存在的存在資訊係儲存供每一構成元件之用。圖4中之”存在”與”不存在”代表存在資訊之內容。”存在”之意為對應之構成元件存在，以及”不存在”之意為對應之構成元件不存在。圖4中之”CPU#0”、”CPU#1”、”DIMM#1”、等代表元件資訊之內容。
藉由MPU 11執行之控制FW 140包含一SP-OS通訊控制功能141、一配置辨識功能142、一配置報告功能 143、一過電流報告感測功能144、一過電流異常取消報告功能145、以及一中斷程序功能146等作為子程式。此類功能141至146係有關CPU 3中之電力消耗之控制。有關一般管理之功能在圖式中予以省略。
SP-OS通訊控制功能141係一種功能用以控制使用FPGA 12之通訊單元121之通訊。配置辨識功能142係一種功能用以辨識資訊處理設備之配置，以及藉由配置辨識功能142辨識構成元件之結果係儲存於FPGA 12之安裝狀態暫存器123中作為安裝資訊。配置報告功能143係一種功能用以向CPU 3報告儲存於安裝狀態暫存器123中之安裝資訊。SP-OS通訊控制功能141係用以向CPU 3報告安裝資訊。
過電流報告感測功能144係一種功能用以藉由參考儲存於過電流顯示暫存器122中之現行報告資料來感測過電流的發生。
FPGA 12感測現行報告內容中的改變，亦即，由指示未發生過電流之內容改變成指示發生過電流之內容，以及開啟(啟動)，例如，一自通訊單元121輸出之強制式低電力模式信號。一強制式低電力模式係一種促使CPU 3立即抑制電力消耗之模式，以及開啟一強制式低電力模式信號係指此強制式低電力模式已被設定。此實例中，假設強制式低電力模式信號之值係1，亦即，假設電壓位準為H(高)。此強制式低電力模式信號係自圖9所揭示之一狀態判定單元901輸出。
過電量異常取消報告功能145係一種功能用以傳 送一對一過電流回應之取消報告(過電流異常取消報告)至CPU 3。中斷程序功能146係一種功能用以促使MPU 11依指示執行一中斷程序以對一過電流的發生產生回應。
CPU 3包含一通訊單元31、一強制式電力節約控制電路(一執行頻率控制電路)32、一狀態顯示暫存器33、一DVFS設定暫存器34、以及一DVFS控制電路(電壓頻率控制電路)35。稍後將參看圖2作較詳細之說明。
通訊單元31促成與FPGA 12之通訊單元121之通訊。強制式電力節約控制電路32與DVFS控制電路35兩者能夠抑制CPU 3之電力消耗。一自FPGA 12之通訊單元121輸出之強制式低電力模式信號係直接輸入至強制式電力節約控制電路32，而未經由通訊單元31。
自PSU 2輸出之電力係藉由DDC 4轉換成一不同電壓之電力，以及供應至CPU 3。DVFS控制電路35能夠依據DDC 4中設定之一VID(電壓辨識碼)而控制由DDC 4所供應之電力之電壓(電源供應電壓)。DVFS控制電路35能夠依據圖2中所揭示之一PLL電路210之倍增率的設定而控制用以操作CPU 3之一時脈頻率。減少一電源供應電壓或一時脈頻率將導致CPU 3之電力消耗的較佳抑制。VID及倍增率之設定係參考DVFS設定暫存器34中所儲存之資料而執行。判定即將儲存於DVFS設定暫存器34中之資料以及判定完成之資料的儲存係藉由執行一OS 50而實施。
促使DVFS控制電路35減少一電源供應電壓及/或一時脈頻率在某種程度上需要一段時間期間。因此，即使 當DVFS控制電路35立即回應一指示一過電流發生之現行報告而減少一電源供應電壓及/或一時脈頻率，仍有可能PSU 2所供應之電力電壓已下降至一足以造成CPU 3或類似裝置中之故障的位準。因此，提供強制式電力節約控制電路32以較迅速地抑制CPU 3之電力消耗。自FPGA 12之通訊單元121輸出之強制式低電力模式信號直接輸入至強制式電力節約控制電路32之目的係較迅速地抑制CPU 3之電力消耗。
當一強制式低電力模式信號已完成開啟時，強制式電力節約控制電路32將指示該信號已完成開啟之資料儲存至狀態顯示暫存器33中。儲存至狀態顯示暫存器33中之資料係藉由OS 50加以參考。藉此，OS 50辨識強制式低電力模式已完成設定。
此OS 50包含一DVFS設定值改變要求接收功能51、一DVFS設定值判定功能52、一DVFS設定值設定功能53、一中斷程序功能54、一配置報告接收功能55、一SP-OP通訊控制功能56、以及一過電流異常取消接收功能57等作為子程式。此類功能51至57係有關一強制式低電力模式之設定。有關一OS之一般功能在此說明中予以省略。
DVFS設定值改變要求接收功能51參考儲存於狀態顯示暫存器33中之資料以便判定執行DVFS之必要性。圖1中，指出”DVFS設定值改變要求”係自SP 20輸出至OS 50。此DVFS設定改變要求在以往已經常實施，以及此DVFS設定改變要求亦藉由DVFS設定值改變要求接收功能51加以處理。因為DVFS設定改變要求在以往已經常實 施，其詳細說明在此實例中將予以省略。
DVFS設定值判定功能52係一種功能用以判定即將設定之一VID以及一倍增率，以及係藉由DVFS設定值判定功能52加以啟動。DVFS設定值設定功能53係一種功能用以將代表DVFS設定值判定功能所判定之一VID值及一倍增率的資料儲存於DVFS設定暫存器34中。中斷程序功能54係一種功能而該功能係參考狀態顯示暫存器33中所儲存之資料以便經由一中斷程序而促使CPU 3啟動，例如，DVFS設定值改變要求接收功能51。
配置報告接收功能55係一種功能用以處理安裝資訊而該安裝資訊係由SP 20報告以及該安裝資訊係儲存於安裝狀態暫存器123中。SP-OP通訊控制功能56係一種功能用以經由通訊單元31而控制與SP 20之通訊。過電流異常取消接收功能57係一種功能用以處理對一由SP 20所報告之一過電流回應之取消。此過電流異常取消接收功能57可啟動DVFS設定值判定功能52以便將一VID及一倍增率回復為正常值。
圖2揭示一CPU之一配置實例。CPU 3另包含，如圖2中所揭示者，一介面邏輯201、一位階2快取202、一指令位階1快取203、一資料位階1快取204、一指令發出控制電路205、二指令處理電路206(206-1及206-2)、一控制邏輯207、一ALU(算術邏輯單元)組208、一暫存器組209、PLL電路210、以及二環狀計數器211(211-1及211-2)。暫存器組209以”ALU輸入暫存器及輸出暫存器”顯現於圖2中。
環狀計數器211經由一匯流排傳送及接收資料。圖1中揭示之通訊單元31對應環狀計數器211。經由一匯流排接收之資料係儲存於位階2快取202中。
為讀取一指令，指令發出控制電路205指定指令之位址，以及執行一讀取程序。接著，儲存於位階2快取202內之指令中之受指定指令係經由指令位階1快取203輸出至指令發出控制電路205。資料係藉由控制邏輯207讀取，以及因此資料之位址被指定以便執行讀取程序。儲存於位階2快取202中之資料係經由資料位階1快取204輸出至暫存器組209中之一暫存器中。此暫存器組209包含一輸入暫存器用以儲存即將供應至ALU組208之資料，以及一輸出暫存器組用以儲存自ALU組208輸出之資料。
指令發出控制電路205讀取指令位階1快取203中所儲存之一指令，以及發出該讀取之指令以作為一即將執行之指令。指令發出控制電路205，例如，如圖3所揭示者，包含一指令型式/指令相依性判定電路301、一整數計算指令佇列302、一浮點計算指令佇列303、以及一指令佇列304。
指令型式/指令相依性判定電路301產生一即將自指令位階1快取203擷取之一指令之一位址以便擷取該指令、預測所擷取指令之分支目的及分支方向、以及依據指令型式儲存即將於佇列302至304中之一佇列發出之一指令。藉此，整數計算指令佇列302僅儲存整數計算指令、浮點計算指令佇列303僅儲存浮點計算指令、以及指令佇 列304僅儲存前二種型態以外之型態的指令。此實例中，假設僅有產生虛擬位址之指令(下文稱為”虛擬位址指令”)係儲存於指令佇列304中。依據此假設，ALU組208分別包含至少一整數執行處理程序組、至少一浮點執行處理程序組、以及至少一虛擬位址加法器。
二環狀計數器211計算自PLL電路210輸出之時脈，以及當計算值達到一設定值(圖2中指示為”計數值”)時即開啟(啟動)一進位信號以便重設該計算值為初始值。自個別之佇列302至304讀取指令，亦即指令的發出，係藉由一自環狀計數器211中之一環狀計數器輸出之進位信號加以控制。藉此，指令發出控制電路205發出指令之頻率能夠經由環狀計數器211中所設定之計數值加以控制。
二指令處理電路206係緩衝器用以保持，例如，對應指令型式之指令直到該等指令變成可執行時為止。因此，自指令發出控制電路205之個別佇列302至304讀取之指令係輸出至指令處理電路206中之一指令處理電路而指令必需輸出至該等指令處理電路。指令型式並未特別受限以對應個別指令處理電路206。然而，此實例中，基於方便起見係假設整數計算指令及浮點計算指令係對應指令處理電路206-1，而虛擬位址加法指令係對應指令處理電路206-2。亦假設自環狀計數器211-1輸出之進位信號係輸入至整數計算指令佇列302及浮點計算指令佇列303，而自環狀計數器211-2輸出之進位信號則輸入至指令佇列304。
藉由指令處理電路206保持之指令係藉由暫存器 組209讀取。此控制邏輯207自對應指令處理電路206讀取已成為可執行(能被輸入)之指令，以及供應該等指令至ALU組208中之對應ALU。執行ALU組208之指令所需之資料係自暫存器組209獲得。藉由執行ALU組208之指令所獲得之資料能夠經由暫存器組209輸出至資料位階1快取204。
藉由強制式電力節約控制電路32而已寫入狀態顯示暫存器33中之資料係經由ALU組208而由OS 50加以參考。資料係儲存於DVFS設定暫存器34中，而該資料亦係經由ALU組208而由DVFS控制電路35加以參考。
強制式電力節約控制電路32係一種電路而該電路設定用於環狀計數器211之計數值。當一強制式低電力模式信號已開啟時，亦即，當強制式低電壓模式已設定時，強制式電力節約控制電路32為二環狀計數器211中之至少一環狀計數器設定一較大之計數值。此舉減少指令發出控制電路205發出指令之頻率。
此指令發出頻率的減少係減少了ALU組208中所發出指令之頻率。此舉造成CPU 3切換的減少，以及亦促使時脈閘控機制進行更多地操作，而該時脈閘控機制係阻隔時脈供應至未操作之ALU。計數值能夠非常迅速地進行設定以供二環狀計數器之用。一強制式低電力模式信號係自FPGA 12直接地輸入至強制式電力節約控制電路32，而該強制式低電力模式信號係觸發供環狀計數器211用之計數值設定的更新。因此，即使當一過電流已在二PSU 2中之一PSU內發生，CPU 3之電力消耗仍然能夠減少至一足 夠低之位準。
一資訊處理設備中，CPU消耗之電力佔用整體電力消耗之一主要部分。例如，一PCI卡之電力消耗約為25W以及一硬碟裝置之電力消耗約為15W，而一CPU之電力消耗則約為250W。有可能設計一種系統而該系統立即減少CPU之電力消耗以避免一種情況而在該情況中供應電力之PSU 2之輸出電壓減低至一造成過電流保護功能故障之位準。
有可能避免一種狀況而該情況中一自供應電力之PSU 2輸出之電壓減少至一造成過電流保護功能故障之位準，以及藉此，即使當一PSU並未安裝在一資訊處理設備上以作為已中止供應電力之PSU 2之一替代裝置時，持續的作業仍屬可能。因此，藉由減少即將安裝之PSU的數量，能夠較容易地達成資訊處理設備之生產成本、尺寸，等的減少。
圖5揭示取決於設定供二環狀計數器用之計數值以達成減少電力消耗量之一實例。表格中之”環狀計數器1”及”環狀計數器2”分別代表環狀計數器211-1及211-2。數值”1”、”0”、”1”、及”10”代表設定於環狀計數器211中之計數值。在二CPU 3安裝於一資訊處理設備上之假設下，電力消耗的減少量係以單位”W”加以代表。
當”1”設定為供每一環狀計數器211用之計數值時，情況為一正常情況，其中PSU 2中沒有過電流發生。圖5揭示藉由分別改變環狀計數器211-1及211-2之計數值為”10” 及”0”，電力消耗相較於正常情況能夠減少120W。
如圖5中所揭示之強制式低電力模式中供環狀計數器211-1及211-2用之計數值的改變係基於二PSU 2供應電力的一種假設。期望強制式低電力模式中設定供環狀計數器211用之計數值係藉由將供應電力之PSU 2之數量、資訊處理設備之最大電力消耗、每一PSU 2之額定、等納入考量以作成決定。
已經設定”0”作為計數值之環狀計數器211-2不會開啟一進位信號。因此，指令發出控制電路205不會輸出一指令至指令處理電路206-2。改變環狀計數器211-2之計數值為”0”之目的係促使時脈閘控機制更有效率地操作。換言之，目的係更安全地達成必要之電力消耗減少。當環狀計數器211-2之計數值改變為”0”時，可中止供應電力至對應之ALU。
當ALU組208包含多數相同型式之ALU時，亦有可能使用一種配置其中環狀計數器211之計數值不作改變以及，除了至少一ALU以外，對所有同型式之ALU中止電力供應。即使當供應ALU用之電力中止時，電力消耗仍然能夠有效減少。
通常，當指令發出控制電路205發出指令之頻率時，未被執行之指令仍然在個別之指令處理電路206中。然而，執行一指令所需之時間為一奈秒或更短。在過電流發生後100微秒之時間期間經過之前，足以能夠消除PSU 2之一過電流情況。因此，仍然在個別指令處理電路206中 未被執行之指令數量在實務上可予以忽略，因為該等指令在100微秒之時間期間經過之前均會進行處理。
圖5中所揭示之實例係基於電力由二PSU 2供應的一種假設上，如上文所述。因此，當強制式低電力模式設定時，藉由強制式低電力節約控制電路32設定之環狀計數器211用之計數值之間僅有一種組合。然而，可準備多種組合。換言之，有可能依據供應電力之PSU 2之數量、每一PSU 2之額定、資訊處理設備之最大電力消耗、資訊處理設備之配置、或類似情況來改變藉由強制式低電力節約控制電路32設定之環狀計數器211用之計數值的組合。
當開啟一強制式低電力模式信號時，強制式電力節約控制電路32將指示強制式低電力模式設定完成之資料儲存於狀態顯示暫存器33中。藉此，即將設定之VID以及代表倍增率之資料係在OS 50的控制下儲存於DVFS設定暫存器34中。藉此，DVFS控制電路35改變設定於DDC 4中之VID與設定於PLL電路210中之倍增率中之至少一者。下文中，即將設定之一VID以及代表一倍增率之資料係稱為一”DVFS設定資料”。
圖6揭示設定一DVFS設定值之一方法之一實例。圖6中所揭示之設定方法實例係供一種狀況之用而該狀況中一DVFS設定值係依據一資訊處理設備之配置而判定。
假設僅有CPU 3、DIMM、以及PCI卡之數量係資訊處理設備之一配置。藉此，圖6揭示資訊處理設備之每一配置之DVFS設定值、倍增率、電壓、以及電力消耗減少 量。一電壓係依據DVFS設定值基於VID之設定以相較於一參考電壓之減少量之百分比型式加以代表。一倍增率亦依據DVFS設定值基於一倍增率之設定以相較於一參考時脈頻率之減少量之百分比型式加以代表。一電力消耗減少量係以相較於正常狀態之減少量之百分比型式加以代表。
當設定強制式低電力模式時，DVFS控制電路35依據如圖6中揭示之已決定之DVFS設定值來控制DDC 4及PLL電路210。接著，DVFS控制電路35指示強制式電力節約控制電路32以取消強制式低電力模式之設定。
此取消指示係於執行DDC 4及PLL電路210之控制之後，亦即，VID及倍增率之設定之後，以及基於設定值完成改變之前下達。因此，即使當環狀計數器211之計數值係回復為正常狀態之計數值，電力消耗仍然能夠有效地減少。因此，強制式電力節約控制電路32依據來自DVFS控制電路35之取消指示而取消強制式低電力模式之設定，以及在環狀計數器211中設定正常狀態用之計數值。促使如上所述之強制式電力節約控制電路32取消強制式低電力模式之設定之目的係簡化OS/控制之程序，以及亦有可能使用一種配置其中強制式低電力模式之設定係藉由OS/FW，而非硬體，來取消。
圖7係一流程圖揭示當一過電流在多數PSU中之至少一PSU內發生之情況下資訊處理設備之作業流程。一種過電流於多數PSU 2中之至少一PSU內發生之情況係一種來自多數PSU 2中之一PSU之電力供應已中止之情況。其 次，參看圖7，當一過電流已於多數PSU 2中之至少一PSU內發生時，藉由資訊處理設備執行之作業將詳細加以說明。
發生於PSU 2中之過電流係藉由電流感測器22加以感測，以及一指示一過電流發生之現行報告係自比較器23輸出(S1)。回應此現行報告，FPGA 12開啟一強制式低電力模式信號，以及現行報告係儲存於FPGS 12之過電流顯示暫存器122中作為資料(S2)。此舉之結果為，過電流之發生係藉由SP1之MPU 11(藉由MPU 11執行之控制FW 140)以及藉由CPU 3執行之OS 50加以辨識。回應強制式低電力模式信號之開啟，CPU 3之強制式電力節約控制電路32設定環狀計數器211用之計數值，如圖5中所揭示者。
已感測到過電流發生，亦即強制式低電力模式已設定之事實，之OS 50係參考之前自SP 1接收之安裝資訊(圖4)、決定DVFS設定值如圖6中所揭示者、以及促使DVFS設定暫存器34儲存決定之DVFS設定值(S3)。
回應DVFS設定值儲存於DVFS設定暫存器34中，DVFS控制電路35控制DDC 4及PLL電路210以便減少自DDC 4輸出之電力電壓以及自PLL電路210輸出之時脈頻率。減少電壓及頻率後，DVFS控制電路35指示強制式電力節約控制電路32取消強制式低電力模式之設定。回應此指示，強制式電力節約控制電路32在環狀計數器211中設定正常狀態之計數值。藉由設定此類計數值，隨同PSU 2中之至少一PSU內發生之一過電流的資訊處理設備之作業得以完成。
圖8係一流程圖揭示當電力供應在電力供應中止後重新起動之情況下資訊處理設備之作業流程。
通常，在一使用二PSU 2以供應電力之配置中，來自PSU 2中之一PSU之電力供應中止將造成二PSU 2中之至少一PSU內之過電流。即使當PSU 2中之一PSU中止供應電力時，基於強制式低電力模式之設定所導致之CPU 3中之電力消耗之減少仍然消除了正在供應電力之PSU 2中之過電流。因此，本實施例係假設來自PSU 2中之一PSU之電力供應中止之後，電力之供應係藉由以一不同之PSU 2取代之方式而重新啟動。以一不同之PSU 2取代之方式係藉由控制FW 140之配置辨識功能142加以辨識。其次，參看圖8，將詳細說明當執行完成以一不同之PSU 2取代的作業時，藉由資訊處理設備執行之作業。
當一維護技術人員以一不同之PSU 2取代已中止供應電力之PSU 2時，因該項取代而新近完成安裝之PSU 2係藉由SP 1之MPU 11加以辨識。回應此項辨識，MPU 11促使FPGA 12傳送一過電流異常取消報告至CPU 3(S11)。
傳送至CPU 3之過電流異常取消報告係藉由OS 50加以處理。OS 50回應過電流異常取消報告之接收而設定供正常狀態用之DVFS設定值，以及將設定之DVFS設定值儲存於DVFS設定暫存器34中(S12)。藉此，自DDC 4輸出之電力電壓及自PLL電路210輸出之時脈頻率兩者均回復為正常狀態中之數值。基於此，CPU 3之電力節約狀態被取消，以及隨同以一不同之PSU 2取代之資訊處理設備所 執行之作業得以完成。
注意雖然本實施例中DVFS控制電路35係在強制式電力節約控制電路32中執行強制式低電力模式設定之取消，然而強制式電力節約控制電路32可藉由利用一不同方法來執行此取消作業。下文中，一替代實施例將參看圖9至圖12加以特別地說明。
圖9揭示一配置之一實例而該配置係包含於一FPGA中使得可執行一強制式電力節約控制電路中之強制式低電力模式之設定之取消。此實例之一種情況係強制式電力節約控制電路32回應強制式低電力模式信號之一開啟而設定強制式低電力模式以及回應該強制式低電力模式信號之一關閉而取消強制式低電力模式之設定。狀態判定單元901回應來自PSU 2之一現行報告之因一過電流發生所造成之改變，而開啟強制式低電力模式信號。此強制式低電力模式信號之數值係藉由過電流顯示暫存器122予以保持以作為代表現行報告之內容之一數值。
在強制式低電力模式信號開啟之後經過一段規定之時間期間後，一計時器902輸出一重設信號至狀態判定單元901，例如，開啟(啟動)一重設信號。狀態判定單元901回應重設信號之開啟而關閉強制式低電力模式信號。處於開啟狀態中之重設信號之數值係假設為1，換言之，電壓位準假設為高。
圖10揭示依據特定情況自狀態判定單元輸出之強制式低電力模式信號。圖10中，”X”、”Y”、及”Q”分別 代表一現行報告、一重設信號、以及一強制式低電力模式信號。另，”1”、及”0”分別代表開啟與關閉。”Qn”指示相較於先前狀態沒有改變。
圖11揭示狀態判定單元之一配置實例。如圖11所揭示者，狀態判定單元901可利用一及閘1101與一SR正反器1102加以執行。及閘1101輸出一負的現行信號與一重設信號間之邏輯產物，以及SR正反器1102輸入一現行報告至輸入端(S)以及亦輸入至輸入端(R)一自及閘1101輸出之邏輯產物。一來自輸出端Q之信號輸出係作為一強制式低電力模式信號。
如上所述之FPGA 12之配置中，藉由設定一較計時器902中之一規定期間更長之時間，於DDC 4及PLL電路210在DVFS控制電路35之控制下減少一電壓及一時脈頻率之前，一時間期間可受到保障。因此，強制式電力節約控制電路32中之強制式低電力模式之取消可適當地加以執行。
當圖9中所示之配置安裝至FPGA 12之上時，有可能間歇地減少CPU 3之電力消耗使得即使當PSU 2中之一PSU因為一失效而中止供應電力時，仍然供應電力之PSU 2之過電流保護功能並不會運作。換言之，在PSU 2中一過電流之發生、CPU 3電力消耗之減少、PSU 2中過電流之消除、CPU 3電力消耗減少之取消、以及PSU 2中過電流之發生之週期內，作業仍為可能。當執行此作業時，有可能抑制因PSU 2之電力供應中止所造成之資訊處理設備(CPU 3)處理效能之降低。
另，視系統配置之情況而定，有一種可能性為硬體之電力消耗與一PSU 2所供應之電量將相互平衡，其情況為僅在一短期時間期間內軟體負載促使硬體之電力消耗超過所供應之電量。此一情況下，在軟體負載增加、PSU 2中一過電流之發生、CPU 3電力消耗之減少、PSU 2中過電流之消除、需要負載之軟體程序之終止、CPU 3電力消耗減少之取消、以及作業持續之週期內，作業仍為可能。當執行此作業時，有可能控制因PSU 2所供應之電力中止所造成之資訊處理設備(CPU 3)處理效能之降低，因此處理效能降低僅發生在軟體負載處於一增加狀態時之一短期時間期間內。
當資訊處理設備在上文週期內運作時，無需促使資訊處理設備執行圖8中所揭示之流程圖之作業。本發明之效應係藉由使CPU 3執行如圖12之流程圖中所揭示之作業而達成。參看圖12，促使CPU 3執行之作業將詳細加以說明。圖12係一流程圖，說明回應一強制式低電力模式信號之一關閉而促使CPU執行之作業流程。
回應一強制式低電力模式信號之一關閉，強制式電力節約控制電路32取消強制式低電力模式之設定並亦將指示取消已完成之資料寫入狀態顯示暫存器33，以及向OS 50報告該項事實(S21)。回應該報告，OS 50將正常狀態之DVFS設定值儲存於DVFS設定暫存器34中(S22)。藉此，DVFS控制電路35將自DDC 4輸出之電壓以及自PLL電路210輸出之時脈頻率分別回復為其正常狀態。基於此， CPU 3之電力節約狀態被取消，以及隨同一強制式低電力模式信號之關閉之CPU所執行之作業得以完成。
有一強烈可能性為當軟體負載在如上所述之電力節約狀態取消後並未減少時，則一過電流將於PSU 2中再度發生。因此，在一強制式低電力模式信號再度開啟之前，電力節約狀態之取消係於一短期時間期間內加以執行。
可為本實施例進行上文變化實例以外之變化。例如，亦有可能使用一種配置其中開啟一強制式低電力模式信號以便在強制式電力節約控制電路32中設定強制式低電力模式，以及接著當藉由計時器902測量之一規定時間期間經過後即自動地取消該設定。
藉由使用本發明，當一過電流在一供應電力之電源供應裝置中發生時，接受電力供應之資訊處理設備之電力消耗能夠立即地受到抑制。
1‧‧‧SP(服務處理器)
2‧‧‧PSU(電源供應單元)
3‧‧‧CPU
4‧‧‧DDC(DC-DC轉換器)
5‧‧‧儲存裝置
11‧‧‧MPU(微處理單元)
12‧‧‧FPGA(場可程式閘陣列)
13‧‧‧記憶體
14‧‧‧ROM
21‧‧‧AC/DC轉換(電壓降壓)單元
22‧‧‧電流感測器
23‧‧‧比較器
31‧‧‧通訊單元
32‧‧‧強制式電力節約控制電路
33‧‧‧狀態顯示暫存器
34‧‧‧DVFS設定暫存器
35‧‧‧DVFS控制電路
50‧‧‧OS
51-57‧‧‧功能方塊
121‧‧‧通訊單元
122‧‧‧過電流顯示暫存器
123‧‧‧安裝狀態暫存器
140‧‧‧控制韌體
141-146‧‧‧功能方塊

Claims (9)

  1. 一種處理器，包含：一指令發出控制電路，其配置成控制一指令之發出；一指令處理電路，其配置成執行藉由該指令發出控制電路所發出之一指令；一指令輸入電路，其配置成輸入有關電力消耗之一電力指令；以及一執行頻率控制電路，其配置成當由該指令輸入電路所輸入之該電力指令請求抑制該電力消耗，以及當響應於該電力指令，而藉由控制提供至該指令處理電路之一電壓及一時脈頻率之至少一者，直到該電壓或該時脈被控制，來執行用以抑制該電力消耗之控制，且判定該控制可用於該指令處理電路時，來改變用於該指令處理電路之指令之一發出頻率。
  2. 如請求項1之處理器，其中：該執行頻率控制電路藉由減少該指令處理電路發出該指令之發出頻率以減少該執行頻率。
  3. 如請求項1之處理器，更包含：多數計算電路，其經配置成處理一計算指令，其中：該執行頻率控制電路停止該等多數計算電路中之至少一計算電路，並亦減少該指令發出控制電路發出該計算指令之一發出頻率，以及藉此減少該執行頻率。
  4. 如請求項1之處理器，更包含：一計數器，其經配置來產生一控制信號，該控制信號能夠促使該指令發出控制電路發出該指令，其中：該執行頻率控制電路改變該計數器產生該等控制信號之時間區間以便減少該執行頻率。
  5. 如請求項1之處理器，包含：一電壓頻率控制電路，其經配置成控制施加至該處理器之一電源供應電壓以及由該處理器所使用之一時脈之一頻率，其中：當在要求該電力消耗要被抑制之該電力指令被輸入至該指令輸入電路之後，該電壓頻率控制電路已起動減少該處理器之電力消耗之控制時，該執行頻率控制電路終止減少該執行頻率之控制。
  6. 一種資訊處理設備，至少包含：至少一處理器，供應電力至該處理器之多數電源裝置，以及一檢測器，該檢測器檢測發生於該等多數電源供應裝置之一者中之一過電流，其中：該處理器包含：一指令發出控制電路，其配置成控制一指令之發出；一指令處理電路，其配置成執行藉由該指令發出控制電路所發出之一指令；一指令輸入電路，其配置成輸入一電力指令，該電力指令係藉由利用該檢測器所檢測之一結果 而產生，並且該電力指令係有關該處理器中之電力消耗；以及一執行頻率控制電路，其配置成當由該指令輸入電路所輸入之該電力指令請求抑制該電力消耗，以及當響應於該電力指令，而藉由控制提供至該指令處理電路之一電壓及一時脈頻率之至少一者，直到該電壓或該時脈被控制，來執行用以抑制該電力消耗之控制，且判定該控制可用於該指令處理電路時，來改變用於該指令處理電路之指令之一發出頻率。
  7. 如請求項6之資訊處理設備，包含：一終止指令電路，其經配置成給予該執行頻率控制電路一指令以於該執行頻率控制電路已減少該執行頻率之後，終止減少該執行頻率之控制，其中：該執行頻率控制電路依據藉由該終止指令單元之該終止指令以終止減少該執行頻率之控制。
  8. 如請求項7之資訊處理設備，其中：回應藉由一新電源裝置之一電力供應之一起動或一時段之經過而於該時段期間該過電流之一狀態依據藉由該執行頻率控制電路之該控制已被消除，或兩者之任何組合，該終止指令電路給予該終止指令。
  9. 一種電力消耗管理方法，包含：輸入一有關電力消耗之電力指令；當該電力指令請求抑制該電力消耗，以及當響應於 該電力指令，而藉由控制提供至一指令處理電路之一電壓及一時脈頻率之至少一者直到該電壓或該時脈被控制，來執行用以抑制該電力消耗之控制，且判定該控制可用於該指令處理電路時，來改變用於該指令處理電路之指令之一發出頻率。
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