JP2000341110A - 貫通電流防止回路付きｃｍｏｓトランジスタ回路および入出力回路 - Google Patents

貫通電流防止回路付きｃｍｏｓトランジスタ回路および入出力回路

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JP2000341110A
JP2000341110A JP11151701A JP15170199A JP2000341110A JP 2000341110 A JP2000341110 A JP 2000341110A JP 11151701 A JP11151701 A JP 11151701A JP 15170199 A JP15170199 A JP 15170199A JP 2000341110 A JP2000341110 A JP 2000341110A
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Shohei Ishida
正平 石田
Yoshiaki Kasuga
義昭 春日
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 複数電源のＣＭＯＳトランジスタ回路におい
て、第１電源を電源とする第１インバータの出力がＨの
時に、第１電源の電位がグランドレベルになると、前記
第１インバータの出力を受け第２電源を電源とする第２
インバータに貫通電流が流れる。 【解決手段】 第１電源を入力とし第２電源を電源とす
る第３インバータの出力をNchトランジスタのゲートに
接続し、前記Ｎｃｈトランジスタのドレインを前記第１
インバータの出力信号線に接続し、ソースをグランドま
たは前記第１電源に接続することにより、第１電源の電
位がグランドレベルに低下した時に、第１インバータの
出力信号線の電位がグランドレベルに低下して第２イン
バータに貫通電流が流れることを防止する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、複数電源を持つＣ
ＭＯＳトランジスタ回路に関する。
【０００２】
【従来の技術】図４に複数電源を持つ従来のＣＭＯＳト
ランジスタ回路を示す。４０１は第１電源、４０２は第
２電源、４０３は第１電源４０１を電源とする第１イン
バータ、４０４は第２電源４０２を電源とする第２イン
バータ、４０５は第２インバータ４０４の入力に接続さ
れた第１インバータ４０３の出力信号線である。
【０００３】
【発明が解決しようとする課題】しかし、複数電源を持
つ従来のＣＭＯＳトランジスタ回路においては、第１イ
ンバータ４０３の出力がHである時に、第１電源４０１
の電位がグランドレベルに低下すると、信号線４０５に
ある電荷が第１インバータ４０３のPchトランジスタを
介して第１電源４０１に逃げて、信号線４０５の電位は
低下していくが、信号線４０５の電位がPchトランジス
タの閾値電圧Vthまで低下したあとは電位が低下しにく
くなり、第２インバータ４０４に貫通電流が流れるとい
う問題があった。
【０００４】本発明では、電源の電位がグランドレベル
に低下した時に、他の電源につながるインバータに貫通
電流が流れることを防止することを目的とする。
【０００５】
【課題を解決するための手段】この課題を解決するため
に請求項１に記載の本発明は、第１電源を電源とする第
１ＣＭＯＳ論理ゲート回路の出力が前記第１電源と異な
る第２電源を電源とする第２ＣＭＯＳ論理ゲート回路の
入力に接続されており、前記第１電源を入力とし前記第
２電源を電源とする第３インバータと、前記第３インバ
ータの出力をゲートに接続した第１Nchトランジスタと
を有し、前記第１ＣＭＯＳ論理ゲート回路の出力に前記
第１Nchトランジスタのドレインが接続され、前記第１N
chトランジスタのソースが接地されていることを特徴と
する。
【０００６】また請求項２に記載の本発明は、第１電源
を電源とする第１ＣＭＯＳ論理ゲート回路の出力が前記
第１電源と異なる第２電源を電源とする第２ＣＭＯＳ論
理ゲート回路の入力に接続されており、前記第１電源を
入力とし前記第２電源を電源とする第３インバータと、
前記第３インバータの出力をゲートに接続した第２Nch
トランジスタとを有し、前記第１ＣＭＯＳ論理ゲート回
路の出力に前記第２Nchトランジスタのドレインが接続
され、前記第２Nchトランジスタのソースが前記第１電
源に接続されていることを特徴とする。
【０００７】また請求項３に記載の本発明は、第１電源
を電源とする第１ＣＭＯＳ論理ゲート回路の出力が前記
第１電源と異なる第２電源を電源とする第２ＣＭＯＳ論
理ゲート回路の入力に接続されており、前記第１電源を
入力とし前記第２電源を電源とする第３インバータと、
前記第３インバータの出力をゲートに接続した第１Nch
トランジスタとを有し、前記第１ＣＭＯＳ論理ゲート回
路の出力に前記第１Nchトランジスタのドレインが接続
され、前記第１Nchトランジスタのソースが接地されて
いることを特徴とする貫通電流防止回路付きＣＭＯＳ入
力回路であって、前記ＣＭＯＳ入力回路は、前記第１電
源を電源とする他のＣＭＯＳ論理ゲート回路からなる電
気回路の出力に接続されることを特徴とする。
【０００８】また請求項４に記載の本発明は、第１電源
を電源とする第１ＣＭＯＳ論理ゲート回路の出力が前記
第１電源と異なる第２電源を電源とする第２ＣＭＯＳ論
理ゲート回路の入力に接続されており、前記第１電源を
入力とし前記第２電源を電源とする第３インバータと、
前記第３インバータの出力をゲートに接続した第２Nch
トランジスタとを有し、前記第１ＣＭＯＳ論理ゲート回
路の出力に前記第２Nchトランジスタのドレインが接続
され、前記第２Nchトランジスタのソースが前記第１電
源に接続されていることを特徴とする貫通電流防止回路
付きＣＭＯＳ入力回路であって、前記ＣＭＯＳ入力回路
は、前記第１電源を電源とする他のＣＭＯＳ論理ゲート
回路からなる電気回路の出力に接続されることを特徴と
する。
【０００９】また請求項３または請求項４に記載の本発
明において、前記電気回路は、前記貫通電流防止回路付
きＣＭＯＳ入力回路とは異なる半導体基板上に構成され
るとしてもよい。
【００１０】また請求項６に記載の本発明は、第１電源
を電源とする第１ＣＭＯＳ論理ゲート回路の出力が前記
第１電源と異なる第２電源を電源とする第２ＣＭＯＳ論
理ゲート回路の入力に接続されており、前記第１電源を
入力とし前記第２電源を電源とする第３インバータと、
前記第３インバータの出力をゲートに接続した第１Nch
トランジスタとを有し、前記第１ＣＭＯＳ論理ゲート回
路の出力に前記第１Nchトランジスタのドレインが接続
され、前記第１Nchトランジスタのソースが接地されて
いることを特徴とする貫通電流防止回路付きＣＭＯＳ出
力回路であって、前記ＣＭＯＳ出力回路は、前記第２電
源を電源とする他のＣＭＯＳ論理ゲート回路からなる電
気回路の入力に接続されることを特徴とする。
【００１１】また請求項７に記載の本発明は、第１電源
を電源とする第１ＣＭＯＳ論理ゲート回路の出力が前記
第１電源と異なる第２電源を電源とする第２ＣＭＯＳ論
理ゲート回路の入力に接続されており、前記第１電源を
入力とし前記第２電源を電源とする第３インバータと、
前記第３インバータの出力をゲートに接続した第２Nch
トランジスタとを有し、前記第１ＣＭＯＳ論理ゲート回
路の出力に前記第２Nchトランジスタのドレインが接続
され、前記第２Nchトランジスタのソースが前記第１電
源に接続されていることを特徴とする貫通電流防止回路
付きＣＭＯＳ出力回路であって、前記ＣＭＯＳ出力回路
は、前記第２電源を電源とする他のＣＭＯＳ論理ゲート
回路からなる電気回路の入力に接続されることを特徴と
する。
【００１２】また請求項６または請求項７に記載の本発
明において、前記電気回路は、前記貫通電流防止回路付
きＣＭＯＳ出力回路とは異なる半導体基板上に構成され
るとしてもよい。
【００１３】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を用いて説明する。
【００１４】図１に示すように、本発明の第１の実施の
形態の貫通電流防止回路付きＣＭＯＳトランジスタ回路
は、第１電源１０１を電源とする第１インバータ１０３
の出力信号線１０７が第２電源１０２を電源とする第２
インバータ１０４の入力に接続されており、第１電源１
０１を入力とし第２電源１０２を電源とする第３インバ
ータ１０５の出力が第１Nchトランジスタ１０６のゲー
トに接続されており、第１Nchトランジスタ１０６のド
レインが出力信号線１０７に接続されており、第１Nch
トランジスタ１０６のソースがグランドに接続されてい
る構造である。この第１の実施の形態の貫通電流防止回
路付きＣＭＯＳトランジスタ回路では、出力信号線１０
７がHの状態であっても、第１電源１０１の電位がグラ
ンドレベルに低下した時に、第３インバータ１０５の出
力がHとなり、第１NchトランジスタがONとなり、出力信
号線１０７の電位がグランドレベルまで下がり、第２イ
ンバータ１０４に貫通電流が流れることを防ぐことがで
きる。
【００１５】図２は、本発明の第２の実施の形態の貫通
電流防止回路付きＣＭＯＳトランジスタ回路で、第１の
実施の形態の貫通電流防止回路付きＣＭＯＳトランジス
タ回路とは、第１Nchトランジスタ１０６のソースがグ
ランドではなく、第１電源１０１に接続されている点の
みが異なる第２Nchトランジスタ２０６になっている点
が異なっている。この第２の実施の形態の貫通電流防止
回路付きＣＭＯＳトランジスタ回路では、出力信号線１
０７がHの状態であっても、第１電源１０１の電位がグ
ランドレベルに低下した時に、第３インバータ１０５の
出力がHとなり、第１NchトランジスタがONとなり、第１
電源１０１の電位がグランドレベルであるために、出力
信号線１０７の電位もグランドレベルまで下がり、第２
インバータ１０４に貫通電流が流れることを防ぐことが
できる。
【００１６】なお、第１の実施の形態および第２の実施
の形態において、第１インバータ１０３および第２イン
バータ１０４は、純粋なインバータでなく、NANDまたは
NORなどのＣＭＯＳ論理ゲート回路であっても、同様の
効果が得られる。
【００１７】図３は、本発明の第３の実施の形態で、図
３（Ａ）は第１の実施の形態の貫通電流防止回路付きＣ
ＭＯＳトランジスタ回路を入力回路として内蔵したチッ
プ３０２の入力に第１電源１０１を電源とする第１電気
回路３０１の出力信号が接続されている電気回路であ
る。図３（Ｂ）は第１の実施の形態の貫通電流防止回路
付きＣＭＯＳトランジスタ回路を出力回路として内蔵し
たチップ３０３の出力信号が第２電源１０２を電源とす
る第２電気回路３０４の入力に接続されている電気回路
である。この第３の実施の形態では、第１電源がグラン
ドレベルに低下しても、第２電源１０２を電源とするイ
ンバータに貫通電流が流れることを防ぐことができるの
で、第２インバータ１０４の出力以降の回路は正常に動
作することができる。
【００１８】なお、第１の実施の形態および第２の実施
の形態および第３の実施の形態において、電源の数が３
つ以上であっても、そのうちの任意の２つの電源を用い
たＣＭＯＳトランジスタ回路の関係が第１の実施の形態
または第２の実施の形態と同じであれば、同様の効果が
得られる。また、第３の実施の形態において、貫通電流
防止回路付きＣＭＯＳトランジスタ回路は第１の実施の
形態の代わりに第２の実施の形態であっても同様の効果
が得られる。
【００１９】
【発明の効果】以上のように本発明によれば、複数電源
のＣＭＯＳトランジスタ回路において、第１電源の電位
がグランドレベルに低下しても前記第１電源を電源とす
る第１インバータの出力信号線に接続したNchトランジ
スタをONにすることにより前記第１インバータの出力信
号線の電位をグランドレベルにすることができるので、
前記第１インバータの出力信号を入力とし第２電源を電
源とする第２インバータに貫通電流が流れることを防ぐ
ことができる。また、本発明の貫通電流防止回路付きＣ
ＭＯＳトランジスタ回路を内蔵したチップを用いた電気
回路では、第１電源がグランドレベルに低下しても貫通
電流が流れることなく、第２電源の回路が正常に動作す
ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の貫通電流防止回路付
きＣＭＯＳトランジスタ回路の構成図
【図２】本発明の第２の実施形態の貫通電流防止回路付
きＣＭＯＳトランジスタ回路の構成図
【図３】本発明の第３の実施形態の貫通電流防止回路付
きＣＭＯＳトランジスタ回路を用いた電気回路の構成図
【図４】従来のＣＭＯＳトランジスタ回路の構成図
【符号の説明】
１０１ 第１電源 １０２ 第２電源 １０３ 第１インバータ １０４ 第２インバータ １０５ 第３インバータ １０６ 第１Nchトランジスタ １０７ 出力信号線 ２０６ 第２Nchトランジスタ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】第１電源を電源とする第１ＣＭＯＳ論理ゲ
    ート回路の出力が前記第１電源と異なる第２電源を電源
    とする第２ＣＭＯＳ論理ゲート回路の入力に接続されて
    おり、前記第１電源を入力とし前記第２電源を電源とす
    る第３インバータと、前記第３インバータの出力をゲー
    トに接続した第１Nchトランジスタとを有し、前記第１
    ＣＭＯＳ論理ゲート回路の出力に前記第１Nchトランジ
    スタのドレインが接続され、前記第１Nchトランジスタ
    のソースが接地されていることを特徴とする貫通電流防
    止回路付きＣＭＯＳトランジスタ回路。
  2. 【請求項２】第１電源を電源とする第１ＣＭＯＳ論理ゲ
    ート回路の出力が前記第１電源と異なる第２電源を電源
    とする第２ＣＭＯＳ論理ゲート回路の入力に接続されて
    おり、前記第１電源を入力とし前記第２電源を電源とす
    る第３インバータと、前記第３インバータの出力をゲー
    トに接続した第２Nchトランジスタとを有し、前記第１
    ＣＭＯＳ論理ゲート回路の出力に前記第２Nchトランジ
    スタのドレインが接続され、前記第２Nchトランジスタ
    のソースが前記第１電源に接続されていることを特徴と
    する貫通電流防止回路付きＣＭＯＳトランジスタ回路。
  3. 【請求項３】第１電源を電源とする第１ＣＭＯＳ論理ゲ
    ート回路の出力が前記第１電源と異なる第２電源を電源
    とする第２ＣＭＯＳ論理ゲート回路の入力に接続されて
    おり、前記第１電源を入力とし前記第２電源を電源とす
    る第３インバータと、前記第３インバータの出力をゲー
    トに接続した第１Nchトランジスタとを有し、前記第１
    ＣＭＯＳ論理ゲート回路の出力に前記第１Nchトランジ
    スタのドレインが接続され、前記第１Nchトランジスタ
    のソースが接地されていることを特徴とする貫通電流防
    止回路付きＣＭＯＳ入力回路であって、前記ＣＭＯＳ入
    力回路は、前記第１電源を電源とする他のＣＭＯＳ論理
    ゲート回路からなる電気回路の出力に接続されることを
    特徴とする貫通電流防止回路付きＣＭＯＳ入力回路。
  4. 【請求項４】第１電源を電源とする第１ＣＭＯＳ論理ゲ
    ート回路の出力が前記第１電源と異なる第２電源を電源
    とする第２ＣＭＯＳ論理ゲート回路の入力に接続されて
    おり、前記第１電源を入力とし前記第２電源を電源とす
    る第３インバータと、前記第３インバータの出力をゲー
    トに接続した第２Nchトランジスタとを有し、前記第１
    ＣＭＯＳ論理ゲート回路の出力に前記第２Nchトランジ
    スタのドレインが接続され、前記第２Nchトランジスタ
    のソースが前記第１電源に接続されていることを特徴と
    する貫通電流防止回路付きＣＭＯＳ入力回路であって、
    前記ＣＭＯＳ入力回路は、前記第１電源を電源とする他
    のＣＭＯＳ論理ゲート回路からなる電気回路の出力に接
    続されることを特徴とする貫通電流防止回路付きＣＭＯ
    Ｓ入力回路。
  5. 【請求項５】前記電気回路は、前記貫通電流防止回路付
    きＣＭＯＳ入力回路とは異なる半導体基板上に構成され
    ることを特徴とする請求項３または請求項４記載の貫通
    電流防止回路付きＣＭＯＳ入力回路。
  6. 【請求項６】第１電源を電源とする第１ＣＭＯＳ論理ゲ
    ート回路の出力が前記第１電源と異なる第２電源を電源
    とする第２ＣＭＯＳ論理ゲート回路の入力に接続されて
    おり、前記第１電源を入力とし前記第２電源を電源とす
    る第３インバータと、前記第３インバータの出力をゲー
    トに接続した第１Nchトランジスタとを有し、前記第１
    ＣＭＯＳ論理ゲート回路の出力に前記第１Nchトランジ
    スタのドレインが接続され、前記第１Nchトランジスタ
    のソースが接地されていることを特徴とする貫通電流防
    止回路付きＣＭＯＳ出力回路であって、前記ＣＭＯＳ出
    力回路は、前記第２電源を電源とする他のＣＭＯＳ論理
    ゲート回路からなる電気回路の入力に接続されることを
    特徴とする貫通電流防止回路付きＣＭＯＳ出力回路。
  7. 【請求項７】第１電源を電源とする第１ＣＭＯＳ論理ゲ
    ート回路の出力が前記第１電源と異なる第２電源を電源
    とする第２ＣＭＯＳ論理ゲート回路の入力に接続されて
    おり、前記第１電源を入力とし前記第２電源を電源とす
    る第３インバータと、前記第３インバータの出力をゲー
    トに接続した第２Nchトランジスタとを有し、前記第１
    ＣＭＯＳ論理ゲート回路の出力に前記第２Nchトランジ
    スタのドレインが接続され、前記第２Nchトランジスタ
    のソースが前記第１電源に接続されていることを特徴と
    する貫通電流防止回路付きＣＭＯＳ出力回路であって、
    前記ＣＭＯＳ出力回路は、前記第２電源を電源とする他
    のＣＭＯＳ論理ゲート回路からなる電気回路の入力に接
    続されることを特徴とする貫通電流防止回路付きＣＭＯ
    Ｓ出力回路。
  8. 【請求項８】前記電気回路は、前記貫通電流防止回路付
    きＣＭＯＳ出力回路とは異なる半導体基板上に構成され
    ることを特徴とする請求項６または請求項７記載の貫通
    電流防止回路付きＣＭＯＳ出力回路。
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