CN103869867A

CN103869867A - 一种斩波带隙基准电路

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Publication number: CN103869867A
Application number: CN201410077443.0A
Authority: CN
Inventors: 张旻琦; 黄志忠; 肖轶
Original assignee: VERISILICON HOLDINGS CO Ltd; VeriSilicon Microelectronics Shanghai Co Ltd; VeriSilicon Microelectronics Beijing Co Ltd; VeriSilicon Microelectronics Chengdu Co Ltd
Current assignee: Core Holdings Ltd Co; Xinyuan Microelectronics (shanghai) Co Ltd; VeriSilicon Microelectronics Beijing Co Ltd; VeriSilicon Microelectronics Chengdu Co Ltd
Priority date: 2014-03-04
Filing date: 2014-03-04
Publication date: 2014-06-18
Anticipated expiration: 2034-03-04
Also published as: CN103869867B

Abstract

本发明提供一种斩波带隙基准电路，包括：启动电路模块，用于向带隙基准模块提供启动电压，并在带隙基准模块启动后关闭；钳位运算放大器模块，用于钳位带隙基准模块的两个节点的电压；失调电压消除模块，用于消除钳位运算放大器的失调电压；带隙基准模块，用于产生不随温度改变的电压；其中，所述钳位运算放大器模块包括第一斩波电路、第二斩波电路及开关电容滤波电路。本发明采用斩波技术来消除失调电压获得高精度的输出电压，滤波器使用开关电容替代传统的RC技术，降低滤波器的面积，降低芯片成本，提高集成度。

Description

一种斩波带隙基准电路

技术领域

本发明涉及大规模模拟集成电路设计领域，特别是一种适用于片上系统（system on chip,SOC）的采用开关电容滤波实现的高精度小面积的带隙基准的斩波带隙基准电路。

背景技术

基准电压源是CMOS集成电路中非常重要的单元模块电路，可提供高精度和高稳定度的基准电压，被广泛应用于各种模拟和数字系统中。随着移动通信及其他通信技术的不断发展，对基准电压源模块的要求越来越高。

关于CMOS基准电压源的设计，基本都是基于带隙基准源技术。利用带隙结构结合各种温度曲率补偿得到温度系数极低的电压参考源；并且一般在电源电压变化10％的情况下，得到的电压基准基本不受影响。基本实现了与温度变化、电源电压变化无关的基准电压源的设计。

可见，带隙基准具有低温度系数，高电源抑制比等优点，因为被广泛应用于SOC系统中。随着集成度的不断提高，电源电压的不断降低，SOC对带隙基准性能要求越来越高。在高精度的模数转换器，数模转换器，温度传感器等电路中，高性能带隙基准是必不可少的模块。

在通常的CMOS（Complementary Metal Oxide Semiconductor）工艺中，器件失配导致带隙基准中运算放大器产生几个毫伏的失调电压。该失调电压会被放大约十倍作用到整个带隙基准的输出，影响精度。通常CMOS工艺中的带隙基准只能实现4%到5%精度。不能满足高性能系统的要求，如误差精度小于2%。所以会使用额外电路技术来提高带隙基准的精度。

带隙基准中通常加入Trimming（校正）的方法实现高精度。Trimming会增加芯片面积和测试时间，导致成本增加。另一种方法是采用斩波技术，动态的消除运放中的失调电压。但是实现斩波技术的低通滤波器需要很大的电阻电容，增加了芯片的面积和成本。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种斩波带隙基准电路，以实现采用开关电容滤波技术代替传统的RC滤波，大大的降低了电路的面积，保证了带隙基准输出电压的精度。

为实现上述目的及其他相关目的，本发明提供一种斩波带隙基准电路，至少包括：

启动电路模块，用于向带隙基准模块提供启动电压，并在带隙基准模块启动后关闭；

钳位运算放大器模块，用于钳位带隙基准模块的两个节点的电压；

失调电压消除模块，用于消除钳位运算放大器的失调电压；

带隙基准模块，用于产生不随温度改变的电压；

其中，所述钳位运算放大器模块包括第一斩波电路、第二斩波电路及开关电容滤波电路；所述第一斩波电路的正输入端与负输入端分别与所述钳位运算放大器模块的两个输入端相连，正输出端及负输出端分别与所述带隙基准模块的两个节点相连；所述第二斩波电路的正输入端与负输入端分别与所述钳位运算放大器模块的两个输出端相连，正输出端与所述开关电容滤波电路的输入端相连，负输出端与所述钳位运算放大器模块相连；所述开关电容滤波电路相连的输出端与所述带隙基准模块相连。

作为本发明的斩波带隙基准电路的一种优选方案，所述第一斩波电路与第二斩波电路的结构相同，均包括正输入端第一时钟NMOS开关（NM5）、正输入端第二时钟NMOS开关（NM6）、负输入端第一时钟NMOS开关（NM8）和负输入端第二时钟NMOS开关（NM7）；

其中，所述正输入端第一时钟NMOS开关（NM5）的栅端与正输入端第二时钟NMOS开关（NM6）的源端相连作为斩波电路的正输入端；所述正输入端第一时钟NMOS开关（NM5）的漏端与负输入端第二时钟NMOS开关（NM7）的漏端相连作为斩波电路的正输出端；所述正输入端第二时钟NMOS开关（NM6）的漏端与负输入端第一时钟NMOS开关的漏端相连作为斩波电路的负输出端；所述负输入端第一时钟NMOS开关（NM8）的源端与负输入端第二时钟NMOS开关（NM7）的源端相连作为斩波电路的负输入端；所述正输入端第一时钟NMOS开关（NM5）的栅端与负输入端第一时钟NMOS开关（NM8）的栅端和两相非交叠时钟第一相时钟相连；所述正输入端第二时钟NMOS开关（NM6）的栅端与负输入端第二时钟NMOS开关（NM7）的栅端和两相非交叠时钟第二相时钟相连。

作为本发明的斩波带隙基准电路的一种优选方案，所述开关电容滤波电路包括第一时钟NMOS开关（NM9）、第二时钟NMOS开关（NM10）、第三时钟开关NMOS开关（NM11）、第四时钟第一NMOS开关（NM12）、第四时钟第二NMOS开关（NM13）、第一滤波电容（C1）、第二滤波电容（C2）及NMOS电容（NM14）；

其中，所述第一时钟NMOS开关（NM9）的源端及第二时钟NMOS开关（NM10）的源端与开关电容滤波电路的输入端相连；所述第一时钟NMOS开关（NM9）的漏端、第三时钟NMOS开关（NM11）的漏端及第四时钟第一NMOS开关（NM12）的源端与第一滤波电容（C1）的上极板相连；所述第二时钟NMOS开关（NM10）的漏端、第三时钟NMOS开关（NM11）的源端、第四时钟第二NMOS开关（NM13）的源端与第二滤波电容（C2）的上极板相连；所述第四时钟第一NMOS开关（NM12）的漏端、第四时钟第二NMOS开关（NM13）的漏端及NMOS电容（NM14）的栅端与开关电容滤波电路的输出端相连；所述第一滤波电容（C1）的下极板、第二滤波电容（C2）的下极板、NMOS电容（NM14）的源端及NMOS电容（NM14）的漏端和地相连；所述第一时钟NMOS开关（NM9）栅端和第一时钟相连；所述第二时钟NMOS开关（NM10）的栅端和第二时钟相连；所述第三时钟NMOS开关（NM11）的栅端和第三时钟相连；所述第四时钟第一NMOS开关（NM12）的栅端及第四时钟第二NMOS开关（NM13）的栅端与第四时钟相连。

作为本发明的斩波带隙基准电路的一种优选方案，所述启动电路模块包括第五PMOS管（PM5）、第六PMOS管（PM6）、第十五NMOS管（NM15）和第四NMOS管（NM4）；

其中，所述第五PMOS管（PM5）的源端及第十五NMOS管（NM15）的漏端接电源电压；所述第五PMOS管（PM5）的漏端与第六PMOS管（PM6）的源端相连；所述第五PMOS管（PM5）的栅端、第六PMOS管（PM6）的栅端与地相连；所述第六PMOS管（PM6）的漏端及第四NMOS管（NM4）的漏端与第十五NMOS管（NM15）的栅端相连；所述第四NMOS管（NM4）的源端与地相连；所述第四NMOS管（NM4）的栅端、第十五NMOS管（NM15）的源端与开关电容滤波电路的NMOS电容（NM14）的栅端相连。

作为本发明的斩波带隙基准电路的一种优选方案，所述钳位运算放大器模块包括尾电流PMOS管（PM0）、第一差分PMOS输入管（PM1）、第二PMOS差分输入管（PM2），第一NMOS负载管（NM1）及第二NMOS负载管（NM2）；

其中，所述PMOS尾电流管（PM0）的源端接电源电压，所述PMOS尾电流管（PM0）的漏端、第一差分PMOS输入管（PM1）的源端与第二PMOS差分输入管（PM2）的源端相连；所述第一差分PMOS输入管（PM1）的栅端与第一斩波电路的正输入端（A）相连；所述第一差分PMOS输入管（PM1）的漏端、第一NMOS负载管（NM1）的漏端和与第二斩波电路的正输入端（X）相连；所述第二差分PMOS输入管（PM2）的栅端与第一斩波电路的负输入端（B）相连；所述第二差分PMOS输入管（PM2）的漏端、第二NMOS负载管（NM2）的漏端与第二斩波电路的负输入端（Y）相连；所述第一NMOS负载管（NM1）的栅端、第二NMOS负载管（NM2）的栅端与第二斩波电路的负输出端（N）相连；所述第一NMOS负载管（NM1）的源端、第二NMOS负载管（NM2）的源端与地相连。

作为本发明的斩波带隙基准电路的一种优选方案，所述带隙基准模块包括第三NMOS管（NM3）、第一PMOS电流镜管（PM3）、第二PMOS电流镜管（PM4）、第一负温度系数PNP晶体管（Q1）、第二负温度系数PNP晶体管（Q2）、第一产生正温度系数电压的电阻（R1）、第二产生正温度系数电压的电阻（R2）、第一产生负温度系数电压的电阻（R3）；

其中，所述第一PMOS电流镜管（PM3）的源端、第二PMOS电流镜管（PM4）的源端接电源电压；所述第一PMOS电流镜管（PM3）的栅端、第一PMOS电流镜管（PM3）的漏端、第三NMOS管（NM3）的漏端及第二PMOS电流镜管（PM4）的栅端与所述钳位运算放大器模块的PMOS尾电流管（PM0）的栅端相连；所述第三NMOS管（NM3）的栅端与开关电容滤波电路的NMOS电容（NM14）的栅极相连；所述第三NMOS管（NM3）的栅极与所述第二PMOS电流镜管（PM4）的漏端、第一产生正温度系数电压电阻（R1）的正端及第二产生正温度系数电压电阻（R2）的正端与带隙基准模块的电压输出端相连；所述第一产生正温度系数电压电阻（R1）的负端及第一负温度系数PNP晶体管（Q1）的发射极与所述第一斩波电路的正输出端相连；所述第一负温度系数PNP晶体管（Q1）的基极、第一负温度系数PNP晶体管（Q1）的集电极和地相连；所述第二产生正温度系数电压电阻（R2）的负端及第一产生负温度系数电压电阻（R3）的正端与所述第一斩波电路的负输出端相连；所述第一产生负温度系数电压电阻（R3）的负端与第二负温度系数PNP晶体管（Q2）的发射极相连；所述第二负温度系数PNP晶体管（Q2）的基极、第二负温度系数PNP晶体管（Q2）的集电极与地相连。

如上所述，本发明提供一种斩波带隙基准电路，包括：启动电路模块，用于向带隙基准模块提供启动电压，并在带隙基准模块启动后关闭；钳位运算放大器模块，用于钳位带隙基准模块的两个节点的电压；失调电压消除模块，用于消除钳位运算放大器的失调电压；带隙基准模块，用于产生不随温度改变的电压；其中，所述钳位运算放大器模块包括第一斩波电路、第二斩波电路及开关电容滤波电路；所述第一斩波电路的正输入端与负输入端分别与所述钳位运算放大器模块的两个输入端相连，正输出端及负输出端分别与所述带隙基准模块的两个节点相连；所述第二斩波电路的正输入端与负输入端分别与所述钳位运算放大器模块的两个输出端相连，正输出端与所述开关电容滤波电路的输入端相连，负输出端与所述钳位运算放大器模块相连；所述开关电容滤波电路相连的输出端与所述带隙基准模块相连。

本发明具有以下有益效果：

1)本发明使用开关电容滤波器，通过采样斩波输出的最大、最小值求平均来实现高的滤波效果，提高带隙基准输出电压的精度；

2)本发明使用开关MOS管来代替传统的RC，减小芯片面积，大大降低了芯片成本，提高了集成度。

附图说明

图1显示为本发明的斩波带隙基准电路的电路结构示意图。

图2显示为本发明的斩波带隙基准电路的第一斩波电路及第二斩波电路的电路结构示意图。

图3显示为本发明的斩波带隙基准电路的开关电容滤波电路的电路结构示意图。

元件标号说明

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1～图3。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图1～图3所示，本实施例提供一种斩波带隙基准电路，至少包括：

失调电压消除模块，用于消除钳位运算放大器的失调电压；

带隙基准模块，用于产生不随温度改变的电压；

其中，所述钳位运算放大器模块包括第一斩波电路Block A1、第二斩波电路Block A2及开关电容滤波电路Block B；所述第一斩波电路Block A1的正输入端A与负输入端B分别与所述钳位运算放大器模块的两个输入端相连，正输出端C及负输出端D分别与所述带隙基准模块的两个节点相连；所述第二斩波电路Block A2的正输入端X与负输入端Y分别与所述钳位运算放大器模块的两个输出端相连，正输出端M与所述开关电容滤波电路Block B的输入端相连，负输出端N与所述钳位运算放大器模块相连；所述开关电容滤波电路的输出端与所述带隙基准模块相连。

如图2所示，作为示例，所述第一斩波电路Block A1与第二斩波电路Block A2的结构相同，均包括正输入端第一时钟NMOS开关NM5、正输入端第二时钟NMOS开关NM6、负输入端第一时钟NMOS开关NM8和负输入端第二时钟NMOS开关NM7；

其中，所述正输入端第一时钟NMOS开关NM5的栅端与正输入端第二时钟NMOS开关NM6的源端相连作为斩波电路的正输入端；所述正输入端第一时钟NMOS开关NM5的漏端与负输入端第二时钟NMOS开关NM7的漏端相连作为斩波电路的正输出端；所述正输入端第二时钟NMOS开关NM6的漏端与负输入端第一时钟NMOS开关的漏端相连作为斩波电路的负输出端；所述负输入端第一时钟NMOS开关NM8的源端与负输入端第二时钟NMOS开关NM7的源端相连作为斩波电路的负输入端；所述正输入端第一时钟NMOS开关NM5的栅端与负输入端第一时钟NMOS开关NM8的栅端和两相非交叠时钟第一相时钟相连；所述正输入端第二时钟NMOS开关NM6的栅端与负输入端第二时钟NMOS开关NM7的栅端和两相非交叠时钟第二相时钟相连。

如图3所示，作为示例，所述开关电容滤波电路Block B包括第一时钟NMOS开关NM9、第二时钟NMOS开关NM10、第三时钟开关NMOS开关NM11、第四时钟第一NMOS开关NM12、第四时钟第二NMOS开关NM13、第一滤波电容C1、第二滤波电容C2及NMOS电容NM14；

其中，所述第一时钟NMOS开关NM9的源端及第二时钟NMOS开关NM10的源端与开关电容滤波电路Block B的输入端相连；所述第一时钟NMOS开关NM9的漏端、第三时钟NMOS开关NM11的漏端及第四时钟第一NMOS开关NM12的源端与第一滤波电容C1的上极板相连；所述第二时钟NMOS开关NM10的漏端、第三时钟NMOS开关NM11的源端、第四时钟第二NMOS开关NM13的源端与第二滤波电容C2的上极板相连；所述第四时钟第一NMOS开关NM12的漏端、第四时钟第二NMOS开关NM13的漏端及NMOS电容NM14的栅端与开关电容滤波电路Block B的输出端相连；所述第一滤波电容C1的下极板、第二滤波电容C2的下极板、NMOS电容NM14的源端及NMOS电容NM14的漏端和地AVSS相连；所述第一时钟NMOS开关NM9栅端和第一时钟相连；所述第二时钟NMOS开关NM10的栅端和第二时钟相连；所述第三时钟NMOS开关NM11的栅端和第三时钟相连；所述第四时钟第一NMOS开关NM12的栅端及第四时钟第二NMOS开关NM13的栅端与第四时钟相连。

如图1所示，作为示例，所述启动电路模块包括第五PMOS管PM5、第六PMOS管PM6、第十五NMOS管NM15和第四NMOS管NM4；

其中，所述第五PMOS管PM5的源端及第十五NMOS管NM15的漏端接电源电压AVDD；所述第五PMOS管PM5的漏端与第六PMOS管PM6的源端相连；所述第五PMOS管PM5的栅端、第六PMOS管PM6的栅端与地AVSS相连；所述第六PMOS管PM6的漏端及第四NMOS管NM4的漏端与第十五NMOS管NM15的栅端相连；所述第四NMOS管NM4的源端与地AVSS相连；所述第四NMOS管NM4的栅端、第十五NMOS管NM15的源端与开关电容滤波电路Block B的NMOS电容NM14的栅端相连。

如图1所示，作为示例，所述钳位运算放大器模块包括尾电流PMOS管PM0、第一差分PMOS输入管PM1、第二PMOS差分输入管PM2，第一NMOS负载管NM1及第二NMOS负载管NM2；

其中，所述PMOS尾电流管PM0的源端接电源电压AVDD，所述PMOS尾电流管PM0的漏端、第一差分PMOS输入管PM1的源端与第二PMOS差分输入管PM2的源端相连；所述第一差分PMOS输入管PM1的栅端与第一斩波电路Block A1的正输入端A相连；所述第一差分PMOS输入管PM1的漏端、第一NMOS负载管NM1的漏端和与第二斩波电路BlockA2的正输入端X相连；所述第二差分PMOS输入管PM2的栅端与第一斩波电路Block A1的负输入端B相连；所述第二差分PMOS输入管PM2的漏端、第二NMOS负载管NM2的漏端与第二斩波电路Block A2的负输入端Y相连；所述第一NMOS负载管NM1的栅端、第二NMOS负载管NM2的栅端与第二斩波电路Block A2的负输出端N相连；所述第一NMOS负载管NM1的源端、第二NMOS负载管NM2的源端与地AVSS相连。

如图1所示，作为示例，所述带隙基准模块包括第三NMOS管NM3、第一PMOS电流镜管PM3、第二PMOS电流镜管PM4、第一负温度系数PNP晶体管Q1、第二负温度系数PNP晶体管Q2、第一产生正温度系数电压的电阻R1、第二产生正温度系数电压的电阻R2、第一产生负温度系数电压的电阻R3；

其中，所述第一PMOS电流镜管PM3的源端、第二PMOS电流镜管PM4的源端接电源电压AVDD；所述第一PMOS电流镜管PM3的栅端、第一PMOS电流镜管PM3的漏端、第三NMOS管NM3的漏端及第二PMOS电流镜管PM4的栅端与所述钳位运算放大器模块的PMOS尾电流管PM0的栅端相连；所述第三NMOS管NM3的栅端E与开关电容滤波电路Block B的NMOS电容NM14的栅极相连；所述第三NMOS管NM3的栅极与所述第二PMOS电流镜管PM4的漏端、第一产生正温度系数电压电阻R1的正端及第二产生正温度系数电压电阻R2的正端与带隙基准模块的电压输出端相连；所述第一产生正温度系数电压电阻R1的负端及第一负温度系数PNP晶体管Q1的发射极与所述第一斩波电路Block A1的正输出端相连；所述第一负温度系数PNP晶体管Q1的基极、第一负温度系数PNP晶体管Q1的集电极和地AVSS相连；所述第二产生正温度系数电压电阻R2的负端及第一产生负温度系数电压电阻R3的正端与所述第一斩波电路Block A1的负输出端相连；所述第一产生负温度系数电压电阻R3的负端与第二负温度系数PNP晶体管Q2的发射极相连；所述第二负温度系数PNP晶体管Q2的基极、第二负温度系数PNP晶体管Q2的集电极与地AVSS相连。

如图1～图3所示，本实施例的斩波带隙基准电路的工作原理为：

当上电时，所述启动电路模块中，NM4的栅端为低电位，NM4关断，PM5和PM6开启，使得NM15的栅端为高电位，NM15开启，E点的电压被置高，带隙基准进入启动过程。当启动过程结束后，即进入正常工作模式时，NM4开启，NM15的栅端为低电位，NM15关断，整个启动电路也关闭。

在工作时，所述失调电压消除模块中，第一斩波电路Block A1的作用是把输入信号的频谱从直流搬移到斩波的频率，所述第二斩波电路Block A2的作用是把输入信号频率从斩波频率恢复到直流，并且把运放的失调从直流搬移到斩波频率。这样的结果就是输入信号经过两次斩波没有变化，然而失调的频率从直流搬移到了斩波频率。具体地，在第一相时钟PH1_C为高时NM5和NM8导通，NM6和NM7断开，INP接OUTP，INN接OUTN。在第二相时钟PH2_C为高时NM5和NM8断开，NM6和NM7导通，INP接OUTN，INN接OUTP。从而实现的频率搬移的功能。

所述开关电容滤波电路Block B的作用就是把斩波频率的失调滤除，这样运放的失调就被消除了。具体地，斩波以后的运放输出是一个三角波，幅度大概是两三百毫伏，所述开关电容滤波电路Block B需要把幅度减小到千分之一，如果采用普通的RC滤波器面积会非常大。本发明采用了开关电容采样求平均的方法，实现了一个高效的开关电容滤波电路Block B。所述开关电容滤波电路Block B采用了四相非交叠时钟。第一相时钟NM9打开，C1采样三角波的最大值；第二相时钟NM10打开，C2采样三角波的最小值；第三相时钟NM11打开，C1和C2接到一起，三角波的最大值和最小值求平均；第四相时钟NM12和NM13打开，把三角波的平均值传递到NM14的大滤波电容上。这样就实现了一个高效的滤波器，总的滤波电容为5pF，大大减小了面积。

所述带隙基准模块中，Q1，Q2发射极和基极的电压差是负温度系数的，流过电阻的电流时正比于温度的电流，所以输出电压VREF是由负温度系数的电压加上正温度系数的电压构成，在特定的比例条件下负温度系数和正温度系数可以抵消，从而得到一个零温度系数的电压。

本发明的测试结果表明带隙基准的精度一个sigma为正负0.1%，总的精度能达到1%以内，实现了高精度，小面积的斩波带隙基准，满足了高精度低成本的SOC应用要求。

如上所述，本发明提供一种斩波带隙基准电路，包括：启动电路模块，用于向带隙基准模块提供启动电压，并在带隙基准模块启动后关闭；钳位运算放大器模块，用于钳位带隙基准模块的两个节点的电压；失调电压消除模块，用于消除钳位运算放大器的失调电压；带隙基准模块，用于产生不随温度改变的电压；其中，所述钳位运算放大器模块包括第一斩波电路Block A1、第二斩波电路Block A2及开关电容滤波电路Block B；所述第一斩波电路BlockA1的正输入端与负输入端分别与所述钳位运算放大器模块的两个输入端相连，正输出端及负输出端分别与所述带隙基准模块的两个节点相连；所述第二斩波电路Block A2的正输入端与负输入端分别与所述钳位运算放大器模块的两个输出端相连，正输出端与所述开关电容滤波电路Block B的输入端相连，负输出端与所述钳位运算放大器模块相连；所述开关电容滤波电路的输出端与所述带隙基准模块相连。

本发明具有以下有益效果：

所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims

1.一种斩波带隙基准电路，其特征在于，至少包括：

失调电压消除模块，用于消除钳位运算放大器的失调电压；

带隙基准模块，用于产生不随温度改变的电压；

2.根据权利要求1所述的斩波带隙基准电路，其特征在于：

所述第一斩波电路与第二斩波电路的结构相同，均包括正输入端第一时钟NMOS开关、正输入端第二时钟NMOS开关、负输入端第一时钟NMOS开关和负输入端第二时钟NMOS开关；

其中，所述正输入端第一时钟NMOS开关的栅端与正输入端第二时钟NMOS开关的源端相连作为斩波电路的正输入端；所述正输入端第一时钟NMOS开关的漏端与负输入端第二时钟NMOS开关的漏端相连作为斩波电路的正输出端；所述正输入端第二时钟NMOS开关的漏端与负输入端第一时钟NMOS开关的漏端相连作为斩波电路的负输出端；所述负输入端第一时钟NMOS开关的源端与负输入端第二时钟NMOS开关的源端相连作为斩波电路的负输入端；所述正输入端第一时钟NMOS开关的栅端与负输入端第一时钟NMOS开关的栅端和两相非交叠时钟第一相时钟相连；所述正输入端第二时钟NMOS开关的栅端与负输入端第二时钟NMOS开关的栅端和两相非交叠时钟第二相时钟相连。

3.根据权利要求2所述的斩波带隙基准电路，其特征在于：

所述开关电容滤波电路包括第一时钟NMOS开关、第二时钟NMOS开关、第三时钟开关NMOS开关、第四时钟第一NMOS开关、第四时钟第二NMOS开关、第一滤波电容、第二滤波电容及NMOS电容；

其中，所述第一时钟NMOS开关的源端及第二时钟NMOS开关的源端与开关电容滤波电路的输入端相连；所述第一时钟NMOS开关的漏端、第三时钟NMOS开关的漏端及第四时钟第一NMOS开关的源端与第一滤波电容的上极板相连；所述第二时钟NMOS开关的漏端、第三时钟NMOS开关的源端、第四时钟第二NMOS开关的源端与第二滤波电容的上极板相连；所述第四时钟第一NMOS开关的漏端、第四时钟第二NMOS开关的漏端及NMOS电容的栅端与开关电容滤波电路的输出端相连；所述第一滤波电容的下极板、第二滤波电容的下极板、NMOS电容的源端及NMOS电容的漏端和地相连；所述第一时钟NMOS开关栅端和第一时钟相连；所述第二时钟NMOS开关的栅端和第二时钟相连；所述第三时钟NMOS开关的栅端和第三时钟相连；所述第四时钟第一NMOS开关的栅端及第四时钟第二NMOS开关的栅端与第四时钟相连。

4.根据权利要求3所述的斩波带隙基准电路，其特征在于：

所述启动电路模块包括第五PMOS管、第六PMOS管、第十五NMOS管和第四NMOS管；

其中，所述第五PMOS管的源端及第十五NMOS管的漏端接电源电压；所述第五PMOS管的漏端与第六PMOS管的源端相连；所述第五PMOS管的栅端、第六PMOS管的栅端与地相连；所述第六PMOS管的漏端及第四NMOS管的漏端与第十五NMOS管的栅端相连；所述第四NMOS管的源端与地相连；所述第四NMOS管的栅端、第十五NMOS管的源端与开关电容滤波电路的NMOS电容的栅端相连。

5.根据权利要求4所述的斩波带隙基准电路，其特征在于：

所述钳位运算放大器模块包括尾电流PMOS管、第一差分PMOS输入管、第二PMOS差分输入管，第一NMOS负载管及第二NMOS负载管；

其中，所述PMOS尾电流管的源端接电源电压，所述PMOS尾电流管的漏端、第一差分PMOS输入管的源端与第二PMOS差分输入管的源端相连；所述第一差分PMOS输入管的栅端与第一斩波电路的正输入端相连；所述第一差分PMOS输入管的漏端、第一NMOS负载管的漏端和与第二斩波电路的正输入端相连；所述第二差分PMOS输入管的栅端与第一斩波电路的负输入端相连；所述第二差分PMOS输入管的漏端、第二NMOS负载管的漏端与第二斩波电路的负输入端相连；所述第一NMOS负载管的栅端、第二NMOS负载管的栅端与第二斩波电路的负输出端相连；所述第一NMOS负载管的源端、第二NMOS负载管的源端与地相连。

6.根据权利要求5所述的斩波带隙基准电路，其特征在于：

所述带隙基准模块包括第三NMOS管、第一PMOS电流镜管、第二PMOS电流镜管、第一负温度系数PNP晶体管、第二负温度系数PNP晶体管、第一产生正温度系数电压的电阻、第二产生正温度系数电压的电阻、第一产生负温度系数电压的电阻；

其中，所述第一PMOS电流镜管的源端、第二PMOS电流镜管的源端接电源电压；所述第一PMOS电流镜管的栅端、第一PMOS电流镜管的漏端、第三NMOS管的漏端及第二PMOS电流镜管的栅端与所述钳位运算放大器模块的PMOS尾电流管的栅端相连；所述第三NMOS管的栅端与开关电容滤波电路的NMOS电容的栅极相连；所述第三NMOS管的栅极与所述第二PMOS电流镜管的漏端、第一产生正温度系数电压电阻的正端及第二产生正温度系数电压电阻的正端与带隙基准模块的电压输出端相连；所述第一产生正温度系数电压电阻的负端及第一负温度系数PNP晶体管的发射极与所述第一斩波电路的正输出端相连；所述第一负温度系数PNP晶体管的基极、第一负温度系数PNP晶体管的集电极和地相连；所述第二产生正温度系数电压电阻的负端及第一产生负温度系数电压电阻的正端与所述第一斩波电路的负输出端相连；所述第一产生负温度系数电压电阻的负端与第二负温度系数PNP晶体管的发射极相连；所述第二负温度系数PNP晶体管的基极、第二负温度系数PNP晶体管的集电极与地相连。