CN105912064A - 一种高精度高电源抑制比的带隙基准源 - Google Patents

一种高精度高电源抑制比的带隙基准源 Download PDF

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Abstract

本发明公开了一种高精度高电源抑制比的带隙基准源，包括启动电路和基准电压产生模块；基准电压产生模块包括电源抑制比增强电路、基准电压产生电路和温度补偿电路；电源抑制比增强电路的第一输入端连接至启动电路的第一输出端，基准电压产生电路的第一输入端连接至启动电路的第二输出端，基准电压产生电路的第二输入端连接至电源抑制比增强电路的第一输出端；温度补偿电路的第一输入端连接至启动电路的第二输出端，温度补偿电路的第二输入端连接至基准电压产生电路的输出端，温度补偿电路的第三输入端连接至电源抑制比增强电路的第二输出端，温度补偿电路的输出端连接至电源抑制比增强电路的第二输入端；电源抑制比增强电路的第三输出端用于输出基准电压。

Description

一种高精度高电源抑制比的带隙基准源
技术领域
本发明属于集成电路技术领域，更具体地，涉及一种高精度高电源抑制比的带隙基准源。
背景技术
随着片上系统(SOC)的飞速发展，要求采用CMOS工艺来设计模拟集成电路单元，但传统的基准电压如齐纳基准源和掩埋型齐纳基准源由于其高电压、高功耗而且与CMOS制造工艺不兼容，所以不适用于当今的CMOS集成电路的设计。而带隙基准源由于其在温度特性、电源电压抑制、功耗以及工艺实现等方面综合考虑的优势被广泛使用于CMOS电路。
常见的高精度高电源抑制比带隙基准源电路如图1所示，该带隙基准源包括M1～M8 8根晶体管、Q0～Q2三根双极型晶体管、R1～R4四种电阻以及一个运算放大器。由于运算放大器的环路反馈，使运算放大器的输入正端和负端电压相等，所以我们可以得到： 式中ΔVEB1＝VEB0-VEB1，ΔVEB2＝VEB0-VEB2，为了产生ΔVEB，且考虑到版图匹配精度，Q0与Q1的面积比为1∶8。
由于M1～M8都处于饱和区，且M1～M4的宽长比相同，M5～M8的宽长比相同，所以：I3＝I1+I2+INL；最后输出电压为：
由上式可知，将R1/R4的值取为η－1，理论上可以抵消掉VEB0中的非线性项，但在实际情况中，由于工艺误差等因素，非线性项并没有被很好的抵消掉，所以采用Vbe线性化的补偿方法所得到的温度补偿效果是非常有限的，要想得到更好的温度特性，必须寻求一种新的补偿方式。
发明内容
针对现有技术的缺陷，本发明的目的在于提供一种高精度高电源抑制比的带隙基准源，旨在解决目前带隙基准源精度不足的问题。
本发明提供了一种带隙基准源，包括启动电路和基准电压产生模块；所述启动电路用于保证所述基准电压产生模块在上电时和工作过程中不会处于零态；所述基准电压产生模块包括电源抑制比增强电路、基准电压产生电路和温度补偿电路；所述电源抑制比增强电路的第一输入端连接至所述启动电路的第一输出端，所述基准电压产生电路的第一输入端连接至所述启动电路的第二输出端，所述基准电压产生电路的第二输入端连接至所述电源抑制比增强电路的第一输出端；所述温度补偿电路的第一输入端连接至所述启动电路的第二输出端，所述温度补偿电路的第二输入端连接至所述基准电压产生电路的输出端，所述温度补偿电路的第三输入端连接至所述电源抑制比增强电路的第二输出端，所述温度补偿电路的输出端连接至所述电源抑制比增强电路的第二输入端；所述电源抑制比增强电路的第三输出端用于输出基准电压Vref；所述电源抑制比增强电路用于提高基准电压的电源抑制比，所述基准电压产生电路用于产生具有较低温度系数的带隙电压，所述温度补偿电路用于进一步降低基准电压的温度系数。
更进一步地，所述启动电路包括第九晶体管M9、第十晶体管M10、第十一晶体管M11和电容Cs；所述第九晶体管M9的源极与电源VDD相连，所述第九晶体管M9的栅极与GND相连，所述第九晶体管M9的漏极与所述第十晶体管M10的栅极相连；所述第十晶体管M10的漏极作为所述启动电路的第一输出端，所述第十晶体管M10的源极与GND相连；所述第十一晶体管M11的栅极作为所述启动电路的第二输出端，所述第十一晶体管M11的漏极与所述第十晶体管M10的栅极相连，所述第十一晶体管M11的源极与GND相连；所述电容Cs连接在所述第十一晶体管M11的源极和漏极之间。
更进一步地，所述第九晶体管M9为PMOS管，所述第十晶体管M10和所述第十一晶体管M11为NMOS管。
更进一步地，所述电源抑制比增强电路包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、电阻Rout和电容CL；所述第一晶体管M1的源极与电源VDD相连，所述第一晶体管M1的栅极、所述第二晶体管M2的栅极、所述第三晶体管M3的栅极、所述第四晶体管M4的栅极均相连后作为所述电源抑制比增强电路的输入端；所述第一晶体管M1的漏极和所述第一晶体管M1的栅极相连；所述第一晶体管M1的栅极作为所述电源抑制比增强电路的第一输入端；所述第二晶体管M2的源极与电源VDD相连，所述第二晶体管M2的漏极和所述第一晶体管M1的漏极均作为所述电源抑制比增强电路的第一输出端；所述第三晶体管M3的源极与电源VDD相连，所述第四晶体管M4的源极与电源VDD相连，所述第三晶体管M3的漏极和所述第四晶体管M4的漏极均作为所述电源抑制比增强电路的第二输出端；所述电阻Rout的一端作为所述电源抑制比增强电路的第二输入端，所述电阻Rout的另一端通过所述电容CL接地；所述电阻Rout与所述电容CL的连接端作为所述电源抑制比增强电路的第三输出端。
更进一步地，所述第一晶体管M1、所述第二晶体管M2、所述第三晶体管M3和所述第四晶体管M4为PMOS管。
更进一步地，所述基准电压产生电路包括第五晶体管M5、第六晶体管M6，第一三极管Q0、第二三极管Q1，电阻R11、电阻R12、电阻R2和运算放大器A；所述第一三极管Q0的发射极与所述运算放大器A的反相输入端相连，所述第一三极管Q0的基极和集电极均接地；所述电阻R11连接在所述运算放大器的反相输入端和地之间，所述电阻R12连接在所述运算放大器的同相输入端和地之间；所述第二电阻R2的一端与所述运算放大器的同相输入端相连，所述第二电阻R2的另一端与所述第二三极管Q1的发射极相连；所述第二三极管Q1的集电极和基极均接地；所述第五晶体管M5的栅极和所述第六晶体管M6的栅极作为所述基准电压产生电路的第一输入端；所述第五晶体管M5的源极和所述第六晶体管M6的源极作为所述基准电压产生电路的第二输入端；所述第五晶体管M5的漏极连接至所述运算放大器A的反相输入端，所述第六晶体管M6的漏极连接至所述运算放大器A的正相输入端，所述运算放大器A的输出端连接至所述第五晶体管M5的栅极和所述第六晶体管M6的栅极；所述运算放大器A的正相输入端和所述运算放大器A的反相输入端作为所述基准电压产生电路的输出端。
更进一步地，所述第五晶体管M5和所述第六晶体管M6为PMOS管，所述第一三极管Q0和所述第一三极管Q1为PNP型三极管。
更进一步地，所述温度补偿电路包括：第七晶体管M7、第八晶体管M8、电阻R30、电阻Rn、电阻R31、电阻R41、电阻R42、分流MOS管Mn和第三三极管Q2；所述第七晶体管M7的栅极和所述第八晶体管M8的栅极作为所述温度补偿电路的第一输入端，所述电阻R41的一端和所述电阻R42的一端作为所述温度补偿电路的第二输入端，所述第七晶体管M7的源极和所述第八晶体管M8的源极作为所述温度补偿电路的第三输入端；所述第七晶体管M7的漏极连接至所述第三三极管Q2的发射极，所述电阻R41的另一端和所述电阻R42的另一端均连接至所述第三三极管Q2的发射极，所述第三三极管Q2的基极和集电极均接地；所述电阻R30的一端与所述第八晶体管M8的漏极连接，所述电阻R30的另一端依次通过所述电阻Rn和所述电阻R31接地；所述分流MOS管Mn的栅极连接至所述第八晶体管M8的漏极，并作为所述温度补偿电路的输出端；所述分流MOS管Mn的源极连接至所述电阻Rn与所述电阻R31的串联连接端，所述分流MOS管Mn的漏极连接至所述电阻Rn与所述电阻R30的串联连接端。
更进一步地，所述第七晶体管M7和所述第八晶体管M8为PMOS管，所述分流MOS管Mn为NMOS管，所述第三三极管Q2为PNP型三极管。
更进一步地，所述电阻R30和所述电阻Rn为Poly电阻，温度系数为负；所述电阻R31为P+扩散层电阻，温度系数为正。
本发明的优点是在保证较高电源抑制比的基础上极大的提高了带隙基准源的精度，而这个主要是通过两种不同温度系数的电阻相互补偿和分流MOS管来实现的。在电压的输出端采用正负两种温度系数的电阻来进行温度补偿，R30、Rn为Poly电阻，温度系数为负；R31为P+扩散层电阻，温度系数为正，通过调节两种电阻的大小，可以进一步补偿电路的温度系数。由于补偿后的温度特性曲线为开口向上的抛物线，温度较高时，输出电压呈递增趋势，所以又在电路中加入一个分流MOS管Mn，通过合理选择R3的大小(700Ω～2kΩ)使得MOS管Mn仅在高温时导通，此时流过电阻Rn的电流减小，电阻Rn两端的电压也将减小，进而使输出电压减小，当输出电压减小到一定程度时，MOS管Mn断开，输出电压又慢慢上升，通过Mn管的这种反馈作用，使输出电压进一步稳定。
附图说明
图1为现有的高精度高电源抑制比带隙基准源电路；
图2为本发明的高精度高电源抑制比带隙基准源的原理框图；
图3为本发明的高精度高电源抑制比带隙基准源的具体电路图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
本发明提出了一种更高精度的带隙基准源电路，通过一种新的补偿方式来进一步提高电路的精度。如图2所示，包括启动电路1和基准电压产生模块2(图中未示出)，基准电压产生模块2包括电源抑制比增强电路21、基准电压产生电路22和温度补偿电路23。整个电路的结构框图如下图2所示，启动电路1和基准电压产生模块相连；基准电压产生模块中电源抑制比增强电路21和基准电压产生电路22相连，温度补偿电路23与基准电压产生电路22的输出部分相连。
其中，启动电路1用于保证基准电压产生模块在上电时和工作过程中不会处于零态；电源抑制比增强电路21用于提高基准电压的电源抑制比，基准电压产生电路22用于产生具有较低温度系数的带隙电压，温度补偿电路23用于进一步降低基准电压的温度系数。
本发明采用了正负温度系数电阻和分流MOS管进行温度补偿，使输出基准电压随温度的变化更小；另外此发明还加入了一个启动电路，保证带隙核心电路在工作时不会处于零态，输出电压不会为0。
如图3所示，在本发明实施例中，启动电路1包括第九晶体管M9、第十晶体管M10、第十一晶体管M11和电容Cs。
在本发明实施例中，电源抑制比增强电路21包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、电阻Rout、电容CL。
在本发明实施例中，基准电压产生电路22包括第五晶体管M5、第六晶体管M6，三极管Q0、Q1，电阻R11、R12、R2和运算放大器。
在本发明实施例中，温度补偿电路23包括第七晶体管M7、第八晶体管M8、晶体管Mn、电阻R41、R42、Rn、R30、R31和三极管Q2。
本发明在原有发明采用Vbe线性化补偿的基础上进一步采用了正负温度系数电阻和分流MOS管进行温度补偿，使输出基准电压随温度的变化更小；另外此发明还加入了一个启动电路，保证带隙核心电路在工作时不会处于零态，输出电压不会为0。
为了更进一步的说明本发明实施例提供的一种高精度高电源抑制比的带隙基准源，下面结合图2至图3和具体实例详述如下：
在本发明实施例中，晶体管M1、M2、M3、M4、M5、M6、M7、M8、M9可以为PMOS管，晶体管M10、M11、Mn可以为NMOS管，三极管Q0、Q1、Q2可以为PNP型三极管。
在本发明实施例中，启动电路由第九晶体管M9、第十晶体管M10、第十一晶体管M11和电容Cs组成。第九晶体管M9的源极与电源VDD相连，栅极与GND相连，漏极与第十晶体管的栅极相连；第十晶体管的漏极与第一晶体管M1的栅极相连，源极与GND相连；第十一晶体管的栅极与第五晶体管M5的栅极相连，漏极与第十晶体管的栅极相连，源极与GND相连；电容Cs分别连接第十一晶体管的源极和漏极。当电路上电时，M9导通并且开始给电容Cs充电，当Cs两端电压大于M10的阈值电压时，晶体管M10开始导通，带隙核心电路开始工作，M11的栅极电压开始升高，晶体管M11开始慢慢导通，源漏电压慢慢降低，当Cs两端电压降到M10的阈值电压以下时，晶体管M10截止，启动电路与带隙核心电路断开，不再对正常工作的带隙部分电路产生任何影响，保证了电路的正常工作。
在本发明实施例中，带隙部分电路包括采用cascode连接方式的电源抑制比提高电路，该部分电路包括第一晶体管M1，第二晶体管M2，第三晶体管M3，第四晶体管M4。第一晶体管的源极与电源VDD相连，栅极与第二晶体管、第三晶体管、第四晶体管的栅极相连，漏极和栅极相连；第二晶体管的源极与电源VDD相连，漏极与第六晶体管的源极相连；第三晶体管的源极与电源VDD相连，漏极与第七晶体管的源极相连；第四晶体管的源极与电源VDD相连，漏极与第八晶体管的源极相连。通过此种方式，将输出与电源隔绝开来，提升电路的电源抑制比。
另一方面还采用低通滤波器进一步提高电路的电源抑制比，低通滤波器包括输出电阻Rout、输出电容CL。输出电阻一端与第八晶体管M8的漏极相连，另一端与输出端Vref相连；输出电容一端与输出端Vref相连，另一端接地GND。
带隙核心电路包括运算放大器A、第一三极管Q0、第二三极管Q1、第二电阻R2、电阻R11和R12、第五晶体管M5、第六晶体管M6。三极管Q0的发射极与运算放大器的反相输入端相连，基极和集电极接地；一个电阻R11接在运算放大器的反相输入端和地之间，另一个电阻R12接在运算放大器的同相输入端和地之间；第二电阻R2一端与运算放大器的同相输入端相连，另一端与Q1的发射极相连；第二三极管Q1的集电极和基极接地；第三三极管Q2的发射极与第七晶体管的漏极相连，基极和集电极接地；一个电阻R41连接运算放大器的反相输入端与第三三极管的发射极，另一个电阻R42连接运算放大器的同相输入端与第三三极管的发射极；运算放大器的输出与第五、第六、第七、第八晶体管的栅极相连；第五晶体管的源极与第一晶体管的漏极相连，栅极与第六、第七、第八晶体管的栅极相连，漏极与运算放大器的反相输入端相连；第六晶体管的漏极与运算放大器同相输入端相连。
温度补偿电路包括第七晶体管M7、第八晶体管M8、第四电阻R30、第五电阻Rn、第六电阻R31、电阻R41和R42以及分流MOS管Mn和第三三极管Q2。第四电阻R30的一端与第八晶体管的漏极相连，另一端与分流MOS管的漏极相连；第五电阻Rn连接分流MOS管Mn的源漏极；第六电阻R31一端连接Mn晶体管的源极，另一端接地；分流MOS管的栅极与第八晶体管的漏极相连；第七晶体管的漏极与第三三极管Q2的发射极相连；第八晶体管的漏极与输出电阻Rout的一端相连。
带隙部分电路中采用了两种温度补偿的方式来提高精度。第一种方式是VBE的线性化，两个相同的电阻分别连接运算放大器的正负输入端与第三三极管的发射极。电阻R4两端的电压为第一三极管与第三三极管发射极之间的电压差，通过R4的电流可以补偿VBE中的线性项。另一方面就是采用不同温度系数的电阻，在电压的输出端采用正负两种温度系数的电阻来进行温度补偿，如附图3所示，R30、Rn为Poly电阻，温度系数为负；R31为P+扩散层电阻，温度系数为正，通过调节两种电阻的大小，可以进一步补偿电路的温度系数。由于补偿后的温度特性曲线为开口向上的抛物线，温度较高时，输出电压呈递增趋势，所以又在电路中加入一个分流MOS管Mn，通过合理选择R30的大小(700Ω～2kΩ)使得MOS管Mn仅在高温时导通，此时流过电阻Rn的电流减小，电阻Rn两端的电压也将减小，进而使输出电压减小，当输出电压减小到一定程度时，MOS管Mn断开，输出电压又慢慢上升，通过Mn管的这种反馈作用，使输出电压进一步稳定。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种带隙基准源，其特征在于，包括启动电路(1)和基准电压产生模块(2)；所述启动电路(1)用于保证所述基准电压产生模块(2)在上电时和工作过程中不会处于零态；
所述基准电压产生模块(2)包括电源抑制比增强电路(21)、基准电压产生电路(22)和温度补偿电路(23)；所述电源抑制比增强电路(21)的第一输入端连接至所述启动电路(1)的第一输出端，所述基准电压产生电路(22)的第一输入端连接至所述启动电路(1)的第二输出端，所述基准电压产生电路(22)的第二输入端连接至所述电源抑制比增强电路(21)的第一输出端；所述温度补偿电路(23)的第一输入端连接至所述启动电路(1)的第二输出端，所述温度补偿电路(23)的第二输入端连接至所述基准电压产生电路(22)的输出端，所述温度补偿电路(23)的第三输入端连接至所述电源抑制比增强电路(21)的第二输出端，所述温度补偿电路(23)的输出端连接至所述电源抑制比增强电路(21)的第二输入端；所述电源抑制比增强电路(21)的第三输出端用于输出基准电压Vref；
所述电源抑制比增强电路(21)用于提高基准电压的电源抑制比，所述基准电压产生电路(22)用于产生具有较低温度系数的带隙电压，所述温度补偿电路(23)用于进一步降低基准电压的温度系数。
2.如权利要求1所述的带隙基准源，其特征在于，所述启动电路(1)包括第九晶体管M9、第十晶体管M10、第十一晶体管M11和电容Cs；
所述第九晶体管M9的源极与电源VDD相连，所述第九晶体管M9的栅极与GND相连，所述第九晶体管M9的漏极与所述第十晶体管M10的栅极相连；
所述第十晶体管M10的漏极作为所述启动电路(1)的第一输出端，所述第十晶体管M10的源极与GND相连；
所述第十一晶体管M11的栅极作为所述启动电路(1)的第二输出端，所述第十一晶体管M11的漏极与所述第十晶体管M10的栅极相连，所述第十一晶体管M11的源极与GND相连；
所述电容Cs连接在所述第十一晶体管M11的源极和漏极之间。
3.如权利要求2所述的带隙基准源，其特征在于，所述第九晶体管M9为PMOS管，所述第十晶体管M10和所述第十一晶体管M11为NMOS管。
4.如权利要求1或2所述的带隙基准源，其特征在于，所述电源抑制比增强电路(21)包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、电阻Rout和电容CL；
所述第一晶体管M1的源极与电源VDD相连，所述第一晶体管M1的栅极、所述第二晶体管M2的栅极、所述第三晶体管M3的栅极、所述第四晶体管M4的栅极均相连后作为所述电源抑制比增强电路(21)的输入端；所述第一晶体管M1的漏极和所述第一晶体管M1的栅极相连；所述第一晶体管M1的栅极作为所述电源抑制比增强电路(21)的第一输入端；
所述第二晶体管M2的源极与电源VDD相连，所述第二晶体管M2的漏极和所述第一晶体管M1的漏极均作为所述电源抑制比增强电路(21)的第一输出端；
所述第三晶体管M3的源极与电源VDD相连，所述第四晶体管M4的源极与电源VDD相连，所述第三晶体管M3的漏极和所述第四晶体管M4的漏极均作为所述电源抑制比增强电路(21)的第二输出端；
所述电阻Rout的一端作为所述电源抑制比增强电路(21)的第二输入端，所述电阻Rout的另一端通过所述电容CL接地；所述电阻Rout与所述电容CL的连接端作为所述电源抑制比增强电路(21)的第三输出端。
5.如权利要求4所述的带隙基准源，其特征在于，所述第一晶体管M1、所述第二晶体管M2、所述第三晶体管M3和所述第四晶体管M4为PMOS管。
6.如权利要求1-5任一项所述的带隙基准源，其特征在于，所述基准电压产生电路(22)包括第五晶体管M5、第六晶体管M6，第一三极管Q0、第二三极管Q1，电阻R11、电阻R12、电阻R2和运算放大器A；
所述第一三极管Q0的发射极与所述运算放大器A的反相输入端相连，所述第一三极管Q0的基极和集电极均接地；
所述电阻R11连接在所述运算放大器的反相输入端和地之间，所述电阻R12连接在所述运算放大器的同相输入端和地之间；所述第二电阻R2的一端与所述运算放大器的同相输入端相连，所述第二电阻R2的另一端与所述第二三极管Q1的发射极相连；所述第二三极管Q1的集电极和基极均接地；
所述第五晶体管M5的栅极和所述第六晶体管M6的栅极作为所述基准电压产生电路(22)的第一输入端；所述第五晶体管M5的源极和所述第六晶体管M6的源极作为所述基准电压产生电路(22)的第二输入端；所述第五晶体管M5的漏极连接至所述运算放大器A的反相输入端，所述第六晶体管M6的漏极连接至所述运算放大器A的正相输入端，所述运算放大器A的输出端连接至所述第五晶体管M5的栅极和所述第六晶体管M6的栅极；
所述运算放大器A的正相输入端和所述运算放大器A的反相输入端作为所述基准电压产生电路(22)的输出端。
7.如权利要求6所述的带隙基准源，其特征在于，所述第五晶体管M5和所述第六晶体管M6为PMOS管，所述第一三极管Q0和所述第一三极管Q1为PNP型三极管。
8.如权利要求1-7任一项所述的带隙基准源，其特征在于，所述温度补偿电路(23)包括：第七晶体管M7、第八晶体管M8、电阻R30、电阻Rn、电阻R31、电阻R41、电阻R42、分流MOS管Mn和第三三极管Q2；
所述第七晶体管M7的栅极和所述第八晶体管M8的栅极作为所述温度补偿电路(23)的第一输入端，所述电阻R41的一端和所述电阻R42的一端作为所述温度补偿电路(23)的第二输入端，所述第七晶体管M7的源极和所述第八晶体管M8的源极作为所述温度补偿电路(23)的第三输入端；
所述第七晶体管M7的漏极连接至所述第三三极管Q2的发射极，所述电阻R41的另一端和所述电阻R42的另一端均连接至所述第三三极管Q2的发射极，所述第三三极管Q2的基极和集电极均接地；
所述电阻R30的一端与所述第八晶体管M8的漏极连接，所述电阻R30的另一端依次通过所述电阻Rn和所述电阻R31接地；所述分流MOS管Mn的栅极连接至所述第八晶体管M8的漏极，并作为所述温度补偿电路(23)的输出端；所述分流MOS管Mn的源极连接至所述电阻Rn与所述电阻R31的串联连接端，所述分流MOS管Mn的漏极连接至所述电阻Rn与所述电阻R30的串联连接端。
9.如权利要求8所述的带隙基准源，其特征在于，所述第七晶体管M7和所述第八晶体管M8为PMOS管，所述分流MOS管Mn为NMOS管，所述第三三极管Q2为PNP型三极管。
10.如权利要求8或9所述的带隙基准源，其特征在于，所述电阻R30和所述电阻Rn为Poly电阻，温度系数为负；所述电阻R31为P+扩散层电阻，温度系数为正。
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