CN103488232A - 一种基于cmos工艺的斩波带隙基准电路及参考电压芯片 - Google Patents

Abstract

本发明适用于集成电路领域，提供了一种基于CMOS工艺的斩波带隙基准电路及参考电压芯片，包括：具有多个斩波调制开关的调制单元，通过斩波调制开关控制生成兼具正、负温度系数的基准电压，该基准电压存在相对的正、负电压偏差；斩波运放单元，对基准电压进行斩波，并反馈给调制单元将其调制到高频，同时生成失调电压和噪声；解调单元，将高频基准电压解调到基频，并将失调电压和噪声调制到高频；滤波单元，滤除高频失调电压和噪声，并对具有正、负电压偏差的基准电压求和取平均。本发明通过斩波结构的带隙基准电路提高了基准电压的精度，还利用斩波调制开关和滤波单元克服了工艺缺陷对基准电压的影响，提高了基准电压的一致性以及温度特性。

Description

一种基于CMOS工艺的斩波带隙基准电路及参考电压芯片

技术领域

本发明属于集成电路领域，尤其涉及一种基于CMOS工艺的斩波带隙基准电路及参考电压芯片。

背景技术

目前，由于集成电路产业的迅猛发展，极大地推动了便携式电子产品的开发。而作为一些基本的应用电路，例如数模\模数转换器、锁相环以及滤波器等，均需要高性能的带隙基准电路，为其提供高精度、一致性好、低温度系数的基准电压。

由于CMOS制造工艺的缺陷，造成运放存在一定的失调电压，则导致运放输入为零时其输出电压并不为零，基准电压精度低，因此，为了消除运放失调以及噪声的影响，现有通常采用带有斩波结构的带隙基准电路，如图1所示，其中，调制单元11的第一输入端同时与电阻R2的一端和三极管Q1的发射极连接，三极管Q1的集电极接地，调制单元11的第二输入端同时与电阻R3的一端和电阻R1的一端连接，电阻R1的另一端与三极管Q2的发射极连接，三极管Q2的集电极接地，三极管Q2的基极与三极管Q1的基极同时接地，调制单元11的第一输出端和第二输出端分别与运算放大器（AMP）12的正、负输入端连接，运算放大器12的两输出端分别与解调单元13的两输入端连接，电阻R2的另一端和电阻R3的另一端同时与解调单元13的输出端连接，滤波单元14的输入端也与解调单元13的输出端连接。利用斩波运放的稳定原理，在运算放大器12的两输入端调制单元11将输入信号调制到高频，而没有对运放失调电压和噪声信号进行调制，在运算放大器12的两输出端，解调单元13将输出信号解调到基频，同时将运放失调电压和噪声信号调制到高频，并通过低通的滤波单元14将高频运放失调电压和噪声信号滤除，进而消除运放失调和噪声，输出基准电压V_BG。

但是，该结构仅仅是基于三极管Q1、三极管Q2，电阻R2、电阻R3完全匹配及无工艺扩散的情况下的一种理想设计，在实际的芯片制造过程中，存在三极管、电阻失配以及工艺扩散的影响，例如三极管发射区面积的失配、三极管反向饱和电流的失配、电阻阻值失配、电阻的温度系数等的影响，因此，该结构实际输出的基准电压存在很大的差异性，并且温度特性也较差，在高性能的应用当中，为了校正基准电压和温度特性，需要增加电修调、激光修调、数字修调等修调电路对基准电压进行修调，大大增加了芯片成本。

发明内容

本发明实施例的目的在于提供一种基于CMOS工艺的斩波带隙基准电路，旨在解决目前针对CMOS工艺下，斩波带隙基准电路由于工艺缺陷导致的基准电压差异性大、温度特性差，并需要增加修调电路对基准电压进行修调导致成本高的问题。

本发明实施例是这样实现的，一种基于CMOS工艺的斩波带隙基准电路，其输入端与时钟单元连接，所述电路包括：

调制单元，所述调制单元具有多个斩波调制开关，用于根据所述时钟单元输出的调制/解调时钟信号控制所述斩波调制开关通断，以改变所述调制单元的结构，从而生成兼具正、负温度系数的基准电压，所述基准电压根据所述调制/解调时钟信号的电平高低，存在相对的正、负电压偏差，所述调制单元的时钟输入端为所述电路的输入端；

斩波运放单元，用于对所述基准电压进行斩波，并反馈给所述调制单元将所述基准电压调制到高频，同时生成运放失调电压和噪声信号，所述运放失调电压和所述噪声信号不被调制，所述斩波运放单元的第一输入端和第二输入端分别与所述调制单元的第一运放输出端和第二运放输出端连接，所述斩波运放单元的输出端与所述调制单元的反馈端连接；

解调单元，用于根据所述时钟单元输出的调制/解调时钟信号将高频基准电压解调到基频，并将所述运放失调电压和所述噪声信号调制到高频，所述解调单元的第一信号输入端和第二信号输入端分别与所述斩波运放单元的第一信号输出端和第二信号输出端连接，所述解调单元的时钟输入端同时为所述电路的输入端；

滤波单元，用于滤除高频运放失调电压和高频噪声信号，并对分别具有正、负电压偏差的基准电压求和取平均，以输出基准信号，所述滤波单元的输入端与所述解调单元的输出端连接，所述滤波单元的输出端为所述电路的输出端。

本发明实施例的另一目的在于提供一种采用上述基于CMOS工艺的斩波带隙基准电路的参考电压芯片。

本发明实施例通过调制单元、斩波运放单元、解调单元和滤波单元构成一斩波结构的带隙基准电路，有效解决带隙基准由于运放的失调电压和噪声引起的输出电压精度低的现象，提高了基准电压的精度，还利用斩波调制开关控制输出具有正、负电压偏差的基准电压，并通过滤波单元进行平均，进而有效解决由于CMOS工艺失配、工艺离散性引起的输出电压精度低的问题，进一步提高了基准电压的精度、一致性以及温度特性。

附图说明

图1为现有斩波带隙基准电路的结构图；

图2为本发明实施例提供的基于CMOS工艺的斩波带隙基准电路的结构图；

图3为本发明实施例提供的基于CMOS工艺的斩波带隙基准电路的优选示例电路图；

图4为本发明实施例提供的基于CMOS工艺的斩波带隙基准电路中斩波开关的时序图；

图5为本发明实施例提供的基于CMOS工艺的斩波带隙基准电路的等效电路图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明实施例通过调制单元、斩波运放单元、解调单元和滤波单元构成一斩波结构的带隙基准电路，有效解决带隙基准由于运放的失调电压和噪声引起的输出电压精度低的现象，还利用斩波调制开关控制输出具有正、负电压偏差的基准电压，并通过滤波单元进行平均，进而有效解决由于CMOS工艺失配、工艺离散性引起的输出电压精度低的问题。

以下结合具体实施例对本发明的实现进行详细描述：

图2示出了本发明实施例提供的基于CMOS工艺的斩波带隙基准电路的结构，为了便于说明，仅示出了与本发明相关的部分。

作为本发明一实施例，该基于CMOS工艺的斩波带隙基准电路2可以应用于各种高精度的参考电压芯片中，其输入端与时钟单元20连接，用于接收调制/解调时钟信号，其输出端为参考电压芯片内部各功能模块提供稳定的基准电压V_REF。

该基于CMOS工艺的斩波带隙基准电路2包括：

调制单元21，该调制单元21具有多个斩波调制开关，用于根据时钟单元20输出的调制/解调时钟信号CL控制斩波调制开关通断，以改变调制单元21的结构，从而生成兼具正、负温度系数的基准电压，该基准电压根据调制/解调时钟信号的电平高低，存在相对的正、负电压偏差，调制单元21的时钟输入端为基于CMOS工艺的斩波带隙基准电路2的输入端；

斩波运放单元22，用于对上述基准电压进行斩波，并反馈给调制单元21将该基准电压调制到高频，同时生成运放失调电压和噪声信号，该运放失调电压和噪声信号不被调制，斩波运放单元22的第一输入端和第二输入端分别与调制单元21的第一运放输出端和第二运放输出端连接，斩波运放单元22的输出端与调制单元21的反馈端连接；

解调单元23，用于根据时钟单元20输出的调制/解调时钟信号CL将上述高频基准电压解调到基频，并将上述运放失调电压和噪声信号调制到高频，解调单元23的第一信号输入端和第二信号输入端分别与斩波运放单元22的第一信号输出端和第二信号输出端连接，解调单元23的时钟输入端同时为基于CMOS工艺的斩波带隙基准电路2的输入端；

滤波单元24，用于滤除上述高频运放失调电压和高频噪声信号，并对分别具有正、负电压偏差的基准电压求和取平均，以输出高精度、温度特性好的基准信号V_REF，滤波单元24的输入端与解调单元23的输出端连接，滤波单元24的输出端为基于CMOS工艺的斩波带隙基准电路2的输出端。

在本发明实施例中，调制单元21、斩波运放单元22、解调单元23和滤波单元24构成一斩波结构的带隙基准电路，利用斩波运放的稳定原理，在斩波运放单元22的输入端对输入信号进行调制，而没有对运放失调电压和噪声信号进行调制，在调制单元21的输出端，对输出信号进行解调同时对运放失调电压和噪声信号进行调制。解调后，运放失调电压和噪声信号被调制到高频，可通过滤波单元进行滤除，以消除运放失调电压和噪声信号。

并且，通过调制/解调时钟信号CL的高低电平控制多个斩波调制开关选择性通断，使调制单元21以不同结构进行调制，输出同时具有正、负温度系数的基准电压，由于该基准电压同时具有正温度系数和负温度系数，因此达到了温度补偿的目的，其温度特性好。同时，由于CMOS工艺的局限性会导致基准电压存在偏差，本发明实施例在调制/解调时钟信号CL为高电平时基准电压存在正电压偏差，在调制/解调时钟信号CL为低电平时基准电压存在负电压偏差，通过滤波单元24对具有这两种电压偏差的基准电压求和再取平均，即可减弱工艺失配和工艺离散性对带隙基准电压的影响。

本发明实施例通过调制单元、斩波运放单元、解调单元和滤波单元构成一斩波结构的带隙基准电路，有效解决带隙基准由于运放的失调电压和噪声引起的输出电压精度低的现象，提高了基准电压的精度，还利用斩波调制开关控制输出具有正、负电压偏差的基准电压，并通过滤波单元进行平均，进而有效解决由于CMOS工艺失配、工艺离散性引起的输出电压精度低的问题，进一步提高了基准电压的精度、一致性以及温度特性。

图3示出了本发明实施例提供的基于CMOS工艺的斩波带隙基准电路的优选示例电路结构，为了便于说明，仅示出了与本发明相关的部分。

作为本发明一实施例，该斩波运放单元22为运算放大器AMP，该运算放大器AMP的正向输入端为斩波运放单元22的第一输入端，运算放大器AMP的反向输入端为斩波运放单元22的第二输入端，运算放大器AMP的输出端为斩波运放单元22的输出端。

该滤波单元24为二阶RC低通滤波器。

作为本发明一优选实施例，该调制单元21可以包括：

第一电流镜211、第二电流镜212、第三电流镜213、第四电流镜214、第五电流镜215、第六电流镜216、第七电流镜217、第八电流镜218、第九开关管219、第十开关管210、第一开关S1、第一反向开关S1_N、第二开关S2、第二反向开关S2_N、第三开关S3、第三反向开关S3_N、电阻R1、电阻R2、电阻R3、电阻R4及电阻R5；

第一电流镜211至第八电流镜218的电流输入端同时与电源电压VDD连接，第一电流镜211至第八电流镜218的控制端同时为调制单元21的反馈端，第一电流镜211的电流输出端为调制单元21的第一信号输出端与电阻R4的一端连接，电阻R4的另一端为调制单元21的第一运放输出端与第九开关管219的电流输入端连接，第九开关管219的电流输出端接地，第九开关管219的控制端与电阻R1的一端连接，电阻R1的另一端同时与电阻R2的一端和第一开关S1的一导通端连接，第一开关S1的另一导通端接地，电阻R2的另一端同时与电阻R3的一端和第一反向开关S1_N的一导通端连接，第一反向开关S1_N的另一导通端接地，电阻R3的另一端与第十开关管210的控制端连接，第十开关管210的电流输出端接地，第十开关管210的电流输入端为调制单元21的第二运放输出端与电阻R5的一端连接，电阻R5的另一端为调制单元21的第二信号输出端与第八电流镜218的电流输出端连接，第三开关管213至第六开关管216的电流输出端均同时与第二反向开关S2_N的一导通端和第二开关S2的一导通端连接，第二反向开关S2_N的另一导通端与第九开关管219的控制端连接，第二开关S2的另一导通端与第十开关管210的控制端连接，第二开关管212和第七开关管217的电流输出端均同时与第三开关S3的一导通端和第三反向开关S3_N的一导通端连接，第三开关S3的另一导通端同时为调制单元21的第一运放输出端，第三反向开关S3_N的另一导通端同时为调制单元21的第二运放输出端，第一开关S1至第三开关S3的控制端为调制单元21的时钟输入端，第一反向开关S1_N至第三反向开关S3_N的控制端同时为调制单元21的时钟输入端。

作为本发明一实施例，第一电流镜211至第八电流镜218可以采用P型MOS管P1至P8；

P型MOS管P1至P8的源极分别为第一电流镜211至第八电流镜218的电流输入端，P型MOS管P1至P8的漏极分别为第一电流镜211至第八电流镜218的电流输出端，P型MOS管P1至P8的栅极分别为第一电流镜211至第八电流镜218的控制端。

第九开关管219和第十开关管210可以采用PNP型三极管Q1和Q2；

PNP型三极管Q1和Q2的发射电极分别为第九开关管219和第十开关管210的电源输入端，PNP型三极管Q1和Q2的集电极分别为第九开关管219和第十开关管210的电源输出端，PNP型三极管Q1和Q2的基极分别为第九开关管219和第十开关管210的控制端。

作为本发明一优选实施例，PNP型三极管Q1与PNP型三极管Q2的发射极的面积相等。

作为本发明一实施例，第一开关S1与第一反向开关S1_N、第二开关S2与第二反向开关S2_N、第三开关S3与第三反向开关S3_N均为CMOS互补开关。

作为本发明一优选实施例，第一开关S1至第三开关S3、第一反向开关S1_N至第三反向开关S3_N的控制信号均可以采用占空比为50%的高频方波信号，其中，第一开关S1至第三开关S3的控制信号的时序相同，第一反向开关S1_N至第三反向开关S3_N的控制信号的时序相同且与第一开关S1的控制信号的时序相反，其信号时序图参见图4。

作为本发明一优选实施例，电阻阻值R2=2R1=2R3，R4=R5。

由于斩波带隙基准的原理为现有技术，运放、解调以及滤波的原理同领域普通技术人员均可知晓其原理与特征，因此此处不再赘述。

以下对本发明实施例通过斩波调制开关控制基于CMOS工艺的斩波带隙基准电路输出低失调低噪声斩波稳定的带隙基准电压的工作原理简要叙述如下：

在本发明实施例中，当调制/解调时钟信号CL为高电平时，第一开关S1、第二开关S2、第三开关S3导通，第一反向开关S1_N、第二反向开关S2_N、第三反向开关S3_N关闭，节点8接地，P型MOS管P1至P8形成电流镜，P型MOS管P3、P4、P5、P6的镜像电流流入节点10，P型MOS管P1、P2、P7的镜像电流流入节点2，由节点11产生带隙基准电压（基准电压），该基准电压经过调制、解调后经滤波单元24滤除尖峰毛刺，得到此相位情况下的基准电压。

当调制/解调时钟信号CL为高电平时，第一开关S1、第二开关S2、第三开关S3关闭，第一反向开关S1_N、第二反向开关S2_N、第三反向开关S3_N导通，节点9接地，P型MOS管P3、P4、P5、P6的镜像电流流入节点7，P型MOS管P2、P7、P8的镜像电流流入节点3，由节点1产生带隙基准电压（基准电压），该基准电压经过调制、解调后经滤波单元24滤除尖峰毛刺，得到此相位情况下的基准电压。

理想情况下即运放为理想运放，三极管和电阻匹配良好，有

$V_{\mathrm{REF}}=V_{8\_10}+V_{\mathrm{BE}2}+I_{E2}{R}_5=\frac{3\mathrm{IR}}{1+{\mathrm{\β}}_F}+12\mathrm{IR}+{\mathrm{IR}}_5+V_{\mathrm{BE}2}$

上式中，V_{8_10}为节点10和8之间的电压差（即节点10到地的电压），V_BE2为三极管Q2基极与发射极电压差，I_E2为三极管Q2的发射极电流，R2=2R1=2R3=2R。

三极管Q1和Q2的基极发射极电压差为：

由于三极管工作在不相等电流密度下，那么它们的基极发射极电压的差值与绝对温度成正比即： $\mathrm{\Δ}{V}_{\mathrm{BE}}=V_{\mathrm{BE}1}-V_{\mathrm{BE}2}=\frac{\mathrm{kT}}{q}\ln 3$

故可以得到电流镜电流值： $I=\frac{\mathrm{kT}}{12\mathrm{qR}}\ln 3$

则可以推出：

$V_{\mathrm{REF}}=\frac{3\mathrm{IR}}{1+{\mathrm{\β}}_F}+12\mathrm{IR}+{\mathrm{IR}}_5+V_{\mathrm{BE}2}=\frac{\mathrm{kT}}{4q(1+{\mathrm{\β}}_F)}\ln 3+\frac{\mathrm{kT}}{q}\ln 3+\frac{\mathrm{kT}}{12q}\ln 3\·\frac{R_5}{R}+V_{\mathrm{BE}2}$

假设R2=2R1=2R3=2R=1000Ω，R4=R5=100KΩ，β_F=5，V_BE2=0.7V

在常温下kT/q=26mV，则 $I=\frac{0.026}{12\·500}\ln 3\≈4.76\mathrm{uA}$

$V_{\mathrm{REF}}=\frac{0.026}{4\×6}\ln 3+0.026\×\ln 3+\frac{0.026\×\ln 3}{12}\×\frac{100000}{500}+0.7\≈1.176V$

在本发明实施例中，由于V_REF的表达式中，前三项为正温度系数，后一项为负温度系数，因此可以达到温度补偿的目的。

如果运放存在失调VOS、三极管、电阻存在失配及工艺扩散的情况下，可以将这些非理想性因素折换成电流镜电流I有着±ΔI的电流偏差则可以折换为产生的带隙基准电压有着±ΔV的偏差，其具体工作工程即为运放调制解调及整体电路调制解调的工作过程。

对本技术领域的专业人员，可以推出各种非理想情况下的带隙基准电压偏差，如：三极管面积存在5%的失配，将会造成基准电压7.5mV的偏差；三极管电流增益存在10%的误差，将会造成基准电压0.5mV的偏差；电阻阻值2%的偏差，将会造成基准电压10mV的偏差；运放5mV的失调电压，将会造成基准电压约100mV的偏差；考虑工艺扩散时，三极管反向饱和电流5%扩散，将会造成1.3mV的基准电压偏差；电阻扩散30%，将会造成约7mV的基准电压偏差，下面将以三极管面积失配为例做一个推导。

三极管失配主要考虑发射极面积的失配根据公式：

$I_S\left(T\right)=\frac{\mathrm{kT}{\mathrm{An}}_i^2\stackrel{\‾}{{\mathrm{\μ}}_p}\left(T\right)}{G_B\left(T\right)}$

可以推出三极管方向饱和电流的失配。

参考图3，三极管Q1和Q2方向饱和电流的失配影响为：

${\mathrm{\ΔV}}_{\mathrm{BE}\_Q\_\mathrm{mismatch}}=V_{\mathrm{BE}1}-V_{\mathrm{BE}2}=\frac{\mathrm{kT}}{q}\ln (\frac{I_{C1}}{I_{S1}}\·\frac{I_{S2}}{I_{C2}})$

$=\frac{\mathrm{kT}}{q}\ln (\frac{I_{C1}}{I_{S1}}\·\frac{I_{S1}+{\mathrm{\ΔI}}_S}{I_{C2}})=\frac{\mathrm{kT}}{q}\ln (\frac{I_{C1}}{I_{C2}}\·\frac{I_{S1}+{\mathrm{\ΔI}}_S}{I_{S1}})$

$=\frac{\mathrm{kT}}{q}\ln (\frac{I_{C1}}{I_{C2}}\·(1+\frac{{\mathrm{\ΔI}}_S}{I_{S1}}))$

根据公式

有

${\mathrm{\ΔV}}_{\mathrm{BE}\_Q\_\mathrm{mismathch}}=\frac{3\mathrm{IR}}{1+{\mathrm{\β}}_F}+12\mathrm{IR}-\frac{3\mathrm{IR}}{1+{\mathrm{\β}}_F}=12\mathrm{IR}$

推出偏置电流：

$I_{\_\mathrm{mismatch}}=\frac{\frac{\mathrm{kT}}{q}\ln (\frac{I_{C1}}{I_{C2}}\·(1+\frac{{\mathrm{\ΔI}}_S}{I_{S1}}))}{12R}=\frac{\frac{\mathrm{kT}}{q}\ln \left(3(1+\frac{{\mathrm{\ΔI}}_S}{I_{S1}})\right)}{12R}$

假设 ${\mathrm{\ΔI}}_S=5\%\·I_{S1}$

$\frac{\mathrm{\ΔI}}{I}=\frac{\frac{\mathrm{kT}}{12\mathrm{qR}}(\ln 3-5\ln \left(3.05\right))}{\frac{\mathrm{kT}}{12\mathrm{qR}}\ln 3}=-1.5\%$

根据公式 $V_{\mathrm{REF}}=\frac{3\mathrm{IR}}{1+{\mathrm{\β}}_F}+12\mathrm{IR}+{\mathrm{IR}}_5+V_{\mathrm{BE}2}$

有 ${\mathrm{\ΔV}}_{\mathrm{REF}}=(\frac{3R}{1+{\mathrm{\β}}_F}+12R+R_5)\·\mathrm{\ΔI}$

$\frac{{\mathrm{\ΔV}}_{\mathrm{REF}}}{V_{\mathrm{REF}}}=\frac{(\frac{3R}{1+{\mathrm{\β}}_F}+12R+R_5)\·\mathrm{\ΔI}}{(\frac{3R}{1+{\mathrm{\β}}_F}+12R+R_5)I+V_{\mathrm{BE}2}}$

假设常温时V_BE2=0.7V，V_REF=1.2V

则， $\frac{{\mathrm{\ΔV}}_{\mathrm{REF}}}{V_{\mathrm{REF}}}=\frac{(\frac{3R}{1+{\mathrm{\β}}_F}+12R+R_5)\·\mathrm{\ΔI}}{(\frac{3R}{1+{\mathrm{\β}}_F}+12R+R_5)I+V_{\mathrm{BE}2}}=0.625\%$

大约引起7.5mV的参考电压变化，其它推导过程，可以参考此推导过程。

如假设在调制/解调时钟信号CL为高电平时，该基准电路包括各种非理想性因素产生的基准电压为V_REF+ΔV，那么在调制/解调时钟信号CL为低电平时，该基准电路包括各种非理想性因素产生的基准电压为V_REF-ΔV。

通过将不同控制信号下的基准电压加入滤波器进行平均，将会得到一个消除非理想误差的近似理想值的基准电压即：

为了达到良好的滤波效果，可对滤波器采用二阶RC滤波器，以尽可能降低滤波器的基带频率，达到良好的滤波效果，同时也需要考虑到斩波切换时对电容充放电的建立时间。

为了减小滤波后基准电压的纹波，我们需要较高的斩波频率，理论上的最佳斩波频率为斩波运放单位增益带宽的一半。

本发明实施例通过调制单元、斩波运放单元、解调单元和滤波单元构成一斩波结构的带隙基准电路，有效解决带隙基准由于运放的失调电压和噪声引起的输出电压精度低的现象，提高了基准电压的精度，还利用斩波调制开关控制输出具有正、负电压偏差的基准电压，并通过滤波单元进行平均，进而有效解决由于CMOS工艺失配、工艺离散性引起的输出电压精度低的问题，进一步提高了基准电压的精度、一致性以及温度特性。

值得注意的是，本发明实施例并不限定调制单元中电流镜的数量，理论上，电流镜（晶体管）的数目可以取其它值，并且，其数目与本电路其它参数相关，图5为本发明实施例提供的基于CMOS工艺的斩波带隙基准电路的等效电路图，其中，流过三极管Q2发射极的电流取I（即一个电流镜），流过三极管Q1发射极的电流取P·I（即P个电流镜），另一路电流镜为m·I(即m个电流镜)，令R1=R3，R2/R1=p-1，即p可取2、3、4等数值，R2/R1的比值也将不同，为保证版图匹配效果，R2/R1一般取偶数2、4、6等，此时电流镜电流为：

$I=\frac{\ln p}{p\·\mathrm{mR}1}\·\frac{\mathrm{kT}}{q}$

其中，q为电荷常数，k为波尔兹曼参数，T为绝对温度。

在满足上述条件下的晶体管数目，均是可行的，其工作原理也与图3示出的实施例相同。但实际上，从芯片版图布局、三极管的最佳工作区间尤其是动态匹配电路实现时，需要对时钟进行T/2、T/4、T/8、T/16延时等，T/2延时不可行，T/4延时可以但平均的基数效果不好，T/8延时比较合适，T/16延时也可以但电路开始变复杂了，在上述R2/R1的合适最小值为2，则p=3，那么T/8延时，8个晶体管时，m=4，以此类推晶体管数目。

由上可知，实际上调制单元中电流镜（晶体管）的数量可以为4、8、16等。而本领域技术人员应当知道，当晶体管（电流镜）数目发生改变时，开关的数量应相应调整。

本发明实施例通过调制单元、斩波运放单元、解调单元和滤波单元构成一斩波结构的带隙基准电路，有效解决带隙基准由于运放的失调电压和噪声引起的输出电压精度低的现象，提高了基准电压的精度，还利用斩波调制开关控制输出具有正、负电压偏差的基准电压，并通过滤波单元进行平均，进而有效解决由于CMOS工艺失配、工艺离散性引起的输出电压精度低的问题，进一步提高了基准电压的精度、一致性以及温度特性。

本发明实施例的另一目的在于提供一种采用上述基于CMOS工艺的斩波带隙基准电路的参考电压芯片。

以上仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种基于CMOS工艺的斩波带隙基准电路，其输入端与时钟单元连接，所述电路包括：

调制单元，所述调制单元具有多个斩波调制开关，用于根据所述时钟单元输出的调制/解调时钟信号控制所述斩波调制开关通断，以改变所述调制单元的结构，从而生成兼具正、负温度系数的基准电压，所述基准电压根据所述调制/解调时钟信号的电平高低，存在相对的正、负电压偏差，所述调制单元的时钟输入端为所述电路的输入端；

斩波运放单元，用于对所述基准电压进行斩波，并反馈给所述调制单元将所述基准电压调制到高频，同时生成运放失调电压和噪声信号，所述运放失调电压和所述噪声信号不被调制，所述斩波运放单元的第一输入端和第二输入端分别与所述调制单元的第一运放输出端和第二运放输出端连接，所述斩波运放单元的输出端与所述调制单元的反馈端连接；

解调单元，用于根据所述时钟单元输出的调制/解调时钟信号将高频基准电压解调到基频，并将所述运放失调电压和所述噪声信号调制到高频，所述解调单元的第一信号输入端和第二信号输入端分别与所述斩波运放单元的第一信号输出端和第二信号输出端连接，所述解调单元的时钟输入端同时为所述电路的输入端；

滤波单元，用于滤除高频运放失调电压和高频噪声信号，并对分别具有正、负电压偏差的基准电压求和取平均，以输出基准信号，所述滤波单元的输入端与所述解调单元的输出端连接，所述滤波单元的输出端为所述电路的输出端。

2.如权利要求1所述的电路，其特征在于，所述调制单元包括：

第一电流镜、第二电流镜、第三电流镜、第四电流镜、第五电流镜、第六电流镜、第七电流镜、第八电流镜、第九开关管、第十开关管、第一开关、第一反向开关、第二开关、第二反向开关、第三开关、第三反向开关、电阻R1、电阻R2、电阻R3、电阻R4及电阻R5；

所述第一电流镜至所述第八电流镜的电流输入端同时与电源电压连接，所述第一电流镜至所述第八电流镜的控制端同时为所述调制单元的反馈端，所述第一电流镜的电流输出端为所述调制单元的第一信号输出端与电阻所述R4的一端连接，所述电阻R4的另一端为所述调制单元的第一运放输出端与所述第九开关管的电流输入端连接，所述第九开关管的电流输出端接地，所述第九开关管的控制端与所述电阻R1的一端连接，所述电阻R1的另一端同时与所述电阻R2的一端和所述第一开关的一导通端连接，所述第一开关的另一导通端接地，所述电阻R2的另一端同时与所述电阻R3的一端和所述第一反向开关的一导通端连接，所述第一反向开关的另一导通端接地，所述电阻R3的另一端与所述第十开关管的控制端连接，所述第十开关管的电流输出端接地，所述第十开关管的电流输入端为所述调制单元的第二运放输出端与所述电阻R5的一端连接，所述电阻R5的另一端为所述调制单元的第二信号输出端与所述第八开关管的电流输出端连接，所述第三开关管至所述第六开关管的电流输出端均同时与所述第二反向开关的一导通端和所述第二开关的一导通端连接，所述第二反向开关的另一导通端与所述第九开关管的控制端连接，所述第二开关的另一导通端与所述第十开关管的控制端连接，所述第二开关管和所述第七开关管的电流输出端均同时与所述第三开关的一导通端和所述第三反向开关的一导通端连接，所述第三开关的另一导通端同时为所述调制单元的第一运放输出端，所述第三反向开关的另一导通端同时为所述调制单元的第二运放输出端，所述第一开关至所述第三开关的控制端为所述调制单元的时钟输入端，所述第一反向开关至所述第三反向开关的控制端同时为所述调制单元的时钟输入端。

3.如权利要求2所述的电路，其特征在于，所述第一电流镜至所述第八电流镜均为P型MOS管；

所述P型MOS管的源极为所述第一电流镜至所述第八电流镜的电流输入端，所述P型MOS管的漏极为所述第一电流镜至所述第八电流镜的电流输出端，所述P型MOS管的栅极为所述第一电流镜至所述第八电流镜的控制端。

4.如权利要求2所述的电路，其特征在于，所述第九开关管和所述第十开关管均为PNP型三极管；

所述PNP型三极管的发射电极为所述第九开关管和所述第十开关管的电源输入端，所述PNP型三极管的集电极为所述第九开关管和所述第十开关管的电源输出端，所述PNP型三极管的基极为所述第九开关管和所述第十开关管的控制端。

5.如权利要求2所述的电路，其特征在于，所述第一开关与所述第一反向开关、所述第二开关与所述第二反向开关、所述第三开关与所述第三反向开关均为CMOS互补开关。

6.如权利要求1至5任一项所述的电路，其特征在于，所述斩波运放单元为运算放大器，所述运算放大器的正向输入端为所述斩波运放单元的第一输入端，所述运算放大器的反向输入端为所述斩波运放单元的第二输入端，所述运算放大器的输出端为所述斩波运放单元的输出端。

7.如权利要求1至5任一项所述的电路，其特征在于，所述滤波单元为二阶RC低通滤波器。

8.一种参考电压芯片，其特征在于，所述芯片包括如权利要求1至7任一项所述的基于CMOS工艺的斩波带隙基准电路。

Images