CN107300942A - 三阶温度补偿cmos带隙基准电压源 - Google Patents

三阶温度补偿cmos带隙基准电压源 Download PDF

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Abstract

本发明涉及一种三阶温度补偿CMOS带隙基准电压源。该三阶温度补偿CMOS带隙基准电压源100包括一阶补偿基准电路101、二阶曲率电流产生电路102、三阶曲率电流产生电路103和电流叠加电路104；其中，所述一阶补偿基准电路101、所述二阶曲率电流产生电路102与所述三阶曲率电流产生电路103相互电连接且均电连接至所述电流叠加电路104，所述电流叠加电路104输出参考电压VREF。本发明实施例可以有效地提高补偿电流的精确度，减小输出基准电压的温度系数，进而提高输出基准电压的温度稳定性。

Description

三阶温度补偿CMOS带隙基准电压源
技术领域
本发明属于集成电路设计技术领域，具体涉及一种三阶温度补偿CMOS带隙基准电压源。
背景技术
CMOS带隙基准电压源是CMOS集成电路中最重要的单元电路之一，它为电子系统中其他的电路提供不随温度、电源电压变化的基准电压，是目前CMOS集成电路设计中一个重要的研究内容。由于基准电压源的主要作用是为其他电路，如比较器、放大器等提供一个参考电压，其精度和稳定性将会直接影响到整个芯片的性能，因此，设计高性能的基准电压源对CMOS集成电路性能至关重要。
请参见图1，图1为现有技术的带隙基准电压源的电路结构示意图。该带隙基准电压源由三个三极管q1、q2、q3，其中q1和q2的发射极面积比为N：1，三个场效应管pm1、pm2、pm3、运算放大器A和两个电阻r1，r2构成。其中运算放大器A利用负反馈原理对pm1和pm2的漏端电压进行钳位，使两端电压值相等。所以电阻r1两端的电压是：
Vr1＝ΔVBE＝VBE2-VBE1＝VT ln N (1
其中，ΔVBE为两个三极管的基极-发射极电压差，VT为热电压；
式中，k是波尔兹曼常数；T是绝对温度；q是电子的电荷。
所以电阻r1上的电流为：
从上式可以看出，电流I是与温度成正比的，所以称为PTAT(Proporational ToAbsolute Temperature)电流。
输出电压VREF为：
式中IS为PN结的反向饱和电流。
从(4式可以看出，输出电压VREF与电源电压无关，又因为双极性三极管的基极-发射极电压VBE具有负温度系数，IPTATr2具有正的温度系数，所以通过调节r2的阻值，从而达到一阶补偿的目的。但是VBE并不是与温度呈完全负相关，所以VBE的温度系数还包含二阶项、三阶项等高阶项，又因为IPTATr2与温度呈正比，所以只补偿了VBE的一阶项，而二阶项、三阶项等高阶项仍然存在，一阶补偿后的输出电压VREF对温度还是有很大的依赖性。在目前的工艺条件下，设计良好的一阶补偿带隙基准源在整个工作温度范围之内可以达到10ppm/℃左右，因此在实际的工作环境中，一阶补偿后的带隙基准电压无法满足高精度模拟电路和数模混合电路对基准电压的要求。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种可变增益混频放大器、生物信号采集与处理芯片及系统。
本发明的一个实施例提供了一种三阶温度补偿CMOS带隙基准电压源100，包括一阶补偿基准电路101、二阶曲率电流产生电路102、三阶曲率电流产生电路103和电流叠加电路104；其中，
所述一阶补偿基准电路101、所述二阶曲率电流产生电路102与所述三阶曲率电流产生电路103相互电连接且均电连接至所述电流叠加电路104，所述电流叠加电路104输出参考电压VREF。
在本发明的一个实施例中，所述一阶补偿基准电路101包括：第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、运算放大器A1、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第一三极管Q1和第二三极管Q2；其中，
所述第一PMOS管PM1的源极和衬底接电源VDD，其漏极与所述第一电阻R1的一端相连，所述第一电阻R1的另一端与第一三极管Q1的发射极相连，所述第一三极管Q1的基极和集电极均接地GND；所述第二电阻R2的一端与所述第一PMOS管PM1的漏极相连，其另一端接地GND；所述运算放大器A1的同相输入端与所述第一PMOS管PM1的漏极相连，其反相输入端与所述第二三极管Q2的发射极相连，其输出端分别与所述第一PMOS管PM1的栅极、所述第二PMOS管PM2的栅极、所述第三PMOS管PM3的栅极、所述第四PMOS管PM4的栅极相连；所述第二PMOS管PM2的源极和衬底接电源VDD，其漏极与所述第二三极Q2管的发射极相连；所述第二三极管Q2的基极和集电极均接地GND；所述第三电阻R3的一端与所述第二PMOS管PM2的漏极相连，其另一端与所述第四电阻R4的一端相连，所述第四电阻R4的另一端接地GND；所述第三PMOS管PM3的源极和衬底接电源VDD，其漏极与所述第五电阻R5的一端相连，所述第五电阻R5的另一端与所述第六电阻R6的一端相连，所述第六电阻R6的另一端接地GND；所述第四PMOS管PM4的源极和衬底接电源VDD，其漏极输出第一电流I1至所述电流叠加电路104。
在本发明的一个实施例中，所述第一PMOS管PM1、所述第二PMOS管PM2、所述第三PMOS管PM3和所述第四PMOS管PM4为相同尺寸的PMOS晶体管。
在本发明的一个实施例中，所述第二电阻R1的阻值为所述第三电阻R3与所述第四电阻R4的阻值之和。
在本发明的一个实施例中，所述二阶曲率电流产生电路102包括：电流源IPTAT、第十六PMOS管PM16、第十七PMOS管PM17、第十八PMOS管PM18、第十九PMOS管PM19、第二十PMOS管PM20、第二十一PMOS管PM21、第二十二PMOS管PM22、第二十三PMOS管PM23、第二十四PMOS管PM24、第二十五PMOS管PM25、第十NMOS管NM10、第十一NMOS管NM11、第十二NMOS管NM12、第十三NMOS管NM13、第十四NMOS管NM14、第十五NMOS管NM15和第十六NMOS管NM16；其中，
所述电流源IPTAT的一端与所述第十六PMOS管PM16的漏端相连，其另一端接地GND；所述第十六PMOS管PM16的源极和衬底均接电源VDD，其栅极与漏极相连；所述第十七PMOS管PM17的源极和衬底均接电源VDD，其栅极与所述第十六PMOS管PM16的栅极相连，所述第十七PMOS管PM17的漏极与所述第二十一PMOS管PM21和所述第二十二PMOS管PM22的源极均相连；所述第二十一PMOS管PM21的栅极与所述第三电阻R3的一端相连，其漏极与所述第十NMOS管NM10的漏极及栅极均相连；所述第十NMOS管NM10的源极和衬底接地GND；所述第二十二PMOS管PM22的栅极和漏极与所述第十一NMOS管NM11的漏极相连，所述第十一NMOS管NM11的栅极与所述第十NMOS管NM10栅极相连，其源极和衬底均接地GND；所述第十八PMOS管PM18的源极和衬底均接电源VDD，其栅极与所述第十六PMOS管PM16的栅极相连，其漏极与所述第二十三PMOS管PM23和所述第二十四PMOS管PM24的源极均相连；所述第二十三PMOS管PM23的栅极和漏极与所述第二十二PMOS管PM22的栅极相连；所述第十二的NMOS管NM12的漏极与所述第二十三的PMOS管PM23的漏极相连，其栅极与所述第十三NMOS管NM13的栅极和漏极均相连，其源极和衬底均接地GND；所述第十三NMOS管NM13漏极与所述第二十四PMOS管PM24的漏极相连，其源极和衬底均接地GND；所述第二十四PMOS管PM24的栅极与所述第五电阻R5的一端相连；所述第十九PMOS管PM19的源极和衬底均接电源VDD；所述第十九PMOS管PM19的栅极与所述运算放大器A1的输出端相连，其漏极与所述第十四NMOS管NM14的漏极相连；所述第十四NMOS管NM14的栅极与所述第十三NMOS管NM13的栅极相连，其源极和衬底均接地GND；所述第十五NMOS管NM15栅极和漏极与所述第十九PMOS管PM19的漏极相连，其源极和衬底均接地GND；所述第十六NMOS管NM16的栅极与所述第十五NMOS管NM15的栅极相连，其漏极与所述第二十PMOS管PM20的漏极和栅极均相连；所述第十六NMOS管NM16的源极和衬底均接地GND；所述第二十PMOS管PM20的源极和衬底均接电源VDD，其栅极和漏极与所述第二十五PMOS管PM25的栅极相连；所述第二十五PMOS管PM25的源极和衬底均接电源VDD且其漏极输出第二电流I2至所述电流叠加电路104。
在本发明的一个实施例中个，三阶曲率电流产生电路103包括：第五PMOS管PM5、第六PMOS管PM6、第七PMOS管PM7、第八PMOS管PM8、第九PMOS管PM9、第十PMOS管PM10、第十一PMOS管PM11、第十二PMOS管PM12、第十三PMOS管PM13、第十四PMOS管PM14、第十五PMOS管PM15、第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4，第五NMOS管NM5、第六NMOS管NM6、第七NMOS管NM7、第八NMOS管NM8和第九NMOS管NM9；其中，
所述第五PMOS管PM5的源极和衬底均接电源VDD，其栅极与所述运算放大器A1的输出端相连，其漏极与所述第十PMOS管PM10和所述第十一PMOS管PM11的源极及衬底均相连；所述第十PMOS管PM10的栅极与所述第六电阻R6的一端相连，其漏极与所述第一NMOS管NM1的漏极和栅极均相连，其源极和衬底均接地GND；所述第十一PMOS管PM11的栅极与所述第三电阻R3的一端相连，其漏极与所述第二NMOS管NM2的栅极和漏极均相连；所述第二NMOS管NM2的源极和衬底均接地GND；所述第六PMOS管PM6的源极和衬底均接电源VDD，其栅极与所述运算放大器A1的输出端相连，其漏极与所述第十二PMOS管PM12和所述第十三PMOS管PM13的源极及衬底均相连；所述第十二PMOS管PM12的栅极与所述第三电阻R3的一端相连，其漏极与所述第三NMOS管NM3的漏极和栅极均相连；所述第三NMOS管NM3的源极和衬底均接地GND；所述第十三PMOS管PM13的栅极与所述第五电阻R5的一端相连，其漏极与所述第四NMOS管NM4的漏极和栅极均相连；所述第四NMOS管NM4的源极和衬底均接地GND；所述第七PMOS管PM7的源极和衬底均接电源VDD，其栅极与所述运算放大器A1的输出端相连，其漏极与所述第十四PMOS管PM14和所述第十五PMOS管PM15的源极及衬底均相连；所述第十四PMOS管PM14的栅极与所述第五电阻R5的一端相连，其漏极与所述第五NMOS管NM5的漏极和栅极均相连；所述第五NMOS管NM5的源极和衬底均接地GND；所述第十五PMOS管PM15的栅极与所述第四电阻R4的一端相连，其漏极和与所述第六NMOS管NM6的漏极和栅极均相连；所述第六NMOS管NM6的源极和衬底均接地GND；所述第八PMOS管PM8的源极和衬底均接电源VDD，其栅极和漏极相连；所述第七NMOS管NM7的漏极与所述第八PMOS管PM8的漏极相连，其栅极与所述第一NMOS管NM1的栅极相连，其源极和衬底均接地GND；所述第八NMOS管NM8的漏极与所述第八PMOS管NP8的漏极相连，其栅极与所述第三NMOS管NM3的栅极相连，其源极和衬底均接地GND；所述第九NMOS管NM9的漏极与所述第八PMOS管PM8的漏极相连，其栅极与所述第五NMOS管NM5的栅极相连，其源极和衬底均接地GND；所述第九PMOS管PM9的源极和衬底均接电源VDD，其栅极与所述第八NMOS管NM8的栅极相连，其漏极输出第三电流I3至所述电流叠加电路104。
在本发明的一个实施例中，所述电流叠加电路104包括：第七电阻R7、第八电阻R8和第九电阻R9及输出端Vout；其中，
所述第七电阻R7的一端接收所述一阶补偿基准电路101输出的第一电流I1，其另一端与所述第八电阻R8的一端相连；所述第八电阻R8的一端接收所述二阶曲率电流产生电路102输出的第二电流I2，其另一端与所述第九电阻R9的一端相连；所述第九电阻R9的一端接收所述三阶曲率电流产生电路103输出的第三电流I3，其另一端接地GND；所述输出端Vout与所述第七电阻R7的一端相连以输出所述参考电压VREF。
本发明具有如下有益效果：
本发明提出的三阶温度补偿带隙基准电压源，是利用电流叠加源流，将二阶补偿的曲率电流I2和三阶温度补偿的曲率电流I3与同一阶温度无关的电流I1相加，从而补偿了同一阶温度无关的电流I1中的二阶项和三阶项，本发明可以有效地提高补偿电流的精确度，减小输出基准电压的温度系数，进而提高输出基准电压的温度稳定性，并且本发明所有晶体管都工作在亚阈值区域，从而电流消耗少，静态功耗低。
通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。
附图说明
图1为现有技术的带隙基准电压源的电路结构示意图；
图2为本发明实施例提供的一种三阶温度补偿CMOS带隙基准电压源的电路结构示意图；
图3为本发明实施例提供的另一种三阶温度补偿CMOS带隙基准电压源的电路结构示意图；
图4为本发明实施例提供的一种一阶补偿基准电路的电路结构示意图；
图5为本发明实施例提供的一种二阶曲率电流产生电路的电路结构示意图；
图6为本发明实施例提供的一种三阶曲率电流产生电路的电路结构示意图；
图7为本发明实施例提供的一种电流叠加电路的电路结构示意图；
图8为本发明实施例提供的一种基准电压源的仿真温度特性示意图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
实施例一
请一并参见图2及图3，图2为本发明实施例提供的一种三阶温度补偿CMOS带隙基准电压源的电路结构示意图；图3为本发明实施例提供的另一种三阶温度补偿CMOS带隙基准电压源的电路结构示意图。该三阶温度补偿CMOS带隙基准电压源100包括一阶补偿基准电路101，用来产生同一阶温度无关的电流I1；二阶曲率电流产生电路102，用来产生用于二阶补偿的曲率电流I2；三阶曲率电流产生电路103，用来产生用于三阶温度补偿的曲率电流I3；电流叠加电路104，用来将电流I1、I2、I3通过流过电阻的方式组合起来，从而实现三阶温度补偿带隙基准电压源，输出为基准电压VREF。
其中，所述一阶补偿基准电路101、所述二阶曲率电流产生电路102与所述三阶曲率电流产生电路103相互电连接且均电连接至所述电流叠加电路104，所述电流叠加电路104输出参考电压VREF。
本发明实施例，通过电流叠加源流，将二阶补偿电流I2和三阶温度补偿电流I3与同一阶温度无关的电流I1相加，从而补偿了同一阶温度无关的电流I1中的二阶项和三阶项，从而有效地提高补偿电流的精确度，减小输出基准电压的温度系数，进而提高输出基准电压的温度稳定性。
实施例二
请一并参见图3及图4，图4为本发明实施例提供的一种一阶补偿基准电路的电路结构示意图。本实施例在上述实施例的基础上，结合图3，重点对图4所示的一阶补偿基准电路的电路进行详细描述。该一阶补偿基准电路101可以包括：第一PMOS管PM1、第二PMOS管PM2、第三PMOS管PM3、第四PMOS管PM4、运算放大器A1、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第一三极管Q1和第二三极管Q2。
所述第一PMOS管PM1的源极和衬底接电源，所述第一PMOS管PM1的漏极与所述第一电阻R1的一端相连，所述第一电阻R1的另一端与第一三极管Q1的发射极相连，所述第一三极管Q1的基极和集电极接地，所述第二电阻R2的第一端子与所述第一PMOS管PM1的漏极相连，所述第二电阻R2的第二端子接地，所述运算放大器A1的同相输入端与所述第一PMOS管PM1的漏极相连，所述运算放大器A1的反相输入端与所述第二三极管Q2的发射极相连，所述运算放大器A1的输出端与所述第一PMOS管PM1与所述第二PMOS管PM2的栅极相连，所述第二PMOS管PM2的源极和衬底接电源，所述第二PMOS管PM2的漏极与所述第二三极管Q2的发射极相连，所述第二三极管Q2的基极和集电极接地，所述第三电阻R3的第一端子与所述第二PMOS管PM2的漏极相连，所述第三电阻R3的第二端子与所述第四电阻R4的第一端子相连，所述第四电阻R4的第二端子接地，所述第三PMOS管PM3的源极和衬底接电源，所述第三PMOS管PM3的栅极与所述运算放大器A1的输出端相连，所述第三PMOS管PM3的漏极与所述第五电阻R5的第一端子相连，所述第四PMOS管PM4的源极和衬底接电源，所述第四PMOS管PM4的栅极与所述运算放大器A1的输出端相连，所述第四PMOS管PM4的漏极与所述第七电阻R7的第一端子相连，所述第五电阻R5的第二端子与所述第六电阻R6的第一端子相连，所述第六电阻R6的第二端子接地。
实施例三
请一并参见图3及图5，图5为本发明实施例提供的一种二阶曲率电流产生电路的电路结构示意图。本实施例在上述实施例的基础上，结合图3，重点对图5所示的二阶曲率电流产生电路的电路进行详细描述。该二阶曲率电流产生电路102可以包括：电流源IPTAT、第十六PMOS管PM16、第十七PMOS管PM17、第十八PMOS管PM18、第十九PMOS管PM19、第二十PMOS管PM20、第二十一PMOS管PM21、第二十二PMOS管PM22、第二十三PMOS管PM23、第二十四PMOS管PM24、第二十五PMOS管PM25、第十NMOS管NM10、第十一NMOS管NM11、第十二NMOS管NM12、第十三NMOS管NM13、第十四NMOS管NM14、第十五NMOS管NM15和第十六NMOS管NM16。
所述电流源IPTAT的一端与所述第十六PMOS管PM16的漏端相连，所述电流源IPTAT的另一端接地，所述第十六PMOS管PM16的源极和衬底接电源，所述第十六PMOS管PM16的栅极与漏极相连，所述第十七PMOS管PM17的源极和衬底接电源，所述第十七PMOS管PM17的栅极与所述第十六PMOS管PM16的栅极相连，所述第十七PMOS管PM17的漏极与所述第二十一PMOS管PM21和所述第二十二PMOS管PM22的源极和衬底相连，所述第二十一PMOS管PM21的栅极与所述第三电阻R3的第一端子相连，所述第二十一PMOS管PM21的漏极与所述第十NMOS管NM10的漏极和栅极相连，所述第十NMOS管NM10的源极和衬底接地，所述第二十二PMOS管PM22的栅极和漏极与所述第十一NMOS管NM11的漏极相连，所述第十一NMOS管NM11的栅极与所述第十NMOS管NM10栅极相连，所述第十一NMOS管NM11的源极和衬底接地，所述第十八PMOS管PM18的源极和衬底接电源，所述第十八PMOS管PM18的栅极与所述第十六PMOS管PM16的栅极相连，所述第十八PMOS管PM18的漏极与所述第二十三PMOS管PM23和所述第二十四PMOS管PM24的源极和衬底相连，所述第二十三PMOS管PM23的栅极和漏极与所述第二十二PMOS管PM22的栅极相连，所述第十二的NMOS管NM12的漏极与所述第二十三的PMOS管PM23的漏极相连，所述第十二的NMOS管NM12的栅极与所述第十三NMOS管NM13的栅极和漏极相连，所述第十二的NMOS管NM12的源极和衬底接地，所述第十三NMOS管NM13漏极与所述第二十四PMOS管PM24的漏极相连，所述第十三NMOS管NM13的源极和衬底接地，所述第二十四PMOS管PM24的栅极与所述五电阻R5的第一端子相连，所述第十九PMOS管PM19的源极和衬底接电源，所述第十九PMOS管PM19的栅极与所述运算放大器A1的输出端相连，所述第十九PMOS管PM19的漏极与所述第十四NMOS管NM14的漏极相连，所述第十四NMOS管NM14的栅极与所述第十三NMOS管NM13的栅极相连，所述第十四NMOS管NM14的源极和衬底接地，所述第十五NMOS管NM15栅极和漏极与所述第十九PMOS管PM19的漏极相连，所述第十五NMOS管NM15的源极和衬底接地，所述第十六NMOS管NM16的栅极与所述第十五NMOS管NM15的栅极相连，所述第十六NMOS管NM16的漏极与所述第二十PMOS管PM20的漏极和栅极相连，所述第十六NMOS管NM16的源极和衬底接地，所述第二十PMOS管PM20的源极和衬底接电源，所述第二十五PMOS管PM25源极和衬底接电源，所述第二十五PMOS管PM25的栅极与所述第二十PMOS管PM20的栅极相连，所述第二十五PMOS管PM25的漏极与所述第八电阻R8的第一端子相连。
实施例四
请一并参见图3及图6，图6为本发明实施例提供的一种三阶曲率电流产生电路的电路结构示意图。本实施例在上述实施例的基础上，结合图3，重点对图6所示的三阶曲率电流产生电路的电路进行详细描述。该三阶曲率电流产生电路103可以包括：第五PMOS管PM5、第六PMOS管PM6、第七PMOS管PM7、第八PMOS管PM8、第九PMOS管PM9、第十PMOS管PM10、第十一PMOS管PM11、第十二PMOS管PM12、第十三PMOS管PM13、第十四PMOS管PM14、第十五PMOS管PM15、第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3、第四NMOS管NM4、第五NMOS管NM5、第六NMOS管NM6、第七NMOS管NM7、第八NMOS管NM8和第九NMOS管NM9。
所述第五PMOS管PM5的源极和衬底接电源，所述第五PMOS管PM5的栅极与所述运算放大器A1的输出端相连，所述第五PMOS管PM5的漏极与所述第十PMOS管PM10和所述第十一PMOS管PM11的源极和衬底相连，所述第十PMOS管PM10的栅极与所述第六电阻R6的第一端子相连，所述第十PMOS管PM10的漏极与所述第一NMOS管NM1的漏极和栅极相连，所述第一NMOS管NM1的源极和衬底接地，所述第十一PMOS管PM11的栅极与所述第三电阻R3的第一端子相连，所述第十一PMOS管PM11的漏极与所述第二NMOS管NM2的栅极和漏极相连，所述第二NMOS管NM2的源极和衬底接地，所述第六PMOS管PM6的源极和衬底接电源，所述第六PMOS管PM6的栅极与所述运算放大器A1的输出端相连，所述第六PMOS管PM6的漏极与所述第十二PMOS管PM12和所述第十三PMOS管PM13的源极和衬底相连，所述第十二PMOS管PM12的栅极与所述第三电阻R3的第一端子相连，所述第十二PMOS管PM12的漏极与所述第三NMOS管NM3的漏极和栅极相连，所述第三NMOS管NM3的源极和衬底接地，所述第十三PMOS管PM13的栅极与所述第五电阻R5的第一端子相连，所述第十三PMOS管PM13的漏极与所述第四NMOS管NM4的漏极和栅极相连，所述第四NMOS管NM4的源极和衬底接地，所述第七PMOS管PM7的源极和衬底接电源，所述第七PMOS管PM7的栅极与所述运算放大器A1的输出端相连，所述第七PMOS管PM7的漏极、所述第十四PMOS管PM14和所述第十五PMOS管PM15的源极和衬底相连，所述第十四PMOS管PM14的栅极与所述第五电阻R5的第一端子相连，所述第十四PMOS管PM14的漏极与所述第五NMOS管NM5的漏极和栅极相连，所述第五NMOS管NM5的源极和衬底接地，所述第十五PMOS管PM15的栅极与所述第四电阻R4的第一端子相连，所述第十五PMOS管PM15漏极和与所述第六NMOS管NM6的漏极和栅极相连，所述第六NMOS管NM6的源极和衬底接地，所述第八PMOS管PM8的源极和衬底接电源，所述第八PMOS管PM8的栅极和漏极相连，所述第七NMOS管NM7的漏极与所述第八PMOS管PM8的漏极相连，所述第七NMOS管NM7的栅极与所述第一NMOS管NM1的栅极相连，所述第七NMOS管NM7的源极和衬底接地，所述第八NMOS管NM8的漏极与所述第八PMOS管的漏极相连，所述第八NMOS管的栅极与所述第三NMOS管的栅极相连，所述第八NMOS管NM8的源极和衬底接地，所述第九NMOS管NM9的漏极与所述第八PMOS管PM8的漏极相连，所述第九NMOS管NM9的栅极与所述第五NMOS管NM5的栅极相连，所述第九NMOS管NM9的源极和衬底接地，所述第九PMOS管PM9的源极和衬底接电源，所述第九PMOS管PM9的栅极与所述第八NMOS管NM8的栅极相连，所述第九PMOS管PM9的漏极与所述第九电阻R9的第一端子相连。
实施例五
请一并参见图3及图7，图7为本发明实施例提供的一种电流叠加电路的电路结构示意图。本实施例在上述实施例的基础上，结合图3，重点对图7所示的电流叠加电路的电路进行详细描述。该电流叠加电路104可以包括：第七电阻R7、第八电阻R8和第九电阻R9。
所述第七电阻R7的第二端子与所述第八电阻R8的第一端子相连，所述第八电阻R8的第二端子与所述第九电阻R9的第一端子相连，所述第九电阻R9的第二端子接地。
实施例六
请一并参见图3及图8，图8为本发明实施例提供的一种基准电压源的仿真温度特性示意图。本实施例在上述实施例的基础上，重点对电路的工作原理进行详细描述。在本发明中，首先产生一阶温度补偿电流。在所述一阶补偿基准电路原理图中，由于所述运算放大器的两个输入端电压相同，所以流过所述第一电阻R1为：
式中IR1为所述第一三极管Q1的集电极电流，VBE1和VBE2分别为所述第一三极管Q1和所述第二极管Q2的基极-发射极间的电压。N是所述第一三极管Q1和所述第二三极管Q2的数目之比，且N为大于1的正整数。
所述第二电阻R2的阻值为所述第三电阻R3与所述第四电阻R4之和，即：
R2＝R3+R4 (6
所以流过所述第二电阻R2的电流为：
将电流IR1与电流IBE叠加就可以得到所述第一PMOS管PM1的漏极电流为
因为VBE2具有负温度系数，VTlnN具有正的温度系数，所以通过调节R2和R1的阻值，从而达到一阶补偿的目的，从而I1为同一阶温度无关的电流。
由于所述第一PMOS管PM1、所述第二PMOS管PM2、所述第三PMOS管PM3和所述第四PMOS管PM4的尺寸相同，所以所述第二PMOS管PM2、所述第三PMOS管PM3和所述第四PMOS管PM4的漏极电流都为I1。
所述第二三极管的基极-发射极电压为VBE2，所以第四电阻R4第一端子上的电压记为：
所述第三PMOS管PM3的漏极电流流过所述第五电阻R5和所述第六电阻R6产生一阶补偿基准电压记为：
所以，所述第六电阻R6第一端子上的电压为：
在本发明中，其次是要产生二阶曲率电流。在所述二阶曲率电流产生电路原理图中，所述第十六PMOS管PM16与所述第十七PMOS管PM17和所述第十八PMOS管PM18组成电流镜，并且尺寸相同，所述电流源IPTAT通过上述电流镜，将IPTAT电流镜像到所述第十七PMOS管PM17和所述第十八PMOS管PM18所在支路，所述第二十二PMOS管PM22与所述第二十一PMOS管PM21的尺寸比为k7:1，所述第二十四PMOS管PM24与所述第二十三PMOS管PM23的尺寸比为k8:1，所述第二十一PMOS管PM21的栅极与所述第三电阻R3的第一端子相连，栅极电压记为VBE2，所述第二十二PMOS管PM22与所述第二十三PMOS管PM23的栅极电压记为VG，所述第二十四PMOS管的栅极与所述第五电阻R5的第一端子相连，栅极电压记为VREF_NC。所述第二十二PMOS管PM22与所述第二十一PMOS管PM21的漏极电流分别为IPM22与IPM21，所以IPM22与IPM21之和为IPTAT，所述第二十四PMOS管PM24与所述第二十三PMOS管PM23的漏极电流分别为IPM24与IPM23，所以IPM23与IPM24之和为IPTAT，为：
IPM21+IPM22＝IPM23+IPM24＝IPTAT (12
所述第十NMOS管NM10和所述第十一NMOS管NM11的漏极电流分别记为INM10和INM11由于所述第十NMOS管NM10与所述第十一NMOS管NM11组成电流镜，并且第二十一PMOS管PM21的漏极电流与所述第十NMOS管NM10的漏极电流和所述第十一NMOS管NM11相等，为：
INM11＝INM10＝IPM21 (13
同理，
INM12＝INM13＝IPM24 (14
IPM22+IPM23＝INM11+INM12 (15
结合(12、(13、(14和(15式，得
IPM21＝IPM23
IPM22＝IPM24 (16
所以：
式中η是亚阈值反型系数。
由(16和(17式，得：
结合(12、(17和(18式，得：
所述第十九PMOS管PM19与所述第一PMOS管PM1的尺寸比为k9:k1(k1>k9，所以所述第十九PMOS管PM19的漏极电流IPM19为：
因为I1为一阶补偿电流，温度系数大约在10ppm/℃，又因为k1>k9，所以IPM19的温度系数更低，这时我们可以近似认为IPM19是恒定电流，记为ICONST2。
所述第十三NMOS管NM13与所述第十四NMOS管NM14组成电流镜，又因为所述第十四NMOS管NM14、所述第十九PMOS管PM19和所述第十五NMOS管NM15的漏极相连，所以由KVL定律可知：
INM15＝ICONST2-INM14 (21
所述第十五NMOS管NM15与所述第十六NMOS管NM16组成电流镜，所以所述第十五NMOS管NM15的漏极电流INM15等于所述第十六NMOS管NM16的漏极电流INM16，所述第二十PMOS管PM20与所述第二十五PMOS管PM25组成电流镜，所以所述第二十PMOS管PM20的漏极电流IPM20等于所述第二十五PMOS管PM25的漏极电流，又因为所述第十六NMOS管NM16与所述第二十PMOS管PM20的漏极相连，所以：
将此电流记为I2，通过调节k6，k7的大小，会得到一个合适二阶曲率电流。
在本发明中，再次是要产生三阶曲率电流。在所述三阶曲率电流产生电路原理图中，所述第五PMOS管PM5、所述第六PMOS管PM6和所述第七PMOS管PM7尺寸相同，并且与所述第一PMOS管PM1的尺寸比为1:k1(k1>1，所以所述第五PMOS管PM5、所述第六PMOS管PM6和所述第七PMOS管PM7得漏极电流为：
该电流记为ICONST1。
所述第十PMOS管PM10的栅极与所述第六电阻R6的第一端子相连，栅极电压记为k3×VREF_NC，所述第十一PMOS管PM11与所述第十二PMOS管PM12的栅极与所述第三电阻R3的第一端子相连，两个管子的栅极电压记为VBE2，所述第十三PMOS管PM13和所述第十四PMOS管PM14的栅极与所述第五电阻R5的第一端子相连，栅极电压记为VREF_NC，所述第十五PMOS管PM15的栅极与所述第四电阻R4的第一端子相连，栅极电压记为k2×VBE2。
所述第十一PMOS管PM11与所述第十PMOS管PM10的尺寸比为k4:1，所述第十二PMOS管PM12与所述第十三PMOS管PM13的尺寸比为k5:1，所述第十五PMOS管PM15与所述第十四PMOS管PM14的尺寸比为k6:1，又因为所述第一NMOS管NM1的漏极电流INM1与所述第十PMOS管PM10的漏极电流IPM10相等，所述第三NMOS管NM3的漏极电流INM3与所述第十一PMOS管PM11的漏极电流IPM11相等，所述第五NMOS管NM5的漏极电流INM5与所述第十五PMOS管PM15的漏极电流IPM15相等，所以有
所以
联立(24、(25式，得
所述第七NMOS管NM7与所述第一NMOS管NM1组成电流镜，所以NM7漏极电流INM7与NM1漏极电流INM1相等，所述第八NMOS管NM8与所述第三NMOS管NM3组成电流镜，所以NM8漏极电流INM8与NM3漏极电流INM3相等，所述第五NMOS管NM5与所述第九NMOS管NM9组成电流镜，所以NM9漏极电流INM9与NM5漏极电流INM5相等，所述第八PMOS管PM8与所述第九PMOS管PM9组成电流镜，所以PM8漏极电流IPM8与PM9漏极电流IPM9相等。且所述第七NMOS管NM7、所述第八NMOS管NM8和所述第九NMOS管NM9漏极与所述第八PMOS管PM8的漏极相连，所以根据KVL定律，得：
将INM9记为三阶曲率电流I3,通过调节k4、k5和k6的大小，可以得到合适的三阶曲率电流。
在本发明中，最后是要将I1、I2和I3通过电流叠加电路结合起来得到最终输出电压VREF。请参考图2，在所述电流叠加电路原理图中，所述第四PMOS管PM4的漏极电流为I1，将电流I1注入到电流叠加电路，所述第二十一PMOS管的漏极与所述第八电阻R8的第一端子相连，将电流I2注入到电流叠加电路，所述第九PMOS管PM9的漏极与所述第九电阻R9的第一端子相连，将电流I3注入到电流叠加电路。所以，会得到：
通过调节R6、R7、R8的阻值与k2、k3、k4、k5、k6和k7数值的大小，能够得到补偿效果最好的结果。
请参见图8，电路是在1.2V电源电压和温度变化范围为-45～125℃的条件下进行仿真验证，图8中从上往下以次为：一阶补偿后的基准电压VREF_NC的波形图、二阶曲率电流I2的波形图、三阶曲率电流I3的波形图和最终输出基准电压VREF的波形图。
从一阶补偿后的基准电压VREF_NC的波形图中可以看出，其温度系数为12ppm/℃，从二阶曲率电流I2的波形图中可以看出I2具有相对于基准电压VREF_NC的波形图负的斜率，能够很好对VREF_NC进行二阶补偿，三阶曲率电流I3的波形图是我们在二阶补偿后进行调试和计算最佳的补偿曲线形状，最终通过电流叠加电路我们可以得到最终输出电压VREF，其温度系数为0.8ppm/℃。
本发明的三阶温度补偿CMOS带隙基准电压源，是采用标准SMIC0.18工艺实现的。通过电流叠加原理，将二阶曲率电流和三阶曲率电流与一阶温度补偿后的电流叠加，从而消除其二阶项和三阶项，大大提高了电路的精度，又因为电路都工作在亚阈值区域，且二阶曲率电流产生电路和三阶曲率电流产生电路电流消耗很小，总电路的最大静态电流为3.6μA。所以本发明的三阶温度补偿CMOS带隙基准电压源具有精度高、低静态电流等特性。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (7)

1.一种三阶温度补偿CMOS带隙基准电压源(100)，其特征在于，包括一阶补偿基准电路(101)、二阶曲率电流产生电路(102)、三阶曲率电流产生电路(103)和电流叠加电路(104)；其中，
所述一阶补偿基准电路(101)、所述二阶曲率电流产生电路(102)与所述三阶曲率电流产生电路(103)相互电连接且均电连接至所述电流叠加电路(104)，所述电流叠加电路(104)输出参考电压(VREF)。
2.根据权利要求1所述的三阶温度补偿CMOS带隙基准电压源(100)，其特征在于，所述一阶补偿基准电路(101)包括：第一PMOS管(PM1)、第二PMOS管(PM2)、第三PMOS管(PM3)、第四PMOS管(PM4)、运算放大器(A1)、第一电阻(R1)、第二电阻(R2)、第三电阻(R3)、第四电阻(R4)、第五电阻(R5)、第六电阻(R6)、第一三极管(Q1)和第二三极管(Q2)；其中，
所述第一PMOS管(PM1)的源极和衬底接电源(VDD)，其漏极与所述第一电阻(R1)的一端相连，所述第一电阻(R1)的另一端与第一三极管(Q1)的发射极相连，所述第一三极管(Q1)的基极和集电极均接地(GND)；所述第二电阻(R2)的一端与所述第一PMOS管(PM1)的漏极相连，其另一端接地(GND)；所述运算放大器(A1)的同相输入端与所述第一PMOS管(PM1)的漏极相连，其反相输入端与所述第二三极管(Q2)的发射极相连，其输出端分别与所述第一PMOS管(PM1)的栅极、所述第二PMOS管(PM2)的栅极、所述第三PMOS管(PM3)的栅极、所述第四PMOS管(PM4)的栅极相连；所述第二PMOS管(PM2)的源极和衬底接电源(VDD)，其漏极与所述第二三极(Q2)管的发射极相连；所述第二三极管(Q2)的基极和集电极均接地(GND)；所述第三电阻(R3)的一端与所述第二PMOS管(PM2)的漏极相连，其另一端与所述第四电阻(R4)的一端相连，所述第四电阻(R4)的另一端接地(GND)；所述第三PMOS管(PM3)的源极和衬底接电源(VDD)，其漏极与所述第五电阻(R5)的一端相连，所述第五电阻(R5)的另一端与所述第六电阻(R6)的一端相连，所述第六电阻(R6)的另一端接地(GND)；所述第四PMOS管(PM4)的源极和衬底接电源(VDD)，其漏极输出第一电流(I1)至所述电流叠加电路(104)。
3.根据权利要求2所述的三阶温度补偿CMOS带隙基准电压源(100)，其特征在于，所述第一PMOS管(PM1)、所述第二PMOS管(PM2)、所述第三PMOS管(PM3)和所述第四PMOS管(PM4)为相同尺寸的PMOS晶体管。
4.根据权利要求2所述的三阶温度补偿CMOS带隙基准电压源(100)，其特征在于，所述第二电阻(R1)的阻值为所述第三电阻(R3)与所述第四电阻(R4)的阻值之和。
5.根据权利要求2所述的三阶温度补偿CMOS带隙基准电压源(100)，其特征在于，所述二阶曲率电流产生电路(102)包括：电流源(IPTAT)、第十六PMOS管(PM16)、第十七PMOS管(PM17)、第十八PMOS管(PM18)、第十九PMOS管(PM19)、第二十PMOS管(PM20)、第二十一PMOS管(PM21)、第二十二PMOS管(PM22)、第二十三PMOS管(PM23)、第二十四PMOS管(PM24)、第二十五PMOS管(PM25)、第十NMOS管(NM10)、第十一NMOS管(NM11)、第十二NMOS管(NM12)、第十三NMOS管(NM13)、第十四NMOS管(NM14)、第十五NMOS管(NM15)和第十六NMOS管(NM16)；其中，
所述电流源(IPTAT)的一端与所述第十六PMOS管(PM16)的漏端相连，其另一端接地(GND)；所述第十六PMOS管(PM16)的源极和衬底均接电源(VDD)，其栅极与漏极相连；所述第十七PMOS管(PM17)的源极和衬底均接电源(VDD)，其栅极与所述第十六PMOS管(PM16)的栅极相连，所述第十七PMOS管(PM17)的漏极与所述第二十一PMOS管(PM21)和所述第二十二PMOS管(PM22)的源极均相连；所述第二十一PMOS管(PM21)的栅极与所述第三电阻(R3)的一端相连，其漏极与所述第十NMOS管(NM10)的漏极及栅极均相连；所述第十NMOS管(NM10)的源极和衬底接地(GND)；所述第二十二PMOS管(PM22)的栅极和漏极与所述第十一NMOS管(NM11)的漏极相连，所述第十一NMOS管(NM11)的栅极与所述第十NMOS管(NM10)栅极相连，其源极和衬底均接地(GND)；所述第十八PMOS管(PM18)的源极和衬底均接电源(VDD)，其栅极与所述第十六PMOS管(PM16)的栅极相连，其漏极与所述第二十三PMOS管(PM23)和所述第二十四PMOS管(PM24)的源极均相连；所述第二十三PMOS管(PM23)的栅极和漏极与所述第二十二PMOS管(PM22)的栅极相连；所述第十二的NMOS管(NM12)的漏极与所述第二十三的PMOS管(PM23)的漏极相连，其栅极与所述第十三NMOS管(NM13)的栅极和漏极均相连，其源极和衬底均接地(GND)；所述第十三NMOS管(NM13)漏极与所述第二十四PMOS管(PM24)的漏极相连，其源极和衬底均接地(GND)；所述第二十四PMOS管(PM24)的栅极与所述第五电阻(R5)的一端相连；所述第十九PMOS管(PM19)的源极和衬底均接电源(VDD)；所述第十九PMOS管(PM19)的栅极与所述运算放大器(A1)的输出端相连，其漏极与所述第十四NMOS管(NM14)的漏极相连；所述第十四NMOS管(NM14)的栅极与所述第十三NMOS管(NM13)的栅极相连，其源极和衬底均接地(GND)；所述第十五NMOS管(NM15)栅极和漏极与所述第十九PMOS管(PM19)的漏极相连，其源极和衬底均接地(GND)；所述第十六NMOS管(NM16)的栅极与所述第十五NMOS管(NM15)的栅极相连，其漏极与所述第二十PMOS管(PM20)的漏极和栅极均相连；所述第十六NMOS管(NM16)的源极和衬底均接地(GND)；所述第二十PMOS管(PM20)的源极和衬底均接电源(VDD)，其栅极和漏极与所述第二十五PMOS管(PM25)的栅极相连；所述第二十五PMOS管(PM25)的源极和衬底均接电源(VDD)且其漏极输出第二电流(I2)至所述电流叠加电路(104)。
6.根据权利要求2所述的三阶温度补偿CMOS带隙基准电压源(100)，其特征在于，三阶曲率电流产生电路(103)包括：第五PMOS管(PM5)、第六PMOS管(PM6)、第七PMOS管(PM7)、第八PMOS管(PM8)、第九PMOS管(PM9)、第十PMOS管(PM10)、第十一PMOS管(PM11)、第十二PMOS管(PM12)、第十三PMOS管(PM13)、第十四PMOS管(PM14)、第十五PMOS管(PM15)、第一NMOS管(NM1)、第二NMOS管(NM2)、第三NMOS管(NM3)、第四NMOS管(NM4)，第五NMOS管(NM5)、第六NMOS管(NM6)、第七NMOS管(NM7)、第八NMOS管(NM8)和第九NMOS管(NM9)；其中，
所述第五PMOS管(PM5)的源极和衬底均接电源(VDD)，其栅极与所述运算放大器(A1)的输出端相连，其漏极与所述第十PMOS管(PM10)和所述第十一PMOS管(PM11)的源极及衬底均相连；所述第十PMOS管(PM10)的栅极与所述第六电阻(R6)的一端相连，其漏极与所述第一NMOS管(NM1)的漏极和栅极均相连，其源极和衬底均接地(GND)；所述第十一PMOS管(PM11)的栅极与所述第三电阻(R3)的一端相连，其漏极与所述第二NMOS管(NM2)的栅极和漏极均相连；所述第二NMOS管(NM2)的源极和衬底均接地(GND)；所述第六PMOS管(PM6)的源极和衬底均接电源(VDD)，其栅极与所述运算放大器(A1)的输出端相连，其漏极与所述第十二PMOS管(PM12)和所述第十三PMOS管(PM13)的源极及衬底均相连；所述第十二PMOS管(PM12)的栅极与所述第三电阻(R3)的一端相连，其漏极与所述第三NMOS管(NM3)的漏极和栅极均相连；所述第三NMOS管(NM3)的源极和衬底均接地(GND)；所述第十三PMOS管(PM13)的栅极与所述第五电阻(R5)的一端相连，其漏极与所述第四NMOS管(NM4)的漏极和栅极均相连；所述第四NMOS管(NM4)的源极和衬底均接地(GND)；所述第七PMOS管(PM7)的源极和衬底均接电源(VDD)，其栅极与所述运算放大器(A1)的输出端相连，其漏极与所述第十四PMOS管(PM14)和所述第十五PMOS管(PM15)的源极及衬底均相连；所述第十四PMOS管(PM14)的栅极与所述第五电阻(R5)的一端相连，其漏极与所述第五NMOS管(NM5)的漏极和栅极均相连；所述第五NMOS管(NM5)的源极和衬底均接地(GND)；所述第十五PMOS管(PM15)的栅极与所述第四电阻(R4)的一端相连，其漏极和与所述第六NMOS管(NM6)的漏极和栅极均相连；所述第六NMOS管(NM6)的源极和衬底均接地(GND)；所述第八PMOS管(PM8)的源极和衬底均接电源(VDD)，其栅极和漏极相连；所述第七NMOS管(NM7)的漏极与所述第八PMOS管(PM8)的漏极相连，其栅极与所述第一NMOS管(NM1)的栅极相连，其源极和衬底均接地(GND)；所述第八NMOS管(NM8)的漏极与所述第八PMOS管(NP8)的漏极相连，其栅极与所述第三NMOS管(NM3)的栅极相连，其源极和衬底均接地(GND)；所述第九NMOS管(NM9)的漏极与所述第八PMOS管(PM8)的漏极相连，其栅极与所述第五NMOS管(NM5)的栅极相连，其源极和衬底均接地(GND)；所述第九PMOS管(PM9)的源极和衬底均接电源(VDD)，其栅极与所述第八NMOS管(NM8)的栅极相连，其漏极输出第三电流(I3)至所述电流叠加电路(104)。
7.根据权利要求1所述的三阶温度补偿CMOS带隙基准电压源(100)，其特征在于，所述电流叠加电路(104)包括：第七电阻(R7)、第八电阻(R8)和第九电阻(R9)及输出端(Vout)；其中，
所述第七电阻(R7)的一端接收所述一阶补偿基准电路(101)输出的第一电流(I1)，其另一端与所述第八电阻(R8)的一端相连；所述第八电阻(R8)的一端接收所述二阶曲率电流产生电路(102)输出的第二电流(I2)，其另一端与所述第九电阻(R9)的一端相连；所述第九电阻(R9)的一端接收所述三阶曲率电流产生电路(103)输出的第三电流(I3)，其另一端接地(GND)；所述输出端(Vout)与所述第七电阻(R7)的一端相连以输出所述参考电压(VREF)。
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