CN204440214U - 一种基于vbe线性化的低温漂带隙基准电压源 - Google Patents

Abstract

本实用新型公开一种基于VBE线性化的低温漂带隙基准电压源，电路包含PTAT电流产生电路，高阶补偿带隙基准电路，启动电路一和启动电路二。该基准电路由两个集电极电流温度特性不同的VBE之差构建非线性项，再与VBE叠加，抵消其中的非线性项，达到高阶补偿的效果。其零温度特性集电极电流是由两个VBE叠加再减去一个VBE的电压加在电阻R3两端产生的负温度系数电流和ΔVBE在电阻R1上产生的正温度系数电流相加而成，温度特性不受输出电压精度的影响，保证了高阶补偿的精度。与传统VBE线性化方法相比，该电路采用电压模输出VREF，避免了电流镜失配和输出电阻温度特性对补偿精度的影响，从而获得高精度零温度系数的基准电压，进而解决转换精度低等问题。

Description

一种基于VBE线性化的低温漂带隙基准电压源

技术领域

本实用新型涉及模拟电路技术领域，具体涉及一种基于VBE线性化的低温漂带隙基准电压源。

背景技术

带隙基准源是现代大规模集成电路中应用最广泛的一种基准源，广泛应用于数据转换系统、电源管理系统和存储器系统等。其基本原理是利用一个负温度系数的电压(通常是VBE，指晶体三极管基极B与发射极E之间的电压差)和一个正温度系数的电压(通常是△VBE，指两个VBE之差)相叠加，使它们的正负温度系数相抵消，从而实现低温度系数电压。

随着系统精度要求的提高，传统的一阶基准电压的温度系数已经对系统精度产生了制约。在现有技术中，通常采用高阶温度补偿技术实现较低温度系数的基准电压，所述的高阶温度补偿技术一般是利用额外高阶补偿电路产生非线性正温度系数电压与一阶基准电压叠加以实现低温度系数的基准电路。现有的高阶补偿技术有指数曲率补偿法，VBE线性化，分段线性化，和利用不同材料电阻温度系数不同来补偿的方法。指数温度补偿利用三极管的电流增益β随温度呈指数型变化的规律对基准电压做温度补偿，缺点是实际中β变化范围很大限制了补偿效果，另外其电源电压要求较高，一般在5V；VBE线性化方法利用两个集电极电流温度特性不同的VBE叠加产生的非线性电压分量来抵消VBE中的非线性项，其缺点是电路对电阻比值的精度要求高，且输出支路输出电阻的温度系数等会影响高阶补偿精度；分段线性补偿将整个温度范围分成若干段，在每个小段内，基准电压随温度的偏移量将大大减小，分出的段数越多，偏移量越小，从而有效的提高整个温度范围内的电压精度，其缺点是补偿电路结构复杂，增加芯片的面积和功耗；不同材料电阻法是利用两种具有不同温度系数的电阻做二次温度补偿，其缺点是受工艺影响大，且额外的一层电阻掩模版也增大了设计成本。

实用新型内容

为提高带隙基准电压源的精度，本实用新型提供了一种基于VBE线性化的低温漂带隙基准电压源，对传统VBE线性化技术基准电路结构做进一步的拓展和完善，目的在于避免电流镜失配和输出电阻温度特性对高阶补偿精度的影响。

为解决上述技术问题，本实用新型提供一种基于VBE线性化的低温漂带隙基准电压源，包括PTAT电流产生电路，高阶补偿带隙基准电路，启动电路一和启动电路二；

所述PTAT电流产生电路，用于产生所述高阶补偿带隙基准电路的偏置电压和PTAT电流；

所述高阶补偿带隙基准电路，通过具有不同温度特性的电流流经集电极的三极管基-射极电压VBE之差构建非线性项，再与VBE叠加，抵消其中的非线性项，输出高阶补偿的带隙基准电压；

所述的启动电路一，用于产生所述PTAT电流产生电路的启动电流，避免电路在上电后进入简并偏置点，当启动完成后，关断启动电流，降低电路功耗；

所述的启动电路二，用于产生所述高阶补偿带隙基准电路的启动电流，避免电路在上电后进入简并偏置点，当启动完成后，关断启动电流，降低电路功耗。

其中，所述PTAT电流产生电路包括运算放大器AMP1、PMOS管MP1、PMOS管MP2、PNP管Q0、PNP管Q1以及电阻R0；

所述PMOS管MP1和所述PMOS管MP2的源极接直流电源，栅极接所述运算放大器AMP1的输出端，所述PMOS管MP1的漏极连接所述运算放大器AMP1的负输入端，所述PMOS管MP2的漏极连接所述运算放大器AMP1的正输入端；所述电阻R0的一端连接所述运算放大器AMP1的正输入端，另一端接所述PNP管Q1的发射极；所述PNP管Q0的发射极连接所述运算放大器AMP1的负输入端，所述PNP管Q0和所述PNP管Q1的基极、集电极接地。

所述的高阶补偿带隙基准电路包括运算放大器AMP2、PMOS管MP3、PMOS管MP4、PMOS管MP5、PNP管Q2、PNP管Q3、PNP管Q4、PNP管Q5、电阻R1、电阻R2、电阻R3、电阻R4、电阻R10、NMOS管MN1、NMOS管MN2；

所述PMOS管MP3、所述PMOS管MP4和所述PMOS管MP5的源极接直流电源，栅极接所述运算放大器AMP1的输出端，所述PMOS管MP3的漏极连接所述PNP管Q2的发射极，所述PMOS管MP4的漏极连接所述PNP管Q3的发射极；所述PNP管Q3的基极连接所述PNP管Q2的发射极，所述PNP管Q3的集电极接地，所述PNP管Q2的基极、集电极接地；所述PMOS管MP5的漏极连接所述NMOS管MN2的漏极，所述NMOS管MN1、所述NMOS管MN2的栅极接所述NMOS管MN2的漏极，所述NMOS管MN1与所述NMOS管MN2的源极接地，所述NMOS管MN1的漏极接电阻R10的一端，所述电阻R10的另一端连接所述运算放大器AMP2的负输入端；电阻R3的一端连接所述PNP管Q3的发射极，所述电阻R3的另一端连接所述PNP管Q4的发射极，所述PNP管Q5的发射极连接所述运算放大器AMP2的正输入端，所述PNP管Q4与所述PNP管Q5的基极、集电极接地；所述电阻R1的一端连接所述PNP管Q4的发射极，另一端连接所述运算放大器AMP2的负输入端，所述电阻R4的一端连接所述运算放大器AMP2的负输入端，所述电阻R2的一端连接所述运算放大器AMP2的正输入端，所述电阻R4的另一端、所述电阻R2的另一端和所述运算放大器AMP2的输出端构成基准电压VREF的输出端。

所述启动电路一，包括PMOS管MP6、PMOS管MP7、NMOS管MN3、NMOS管MN4、NMOS管MN5；

所述PMOS管MP6和所述PMOS管MP7的源极接直流电源，所述PMOS管MP6的栅极接所述运算放大器AMP1的输出端，所述PMOS管MP7的栅极接地，所述PMOS管MP6的漏极连接所述NMOS管MN3的漏极，所述PMOS管MP7的漏极连接所述NMOS管MN4的漏极，所述NMOS管MN3和所述NMOS管MN4的栅极接所述NMOS管MN3的漏极，所述NMOS管MN3和所述NMOS管MN4的源极接地，所述NMOS管MN5的栅极连接所述NMOS管MN4的漏极，所述NMOS管MN5的漏极连接运算放大器AMP1的输出端，所述NMOS管MN5的源极接地。

所述启动电路二包括PMOS管MP8、PMOS管MP9，NMOS管MN6、NMOS管MN7、电阻R5；

所述PMOS管MP8和所述PMOS管MP9的源极接直流电源，所述PMOS管MP8和所述PMOS管MP9的栅极接运算放大器AMP1的输出端，所述PMOS管MP8的漏极连接所述NMOS管MN6的漏极，所述PMOS管MP9的漏极连接所述NMOS管MN7的漏极，所述NMOS管MN6的栅极连接所述NMOS管MN7的漏极，所述NMOS管MN6的源极接运算放大器AMP2的正输入端，所述NMOS管MN7的栅极连接运算放大器AMP2的输出端，所述NMOS管MN7的源极接电阻R5的一端，电阻R5的另一端接地。

所述三极管基的零温度特性集电极电流是由两个VBE叠加再减去一个VBE的电压加在电阻两端产生的负温度系数电流与三极管基-射极电压之差ΔVBE在电阻上产生的正温度系数电流相加而成，其温度特性不受输出支路电流镜失配和输出电阻温度特性的影响。

本实用新型所达到的有益技术效果：

1.整个电路使用同一类型电阻，减少掩模版数量，节约设计成本。

2.与传统VBE线性化方法相比，该电路采用电压模输出VREF，避免了电流镜失配和输出电阻温度特性对补偿精度的影响，从而获得高精度零温度系数的基准电压，进而解决转换精度低等问题。

3.整个基准电路温度系数低至1.097ppm，频率为1KHz时其电源抑制比(PSRR)可达82.3dB。

4.本发明的基准电压源电路采用寄生PNP管，可以在CMOS工艺下实现；电路中无工作在亚阈值区域的MOS管，调试简单，稳定性更高。

附图说明

图1本实用新型电路各部件及其连接电路图；

图2图1所示基准电路输出电压的温度特性图；

图3图1所示基准电路输出电压的电源抑制比特性图。

其中：1PTAT电流产生电路；2高阶补偿带隙基准电路；3启动电路一；4启动电路二。

具体实施方式

为了审查员能更好的了解本实用新型的技术特征、技术内容及其达到的技术效果，现将本实用新型的附图结合实施例进行更详细的说明。然而，所示附图，只是为了更好的说明本实用新型的技术方案，所以，请审查员不要就附图限制本实用新型的权利要求保护范围。

下面结合附图和实施例对本实用新型专利进一步说明。

如图1所示，本实用新型提供一种基于VBE线性化的低温漂带隙基准电压源，包括PTAT电流产生电路，高阶补偿带隙基准电路，启动电路一和启动电路二；

所述PTAT电流产生电路，用于产生所述高阶补偿带隙基准电路的偏置电压和PTAT电流；

所述高阶补偿带隙基准电路，通过具有不同温度特性的电流流经集电极的三极管基-射极电压VBE之差构建非线性项，再与VBE叠加，抵消其中的非线性项，输出高阶补偿的带隙基准电压；

所述的启动电路一，用于产生所述PTAT电流产生电路的启动电流，避免电路在上电后进入简并偏置点，当启动完成后，关断启动电流，降低电路功耗；

所述的启动电路二，用于产生所述高阶补偿带隙基准电路的启动电流，避免电路在上电后进入简并偏置点，当启动完成后，关断启动电流，降低电路功耗。

其中，所述PTAT电流产生电路包括运算放大器AMP1、PMOS管MP1、PMOS管MP2、PNP管Q0、PNP管Q1以及电阻R0；

所述PMOS管MP1和所述PMOS管MP2的源极接直流电源，栅极接所述运算放大器AMP1的输出端，所述PMOS管MP1的漏极连接所述运算放大器AMP1的负输入端，所述PMOS管MP2的漏极连接所述运算放大器AMP1的正输入端；所述电阻R0的一端连接所述运算放大器AMP1的正输入端，另一端接所述PNP管Q1的发射极；所述PNP管Q0的发射极连接所述运算放大器AMP1的负输入端，所述PNP管Q0和所述PNP管Q1的基极、集电极接地。

所述的高阶补偿带隙基准电路包括运算放大器AMP2、PMOS管MP3、PMOS管MP4、PMOS管MP5、PNP管Q2、PNP管Q3、PNP管Q4、PNP管Q5、电阻R1、电阻R2、电阻R3、电阻R4、电阻R10、NMOS管MN1、NMOS管MN2；

所述PMOS管MP3、所述PMOS管MP4和所述PMOS管MP5的源极接直流电源，栅极接所述运算放大器AMP1的输出端，所述PMOS管MP3的漏极连接所述PNP管Q2的发射极，所述PMOS管MP4的漏极连接所述PNP管Q3的发射极；所述PNP管Q3的基极连接所述PNP管Q2的发射极，所述PNP管Q3的集电极接地，所述PNP管Q2的基极、集电极接地；所述PMOS管MP5的漏极连接所述NMOS管MN2的漏极，所述NMOS管MN1、所述NMOS管MN2的栅极接所述NMOS管MN2的漏极，所述NMOS管MN1与所述NMOS管MN2的源极接地，所述NMOS管MN1的漏极接电阻R10的一端，所述电阻R10的另一端连接所述运算放大器AMP2的负输入端；电阻R3的一端连接所述PNP管Q3的发射极，所述电阻R3的另一端连接所述PNP管Q4的发射极，所述PNP管Q5的发射极连接所述运算放大器AMP2的正输入端，所述PNP管Q4与所述PNP管Q5的基极、集电极接地；所述电阻R1的一端连接所述PNP管Q4的发射极，另一端连接所述运算放大器AMP2的负输入端，所述电阻R4的一端连接所述运算放大器AMP2的负输入端，所述电阻R2的一端连接所述运算放大器AMP2的正输入端，所述电阻R4的另一端、所述电阻R2的另一端和所述运算放大器AMP2的输出端构成基准电压VREF的输出端。

所述启动电路一，包括PMOS管MP6、PMOS管MP7、NMOS管MN3、NMOS管MN4、NMOS管MN5；

所述PMOS管MP6和所述PMOS管MP7的源极接直流电源，所述PMOS管MP6的栅极接所述运算放大器AMP1的输出端，所述PMOS管MP7的栅极接地，所述PMOS管MP6的漏极连接所述NMOS管MN3的漏极，所述PMOS管MP7的漏极连接所述NMOS管MN4的漏极，所述NMOS管MN3和所述NMOS管MN4的栅极接所述NMOS管MN3的漏极，所述NMOS管MN3和所述NMOS管MN4的源极接地，所述NMOS管MN5的栅极连接所述NMOS管MN4的漏极，所述NMOS管MN5的漏极连接运算放大器AMP1的输出端，所述NMOS管MN5的源极接地。

所述启动电路二包括PMOS管MP8、PMOS管MP9，NMOS管MN6、NMOS管MN7、电阻R5；

所述PMOS管MP8和所述PMOS管MP9的源极接直流电源，所述PMOS管MP8和所述PMOS管MP9的栅极接运算放大器AMP1的输出端，所述PMOS管MP8的漏极连接所述NMOS管MN6的漏极，所述PMOS管MP9的漏极连接所述NMOS管MN7的漏极，所述NMOS管MN6的栅极连接所述NMOS管MN7的漏极，所述NMOS管MN6的源极接运算放大器AMP2的正输入端，所述NMOS管MN7的栅极连接运算放大器AMP2的输出端，所述NMOS管MN7的源极接电阻R5的一端，电阻R5的另一端接地。

所述三极管基的零温度特性集电极电流是由两个VBE叠加再减去一个VBE的电压加在电阻两端产生的负温度系数电流与三极管基-射极电压之差ΔVBE在电阻上产生的正温度系数电流相加而成，其温度特性不受输出支路电流镜失配和输出电阻温度特性的影响。

本实用新型的工作原理分析如下：

VBE的具体表达式如下：

$V_{\mathrm{BE}}=V_G\left(T_0\right)+[V_{\mathrm{BE}}\left(T_0\right)-V_G\left(T_0\right)]\left(\frac{T}{T_0}\right)-(\mathrm{\η}-\mathrm{\α})\left(\frac{\mathrm{KT}}{q}\right)\ln \left(\frac{T}{T_0}\right)---\left(1\right)$

式(1)中，VG(T₀)是硅在绝对零度T₀时的带隙电压，k是玻尔兹曼常数，q为电子电荷，η是与三极管结构相关的温度常数，由工艺决定，约为3.2。T₀是参考温度，α的值则是由流过三极管集电极电流的性质决定的，若流经三极管集电极的为正温度电流，则α＝1，若流经三极管集电极的为零温度电流，则α＝0。

含TlnT的非线性项一般采用一个正温度电流偏置的三极管VBE1和一个零温度电流偏置的三极管VBE2作差来获得：

$V_{\mathrm{BE}1}=V_G\left(T_0\right)+[V_{\mathrm{BE}1}\left(T_0\right)-V_G\left(T_0\right)]\left(\frac{T}{T_0}\right)-(\mathrm{\η}-1)\left(\frac{\mathrm{KT}}{q}\right)\ln \left(\frac{T}{T_0}\right)---\left(2\right)$

$V_{\mathrm{BE}2}=V_G\left(T_0\right)+[V_{\mathrm{BE}2}\left(T_0\right)-V_G\left(T_0\right)]\left(\frac{T}{T_0}\right)-(\mathrm{\η}-0)\left(\frac{\mathrm{KT}}{q}\right)\ln \left(\frac{T}{T_0}\right)---\left(3\right)$

式(2)减式(3)可得：

$\mathrm{\Δ}{V}_{\mathrm{BE}}=V_{\mathrm{BE}1}-V_{\mathrm{BE}2}=[V_{\mathrm{BE}1}\left(T_0\right)-V_{\mathrm{BE}2}\left(T_0\right)]\left(\frac{T}{T_0}\right)+\left(\frac{\mathrm{KT}}{q}\right)\ln \left(\frac{T}{T_0}\right)---\left(4\right)$

即获得了含TlnT的非线性项。

图1中电阻R3上流经的电流I3可表示为式(5)，为负温度电流；由于运放的两输入端电压相等，电阻R1上的电流I1则可用式(6)表示，为正温度电流，PNP管Q4上的电路IQ4＝I1+I3，在适当的电阻值和电流比例时，可使PNP管Q4上流经零温度电流。而电阻R2上的电流I2则可用式(7)表示，易知流经PNP管Q5的为正温度电流。

下文所述的V_BEn，n代表自然数，表示图1中晶体三极管Qn的基极B与发射极E的电压差，而V_EBn，表示图1中晶体三及管Qn的发射极压E与基极B的电压差。

$\begin{array}{c}I3=\frac{V_{\mathrm{BE}3}+V_{\mathrm{BE}2}-V_{\mathrm{BE}4}}{R3}\\ =\frac{V_G\left(T_0\right)+[V_{\mathrm{EB}2}\left(T_0\right)+V_{\mathrm{EB}3}\left(T_0\right)-V_{\mathrm{EB}4}\left(T_0\right)-V_G\left(T_0\right)]\left(\frac{T}{T_0}\right)+(\mathrm{\η}-2)\left(\frac{\mathrm{KT}}{q}\right)\ln \left(\frac{T}{T_0}\right)}{R3}\end{array}---\left(5\right)$

$I1=\frac{V_{\mathrm{EB}5}-V_{\mathrm{EB}4}}{R1}=\frac{[V_{\mathrm{EB}5}\left(T_0\right)-V_{\mathrm{EB}4}\left(T_0\right)]\left(\frac{T}{T_0}\right)+\left(\frac{\mathrm{KT}}{q}\right)\ln \left(\frac{T}{T_0}\right)}{R1}---\left(6\right)$

$I2=\frac{\mathrm{VREF}-V_{\mathrm{EB}5}}{R2}$

由式(4)可知，R1两端的电压可表示为：

$\mathrm{\Δ}{V}_{\mathrm{BE}}=V_{\mathrm{EB}5}-V_{\mathrm{EB}4}=[V_{\mathrm{EB}5}\left(T_0\right)-V_{\mathrm{EB}4}\left(T_0\right)]\left(\frac{T}{T_0}\right)+\left(\frac{\mathrm{KT}}{q}\right)\ln \left(\frac{T}{T_0}\right)=I1*R1---\left(8\right)$

又因为电阻R0上的电流I0＝V_T*lnN/R0，电阻R4上的电流I4＝I1+I10，取PNP管Q1，PNP管Q0集电极电流之比为N，PMOS管MP5与PMOS管MP2的个数比为a，[VBE5(T0)–VBE4(T0)]的值在PNP管Q4和PNP管Q5集电极电流确定时为常数，令其值等于b，则可得到带隙电压输出：

$\begin{array}{c}{V}_{\mathrm{REF}}=V_{\mathrm{EB}5}+I4*R4=V_{\mathrm{EB}5}+I10*R4+I1*R4\\ =V_{\mathrm{EB}5}+a\frac{R4}{R0}\left(\frac{\mathrm{KT}}{q}\right)\ln N+b\frac{R4}{R1}\left(\frac{T}{T_0}\right)+\frac{R4}{R1}\left(\frac{\mathrm{KT}}{q}\right)\ln \left(\frac{T}{T_0}\right)\end{array}---\left(9\right)$

联立式(2)和(9)，只需将R4/R1取为η-1则可消去高阶项，达到高阶补偿的效果，适当调节电阻R0，R1，R4和a的值，即获得高精度的零温度系数电压。

通过0.18μm CMOS工艺对图1所示电路进行仿真，得到的基准电压输出波形如图2所示，在电源电压为3.3V，温度从-40℃变化至125℃时，输出电压变化仅0.21mV，对应的温度系数TC为

$\mathrm{TC}=\left[\frac{{\mathrm{VREF}}_{\mathrm{MAX}}-{\mathrm{VREF}}_{\mathrm{MIN}}}{{\mathrm{VREF}}_{\mathrm{AVERAGE}}*(T_{\mathrm{MAX}}-T_{\mathrm{MIN}})}\right]*{10}^6=\frac{{0.21*10}^{-3}}{1.16041*165}=1.097\mathrm{ppm}---\left(10\right)$

图3是电源抑制比仿真曲线，频率为1KHz时其电源抑制比(PSRR)可达82.3dB。

图2和图3说明采用本发明设计基于VBE线性化的低温漂带隙基准电路，能够输出高精度的基准电压，并且低频时电源抑制比较高，充分证明了本发明所提出的上述方案是可行的，有较好的实际应用意义。

以上已以较佳实施例公布了本实用新型，然其并非用以限制本实用新型，凡采取等同替换或等效变换的方案所获得的技术方案，均落在本实用新型的保护范围内。

Claims (5)

1.一种基于VBE线性化的低温漂带隙基准电压源，其特征在于：包括PTAT电流产生电路，高阶补偿带隙基准电路，启动电路一和启动电路二；

所述PTAT电流产生电路，用于产生所述高阶补偿带隙基准电路的偏置电压和PTAT电流；

所述高阶补偿带隙基准电路，通过具有不同温度特性的电流流经集电极的三极管基-射极电压VBE之差构建非线性项，再与VBE叠加，抵消其中的非线性项，输出高阶补偿的带隙基准电压；

所述的启动电路一，用于产生所述PTAT电流产生电路的启动电流，避免电路在上电后进入简并偏置点，当启动完成后，关断启动电流，降低电路功耗；

所述的启动电路二，用于产生所述高阶补偿带隙基准电路的启动电流，避免电路在上电后进入简并偏置点，当启动完成后，关断启动电流，降低电路功耗。

2.根据权利要求1所述的基于VBE线性化的低温漂带隙基准电压源，其特征在于：所述PTAT电流产生电路包括运算放大器AMP1、PMOS管MP1、PMOS管MP2、PNP管Q0、PNP管Q1以及电阻R0；

所述PMOS管MP1和所述PMOS管MP2的源极接直流电源，栅极接所述运算放大器AMP1的输出端，所述PMOS管MP1的漏极连 接所述运算放大器AMP1的负输入端，所述PMOS管MP2的漏极连接所述运算放大器AMP1的正输入端；所述电阻R0的一端连接所述运算放大器AMP1的正输入端，另一端接所述PNP管Q1的发射极；所述PNP管Q0的发射极连接所述运算放大器AMP1的负输入端，所述PNP管Q0和所述PNP管Q1的基极、集电极接地。

3.根据权利要求1所述的基于VBE线性化的低温漂带隙基准电压源，其特征在于：所述的高阶补偿带隙基准电路包括运算放大器AMP2、PMOS管MP3、PMOS管MP4、PMOS管MP5、PNP管Q2、PNP管Q3、PNP管Q4、PNP管Q5、电阻R1、电阻R2、电阻R3、电阻R4、电阻R10、NMOS管MN1、NMOS管MN2；

所述PMOS管MP3、所述PMOS管MP4和所述PMOS管MP5的源极接直流电源，栅极接所述运算放大器AMP1的输出端，所述PMOS管MP3的漏极连接所述PNP管Q2的发射极，所述PMOS管MP4的漏极连接所述PNP管Q3的发射极；所述PNP管Q3的基极连接所述PNP管Q2的发射极，所述PNP管Q3的集电极接地，所述PNP管Q2的基极、集电极接地；所述PMOS管MP5的漏极连接所述NMOS管MN2的漏极，所述NMOS管MN1、所述NMOS管MN2的栅极接所述NMOS管MN2的漏极，所述NMOS管MN1与所述NMOS管MN2的源极接地，所述NMOS管MN1的漏极接电阻R10的一端，所述电阻R10的另一端连接所述运算放大器AMP2的负输入端；电阻R3的一端连接所述PNP管Q3的发射极，所述电阻R3的另一端连接所述PNP管Q4的发射极，所述PNP管Q5的发射极连 接所述运算放大器AMP2的正输入端，所述PNP管Q4与所述PNP管Q5的基极、集电极接地；所述电阻R1的一端连接所述PNP管Q4的发射极，另一端连接所述运算放大器AMP2的负输入端，所述电阻R4的一端连接所述运算放大器AMP2的负输入端，所述电阻R2的一端连接所述运算放大器AMP2的正输入端，所述电阻R4的另一端、所述电阻R2的另一端和所述运算放大器AMP2的输出端构成基准电压VREF的输出端。

4.根据权利要求1所述的基于VBE线性化的低温漂带隙基准电压源，其特征在于：所述启动电路一，包括PMOS管MP6、PMOS管MP7、NMOS管MN3、NMOS管MN4、NMOS管MN5；

所述PMOS管MP6和所述PMOS管MP7的源极接直流电源，所述PMOS管MP6的栅极接运算放大器AMP1的输出端，所述PMOS管MP7的栅极接地，所述PMOS管MP6的漏极连接所述NMOS管MN3的漏极，所述PMOS管MP7的漏极连接所述NMOS管MN4的漏极，所述NMOS管MN3和所述NMOS管MN4的栅极接所述NMOS管MN3的漏极，所述NMOS管MN3和所述NMOS管MN4的源极接地，所述NMOS管MN5的栅极连接所述NMOS管MN4的漏极，所述NMOS管MN5的漏极连接运算放大器AMP1的输出端，所述NMOS管MN5的源极接地。

5.根据权利要求1所述的基于VBE线性化的低温漂带隙基准电压源，其特征在于：所述启动电路二包括PMOS管MP8、PMOS管MP9，NMOS管MN6、NMOS管MN7、电阻R5；

所述PMOS管MP8和所述PMOS管MP9的源极接直流电源，所述PMOS管MP8和所述PMOS管MP9的栅极接运算放大器AMP1的输出端，所述PMOS管MP8的漏极连接所述NMOS管MN6的漏极，所述PMOS管MP9的漏极连接所述NMOS管MN7的漏极，所述NMOS管MN6的栅极连接所述NMOS管MN7的漏极，所述NMOS管MN6的源极接运算放大器AMP2的正输入端，所述NMOS管MN7的栅极连接运算放大器AMP2的输出端，所述NMOS管MN7的源极接电阻R5的一端，电阻R5的另一端接地。