CN115599155B - 带隙基准电路 - Google Patents

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CN115599155B CN202211547513.5A CN202211547513A CN115599155B CN 115599155 B CN115599155 B CN 115599155B CN 202211547513 A CN202211547513 A CN 202211547513A CN 115599155 B CN115599155 B CN 115599155B
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李海波
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Abstract

本申请适用于电力电子技术领域，提供了一种带隙基准电路，包括第一电流产生模块、第一电压产生模块、钳位模块和基准电压产生模块；第一电压产生模块分别与第一电流产生模块和钳位模块电连接，钳位模块与基准电压产生模块电连接。第一电流产生模块根据电源模块提供的电源电压产生第一电流信号，并将第一电流信号传输至第一电压产生模块；第一电压产生模块根据第一电流信号产生第一电压信号，并将第一电压信号传输至钳位模块；钳位模块根据第一电压信号产生钳位电压信号，并将钳位电压信号传输至基准电压产生模块；基准电压产生模块根据钳位电压信号产生基准电压信号。本申请解决了现有的带隙基准电路输出的基准电压信号随电源电压变化较大的问题。

Description

带隙基准电路
技术领域
本申请属于电力电子技术领域，尤其涉及一种带隙基准电路。
背景技术
带隙基准电路是模拟集成电路的重要部分，被广泛应用于几乎所有集成电路中。随着集成电路产业的不断发展，高性能集成系统对带隙基准电路提出了更高的要求。现有的带隙基准电路根据电源模块提供的电源电压产生基准电压信号，其产生的基准电压信号随电源电压变化较大，无法满足高性能集成系统的要求。
发明内容
本申请实施例提供了一种带隙基准电路，可以解决现有的带隙基准电路输出的基准电压信号随电源电压变化较大的问题。
本申请实施例提供了一种带隙基准电路，包括第一电流产生模块、第一电压产生模块、钳位模块和基准电压产生模块；所述第一电压产生模块分别与所述第一电流产生模块和所述钳位模块电连接，所述钳位模块与所述基准电压产生模块电连接，所述第一电流产生模块、所述第一电压产生模块、所述钳位模块和所述基准电压产生模块均用于与电源模块电连接；
所述第一电流产生模块用于根据所述电源模块提供的电源电压产生第一电流信号，并将所述第一电流信号传输至所述第一电压产生模块；所述第一电压产生模块用于根据所述第一电流信号产生第一电压信号，并将所述第一电压信号传输至所述钳位模块；所述钳位模块用于根据所述第一电压信号产生钳位电压信号，并将所述钳位电压信号传输至所述基准电压产生模块；所述基准电压产生模块用于根据所述钳位电压信号产生基准电压信号。
一种可能的实现方式中，所述第一电流产生模块包括第一开关管；所述第一开关管的第一导通端用于与所述电源模块的正极电连接，所述第一开关管的控制端分别与所述第一开关管的第二导通端、所述第一电压产生模块和所述钳位模块电连接。
一种可能的实现方式中，所述第一开关管为本征NMOS晶体管。
一种可能的实现方式中，所述第一电压产生模块包括第二开关管和第三开关管；所述第二开关管的第一导通端分别与所述第一电流产生模块、所述钳位模块和所述第二开关管的控制端电连接，所述第二开关管的第二导通端分别与所述第三开关管的第一导通端和所述第三开关管的控制端电连接，所述第三开关管的第二导通端与所述电源模块的负极电连接，所述电源模块的负极接地。
一种可能的实现方式中，所述钳位模块包括第四开关管；所述第四开关管的控制端分别与所述第一电流产生模块和所述第一电压产生模块电连接，所述第四开关管的第一导通端用于与所述电源模块的正极电连接，所述第四开关管的第二导通端与所述基准电压产生模块电连接。
一种可能的实现方式中，所述第四开关管为本征NMOS晶体管。
一种可能的实现方式中，所述基准电压产生模块包括第二电流产生单元和基准电压产生单元；所述第二电流产生单元分别与所述钳位模块和所述基准电压产生单元电连接，所述基准电压产生单元用于与所述电源模块电连接；
所述第二电流产生单元用于根据所述钳位电压信号产生第二电流信号，并将所述第二电流信号传输至所述基准电压产生单元；所述基准电压产生单元用于根据所述第二电流信号产生所述基准电压信号。
一种可能的实现方式中，所述第二电流产生单元包括第五开关管；所述第五开关管的第一导通端与所述钳位模块电连接，所述第五开关管的控制端分别与所述第五开关管的第二导通端和所述基准电压产生单元电连接。
一种可能的实现方式中，所述第五开关管为本征NMOS晶体管。
一种可能的实现方式中，所述基准电压产生单元包括第六开关管；所述第六开关管的控制端分别与所述第六开关管的第一导通端和所述第二电流产生单元电连接，所述第六开关管的第二导通端用于与所述电源模块的负极电连接，所述电源模块的负极接地。
本申请实施例与现有技术相比存在的有益效果是：
本申请实施例提供了一种带隙基准电路，包括第一电流产生模块、第一电压产生模块、钳位模块和基准电压产生模块。第一电压产生模块分别与第一电流产生模块和钳位模块电连接，钳位模块与基准电压产生模块电连接，第一电流产生模块、第一电压产生模块、钳位模块和基准电压生产生模块均用于与电源模块电连接。其中：第一电流产生模块用于根据电源模块提供的电源电压产生第一电流信号，并将第一电流信号传输至第一电压产生模块。第一电压产生模块用于根据第一电流信号产生第一电压信号，并将第一电压信号传输至钳位模块。钳位模块用于根据第一电压信号产生钳位电压信号，并将钳位电压信号传输至基准电压产生模块。基准电压产生模块用于根据钳位电压信号产生基准电压信号。由上可知，本申请实施例提供的带隙基准电路在基准电压产生模块之前设置了钳位模块，通过钳位模块产生了一个相对稳定的钳位电压信号，钳位电压信号随电源电压变化很小，基准电压产生模块根据钳位电压信号产生基准电压信号，基准电压信号随电源电压变化更小，解决了现有的带隙基准电路输出的基准电压信号随电源电压变化较大的问题。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是现有的带隙基准电路的电路连接示意图；
图2是本申请一实施例提供的带隙基准电路的结构示意图；
图3是本申请一实施例提供的带隙基准电路的电路连接示意图；
图4是本申请另一实施例提供的带隙基准电路的电路连接示意图。
图中：100、第一电流产生模块；200、第一电压产生模块；300、钳位模块；400、基准电压产生模块；401、第二电流产生单元；402、基准电压产生单元；500、电源模块。
具体实施方式
以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、技术之类的具体细节，以便透彻理解本申请实施例。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本申请。在其它情况中，省略对众所周知的系统、装置、电路以及方法的详细说明，以免不必要的细节妨碍本申请的描述。
应当理解，当在本申请说明书和所附权利要求书中使用时，术语“包括”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。
还应当理解，在本申请说明书和所附权利要求书中使用的术语“和/或”是指相关联列出的项中的一个或多个的任何组合以及所有可能组合，并且包括这些组合。
如在本申请说明书和所附权利要求书中所使用的那样，术语“如果”可以依据上下文被解释为“当…时”或“一旦”或“响应于确定”或“响应于检测到”。类似地，短语“如果确定”或“如果检测到[所描述条件或事件]”可以依据上下文被解释为意指“一旦确定”或“响应于确定”或“一旦检测到[所描述条件或事件]”或“响应于检测到[所描述条件或事件]”。
另外，在本申请说明书和所附权利要求书的描述中，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
在本申请说明书中描述的参考“一个实施例”或“一些实施例”等意味着在本申请的一个或多个实施例中包括结合该实施例描述的特定特征、结构或特点。由此，在本说明书中的不同之处出现的语句“在一个实施例中”、“在一些实施例中”、“在其他一些实施例中”、“在另外一些实施例中”等不是必然都参考相同的实施例，而是意味着“一个或多个但不是所有的实施例”，除非是以其他方式另外特别强调。术语“包括”、“包含”、“具有”及它们的变形都意味着“包括但不限于”，除非是以其他方式另外特别强调。
带隙基准电路作为模拟集成电路的重要部分，随着集成电路产业的不断发展，高性能集成系统对带隙基准电路的精度、温漂和电源抑制比等性能提出了更高的要求，同时低功耗、低成本在实际应用中也是十分必要的。
当前现有技术中的带隙基准电路采用运算放大器结构或者共源共栅结构来稳定输出的基准电压信号以改善电源抑制比，但具有功耗高、芯片面积大的缺点，而且运算放大器的噪声和速度也会影响基准电压信号。
如图1所示，现有的带隙基准电路仅采用开关管M01和开关管M02，根据电源模块 500提供的电源电压
Figure 210659DEST_PATH_IMAGE001
输出基准电压信号
Figure 658958DEST_PATH_IMAGE002
，其中开关管M01为本征NMOS晶体管，开关管 M02为NMOS晶体管。开关管M01的栅极和源极电连接，由于本征NMOS管的阈值电压为负电压， 故开关管M01饱和导通，开关管M01在饱和区产生的电流用
Figure 173116DEST_PATH_IMAGE003
表示，其中
Figure 99484DEST_PATH_IMAGE004
，
Figure 195747DEST_PATH_IMAGE005
表示开关管M01的电子迁移率，为一常数，
Figure 814947DEST_PATH_IMAGE006
表示开关 管M01的栅极氧化层电容，为一常数，
Figure 613139DEST_PATH_IMAGE007
表示开关管M01的宽，
Figure 546460DEST_PATH_IMAGE008
表示开关管M01的长，
Figure 12076DEST_PATH_IMAGE009
表示开关管M01的阈值电压。由上式可见，开关管M01产生的电流由开关管M01的宽长比决 定。开关管M02的栅极和漏极电连接，相当于二极管的连接方式，因为其阈值电压
Figure 287331DEST_PATH_IMAGE010
大于 0，所以
Figure 776081DEST_PATH_IMAGE011
，
Figure 309830DEST_PATH_IMAGE012
表示开关管M02的漏极与源极之间的电压，
Figure 364374DEST_PATH_IMAGE013
表示开关 管M02的栅极与源极之间的电压。由上可知，开关管M02处于饱和导通，开关管M01产生的电 流流过开关管M02，开关管M02在饱和区的电流用
Figure 325377DEST_PATH_IMAGE014
表示，其中
Figure 848893DEST_PATH_IMAGE015
，
Figure 655175DEST_PATH_IMAGE016
表示开关管M02的电子迁移率，为一常数，
Figure 33067DEST_PATH_IMAGE017
表 示开关管M02的栅极氧化层电容，为一常数，
Figure 899392DEST_PATH_IMAGE018
表示开关管M02的宽，
Figure 425051DEST_PATH_IMAGE019
表示开关管M02的 长，
Figure 776967DEST_PATH_IMAGE010
表示开关管M02的阈值电压，
Figure 806103DEST_PATH_IMAGE002
表示现有的带隙基准电路输出的基准电压信号。 则有等式
Figure 312171DEST_PATH_IMAGE020
，也可以表示为：
Figure 59547DEST_PATH_IMAGE021
=
Figure 676473DEST_PATH_IMAGE022
， 则可以得到
Figure 825695DEST_PATH_IMAGE023
。从上可知，基准电压信号
Figure 50134DEST_PATH_IMAGE002
仅与开关管M01和开 关管M02的尺寸和工艺有关。为了探究基准电压信号
Figure 222489DEST_PATH_IMAGE002
是否和电流
Figure 439844DEST_PATH_IMAGE003
有关，把开关管M01 的宽控制在5um，对开关管M01的宽长比进行不断的修改，并把开关管M02的宽控制在5um，通 过改变开关管M02的长得到零温度系数的基准电压信号
Figure 443572DEST_PATH_IMAGE002
，具体数据如表1所示，
表1 现有的带隙基准电路的数据表
Figure 822601DEST_PATH_IMAGE024
根据表1可知，基准电压信号
Figure 29722DEST_PATH_IMAGE002
基本不受电流
Figure 785189DEST_PATH_IMAGE003
的影响，较小的电流即可保证较 为稳定的基准电压信号
Figure 643423DEST_PATH_IMAGE002
。因此选择较小的电流可以使电路产生较低的功耗，且通过限 定开关管的宽长比可以得到零温度系数的基准电压信号，同时电路整体面积小，电源抑制 比较高，基本满足了高性能集成系统对带隙基准电路的设计要求。但是由于开关管M01和开 关管M02存在沟道调制效应，所以电流
Figure 458933DEST_PATH_IMAGE003
和电流
Figure 153350DEST_PATH_IMAGE014
都需要分别乘上
Figure 712507DEST_PATH_IMAGE025
，其中
Figure 628511DEST_PATH_IMAGE026
为沟道 调制系数，所以会有等式
Figure 349342DEST_PATH_IMAGE027
=
Figure 45903DEST_PATH_IMAGE028
，从上述等式可以看出，基准 电压信号
Figure 890975DEST_PATH_IMAGE002
与电源模块500提供的电源电压
Figure 723801DEST_PATH_IMAGE001
有关。因此现有的带隙基准电路输出的基 准电压信号
Figure 818796DEST_PATH_IMAGE002
随电源电压
Figure 2653DEST_PATH_IMAGE001
变化较大，电源抑制比不够理想。
需要说明的是，本征NMOS晶体管属于本征半导体，本征半导体一般是指其导电能力主要由材料的本征激发决定的纯净半导体。
由此，针对现有的带隙基准电路输出的基准电压信号随电源电压变化较大的问题，本申请实施例提出了一种带隙基准电路，如图2所示，带隙基准电路包括：第一电流产生模块100、第一电压产生模块200、钳位模块300和基准电压产生模块400。第一电压产生模块200分别与第一电流产生模块100和钳位模块300电连接，钳位模块300与基准电压产生模块400电连接。第一电流产生模块100、第一电压产生模块200、钳位模块300和基准电压产生模块400均用于与电源模块500电连接。
具体的，第一电流产生模块100用于根据电源模块500提供的电源电压产生第一电流信号，并将第一电流信号传输至第一电压产生模块200。第一电压产生模块200用于根据第一电流信号产生第一电压信号，并将第一电压信号传输至钳位模块300。钳位模块300用于根据第一电压信号产生钳位电压信号，并将钳位电压信号传输至基准电压产生模块400。基准电压产生模块400用于根据钳位电压信号产生基准电压信号。
由上可知，本申请实施例提供的带隙基准电路在基准电压产生模块400之前设置了钳位模块300，通过钳位模块300产生了一个相对稳定的钳位电压信号，钳位电压信号随电源电压变化很小，基准电压产生模块400根据钳位电压信号产生基准电压信号，基准电压信号随电源电压变化更小，电源抑制比更高，解决了现有的带隙基准电路输出的基准电压信号随电源电压变化较大的问题。
如图3所示，第一电流产生模块100包括第一开关管M1。第一开关管M1的第一导通 端用于与电源模块500的正极电连接，接收电源模块500提供的电源电压
Figure 106875DEST_PATH_IMAGE001
，第一开关管M1 的控制端分别与第一开关管M1的第二导通端、第一电压产生模块200和钳位模块300电连 接。
示例性的，第一开关管M1为本征NMOS晶体管，第一开关管M1的控制端为本征NMOS晶体管的栅极，第一开关管M1的第一导通端为本征NMOS晶体管的漏极，第二开关管M1的第二导通端为本征NMOS晶体管的源极。
具体的，第一开关管M1的栅极和源极电连接，由于第一开关管M1为本征NMOS晶体 管且本征NMOS晶体管的阈值电压为负电压，故第一开关管M1饱和导通，第一开关管M1在饱 和区产生的电流用
Figure 528629DEST_PATH_IMAGE029
表示，
Figure 607575DEST_PATH_IMAGE030
，
Figure 544307DEST_PATH_IMAGE031
表示第一开关管M1的电子迁移率， 为一常数，
Figure 452220DEST_PATH_IMAGE032
表示第一开关管M1的栅极氧化层电容，为一常数，
Figure 541530DEST_PATH_IMAGE033
表示第一开关管M1的 宽，
Figure 243907DEST_PATH_IMAGE034
表示第一开关管M1的长，
Figure 871197DEST_PATH_IMAGE035
表示第一开关管M1的阈值电压。由上式可知，第一开关 管M1产生的电流由第一开关管M1的宽长比决定。
如图3所示，第一电压产生模块200包括第二开关管M2和第三开关管M3。第二开关管M2的第一导通端分别与第一电流产生模块100、钳位模块300和第二开关管M2的控制端电连接，第二开关管M2的第二导通端分别与第三开关管M3的第一导通端和第三开关管M3的控制端电连接，第三开关管M3的第二导通端与电源模块500的负极电连接，电源模块500的负极接地。其中第二开关管M2的第一导通端分别与第一电流产生模块100中的第一开关管M1的控制端和第一开关管M1的第二导通端、钳位模块300和第二开关管M2的控制端电连接。
示例性的，第二开关管M2和第三开关管M3均为NMOS晶体管。第二开关管M2的控制端为NMOS晶体管的栅极，第二开关管M2的第一导通端为NMOS晶体管的漏极，第二开关管M2的第二导通端为NMOS晶体管的源极。第三开关管M3的控制端为NMOS晶体管的栅极，第三开关管M3的第一导通端为NMOS晶体管的漏极，第三开关管M3的第二导通端为NMOS晶体管的源极。
具体的，第二开关管M2的栅极与漏极电连接，相当于二极管的连接方式，第三开关 管M3的栅极与漏极电连接，也相当于二极管的连接方式，且第三开关管M3的阈值电压
Figure 113960DEST_PATH_IMAGE036
大于0，所以
Figure 510306DEST_PATH_IMAGE037
，
Figure 931054DEST_PATH_IMAGE038
表示第三开关管M3的漏极与源极之间的电压，
Figure 45641DEST_PATH_IMAGE039
表示 第三开关管M3的栅极与源极之间的电压。由上可知第三开关管M3饱和导通，同时第二开关 管M2也饱和导通，第一开关管M1产生的电流流过第三开关管M3，第三开关管M3在饱和区的 电流用
Figure 92094DEST_PATH_IMAGE040
表示，其中
Figure 811788DEST_PATH_IMAGE041
，
Figure 918285DEST_PATH_IMAGE042
表示第三开关管M3的电子迁移率，为一 常数，
Figure 723430DEST_PATH_IMAGE043
表示第三开关管M3的栅极氧化层电容，为一常数，
Figure 327236DEST_PATH_IMAGE044
表示第三开关管M3的宽，
Figure 698174DEST_PATH_IMAGE045
表示第三开关管M3的长，
Figure 913255DEST_PATH_IMAGE036
表示第三开关管M3的阈值电压，
Figure 2434DEST_PATH_IMAGE046
表示第三开关管M3的漏极 电压。则有等式
Figure 593952DEST_PATH_IMAGE047
，也可以表示为：
Figure 84976DEST_PATH_IMAGE048
=
Figure 470958DEST_PATH_IMAGE049
，得到
Figure 594903DEST_PATH_IMAGE050
，其中第一开关管M1的宽长比为5um/8um，第二开关管M2的宽长比为 20um/1um，第三开关管M3的宽长比为5um/15.63um，则
Figure 521271DEST_PATH_IMAGE046
为零温度系数电压，根据对现有的 带隙基准电路的原理解释可知，
Figure 804485DEST_PATH_IMAGE046
会随电源电压
Figure 423685DEST_PATH_IMAGE001
变化。第二开关管M2会对
Figure 769347DEST_PATH_IMAGE046
进行升压，得 到第一电压信号，第一电压信号用
Figure 499405DEST_PATH_IMAGE051
表示，则
Figure 715754DEST_PATH_IMAGE052
，其中
Figure 505856DEST_PATH_IMAGE053
表示第二开关管M2的 栅极与源极之间的电压。
如图3所示，钳位模块300包括第四开关管M4。第四开关管M4的控制端分别与第一 电流产生模块100和第一电压产生模块200电连接，第四开关管M4的第一导通端用于与电源 模块500的正极电连接，接收电源模块500提供的电源电压
Figure 994606DEST_PATH_IMAGE001
，第四开关管M4的第二导通端 与基准电压产生模块400电连接。其中第四开关管M4的控制端分别与第一电流产生模块100 中的第一开关管M1的控制端、第一开关管M1的第二导通端和第一电压产生模块200中的第 二开关管M2的控制端、第二开关管M2的第一导通端电连接。
示例性的，第四开关管M4为本征NMOS晶体管。第四开关管M4的控制端为本征NMOS晶体管的栅极，第四开关管M4的第一导通端为本征NMOS晶体管的漏极，第四开关管M4的第二导通端为本征NMOS晶体管的源极。
具体的，由于第四开关管M4为本征NMOS晶体管，且本征NMOS晶体管的阈值电压为 负电压，所以第四开关管M4在第一电压信号的作用下导通，并输出钳位电压信号，钳位电压 信号用
Figure 528355DEST_PATH_IMAGE054
表示，则
Figure 786161DEST_PATH_IMAGE055
，其中
Figure 747164DEST_PATH_IMAGE056
表示第四开关管M4的栅极与源极之间的电 压。钳位模块300通过第四开关管M4产生了一个相对稳定的钳位电压信号，该钳位电压信号 随电源电压
Figure 267751DEST_PATH_IMAGE001
变化已经很小。
如图3所示，基准电压产生模块400包括第二电流产生单元401和基准电压产生单元402。第二电流产生单元401分别与钳位模块300和基准电压产生单元402电连接，基准电压产生单元402用于与电源模块500电连接。
具体的，第二电流产生单元401用于根据钳位电压信号产生第二电流信号，并将第 二电流信号传输至基准电压产生单元402。基准电压产生单元402用于根据第二电流信号产 生基准电压信号
Figure 339612DEST_PATH_IMAGE057
。由上可知，钳位电压信号随电源电压
Figure 717504DEST_PATH_IMAGE001
变化很小，则基准电压信号
Figure 849408DEST_PATH_IMAGE057
随电源电压
Figure 109488DEST_PATH_IMAGE001
变化更小，电源抑制比更高。
如图4所示，第二电流产生单元401包括第五开关管M5。第五开关管M5的第一导通端与钳位模块300电连接，第五开关管M5的控制端分别与第五开关管M5的第二导通端和基准电压产生单元402电连接。其中第五开关管M5的第一导通端与钳位模块300中的第四开光管M4的第二导通端电连接。
示例性的，第五开关管M5为本征NMOS晶体管。第五开关管M5的控制端为本征NMOS晶体管的栅极，第五开关管M5的第一导通端为本征NMOS晶体管的漏极，第五开关管M5的第二导通端为本征NMOS晶体管的源极。
具体的，第五开关管M5的漏极接收钳位电压信号，因此第五开关管M5的漏极被钳 位在一个固定电压。第五开关管M5的栅极与源极电连接，且第五开关管M5为本征NMOS晶体 管，本征NOMS晶体管的阈值电压为负电压，故第五开关管M5根据钳位电压信号饱和导通，第 五开关管M5在饱和区产生的电流用
Figure 470193DEST_PATH_IMAGE058
表示，
Figure 499329DEST_PATH_IMAGE059
，
Figure 536555DEST_PATH_IMAGE060
表示第五开关管M5 的电子迁移率，为一常数，
Figure 283931DEST_PATH_IMAGE061
表示第五开关管M5的栅极氧化层电容，为一常数，
Figure 900857DEST_PATH_IMAGE062
表示第 五开关管M5的宽，
Figure 535232DEST_PATH_IMAGE063
表示第五开关管M5的长，
Figure 274518DEST_PATH_IMAGE064
表示第五开关管M5的阈值电压。由上式可 见，第五开关管M5产生的电流由第五开关管M5的宽长比决定。
如图4所示，基准电压产生单元402包括第六开关管M6。第六开关管M6的控制端分别与第六开关管M6的第一导通端和第二电流产生单元401电连接，第六开关管M6的第二导通端用于与电源模块500的负极电连接，电源模块500的负极接地。其中第六开关管M6的控制端分别与第六开关管M6的第一导通端和第二电流产生单元401中的第五开关管M5控制端、第五开关管M5的第二导通端电连接。
示例性的，第六开关管M6为NMOS晶体管。第六开关管M6的控制端为NMOS晶体管的栅极，第六开关管M6的第一导通端为NMOS晶体管的漏极，第六开关管M6的第二导通端为NMOS晶体管的源极。
具体的，第六开关管M6的栅极与漏极电连接，相当于二极管的连接方式，且第六开 关管M6的阈值电压
Figure 243611DEST_PATH_IMAGE065
大于0，所以
Figure 195387DEST_PATH_IMAGE066
，
Figure 402377DEST_PATH_IMAGE067
表示第六开关管M6的漏极与源极 之间的电压，
Figure 532138DEST_PATH_IMAGE068
表示第六开关管M6的栅极与源极之间的电压。由上可知第六开关管M6饱和 导通，第五开关管M5产生的电流流过第六开关管M6，第六开关管M6在饱和区的电流用
Figure 254107DEST_PATH_IMAGE069
表 示，其中
Figure 212835DEST_PATH_IMAGE070
，
Figure 336649DEST_PATH_IMAGE071
表示第六开关管M6的电子迁移率，为一常数，
Figure 152158DEST_PATH_IMAGE072
表示第六开关管M6的栅极氧化层电容，为一常数，
Figure 299106DEST_PATH_IMAGE073
表示第六开关管M6的宽，
Figure 358065DEST_PATH_IMAGE074
表示第 六开关管M6的长，
Figure 70806DEST_PATH_IMAGE065
表示第六开关管M6的阈值电压，
Figure 322796DEST_PATH_IMAGE057
表示基准电压产生单元402产生 的基准电压信号。则有等式
Figure 957039DEST_PATH_IMAGE058
=
Figure 319888DEST_PATH_IMAGE069
，也可以表示为：
Figure 90398DEST_PATH_IMAGE075
=
Figure 264021DEST_PATH_IMAGE059
，得到
Figure 182298DEST_PATH_IMAGE076
，其中第四开关管M4的宽长比为 11.49um/1.6um，第五开关管M5的宽长比为10um/16um，第六开关管M6的宽长比为5um/ 16.07um，则
Figure 20941DEST_PATH_IMAGE057
为零温度系数电压。由上可知，基准电压信号
Figure 973854DEST_PATH_IMAGE057
仅与第五开关管M5和第六 开关管M6的尺寸和工艺有关。根据上述对现有的带隙基准电路的原理解释可知，开关管存 在沟道调制效应，所以电流
Figure 505329DEST_PATH_IMAGE058
和电流
Figure 910903DEST_PATH_IMAGE069
都需要分别乘上
Figure 366286DEST_PATH_IMAGE025
，所以会有等式
Figure 111388DEST_PATH_IMAGE077
=
Figure 876082DEST_PATH_IMAGE078
，其中
Figure 706635DEST_PATH_IMAGE054
为钳位电压信号，钳位电压信号随电源电压
Figure 949397DEST_PATH_IMAGE001
变 化很小，所以基准电压信号
Figure 611323DEST_PATH_IMAGE057
随电源电压
Figure 484601DEST_PATH_IMAGE001
变化更小，电源抑制比更高，且基准电压信号
Figure 615499DEST_PATH_IMAGE057
基本不受电流
Figure 396373DEST_PATH_IMAGE058
的影响，因此通过调整第一开关管M1和第五开关管M5的尺寸即可产生 较小的电流，较小的电流可保证较为稳定的基准电压信号，同时使电路产生较低的功耗，且 通过限定开关管的宽长比可以得到零温度系数的基准电压信号。整个电路仅采用6个开关 管，保证了极小的芯片面积。
需要说明的是，本申请基于TSMC（中国的台湾积体电路制造股份有限公司，台积电） 0.25um CMOS（Complementary Metal Oxide Semiconductor，互补金属氧化物半导体）工艺。
本申请实施例提供的带隙基准电路在常温5V电源电压下输出的基准电压信号为1.0379V，在-40℃到120℃的温度范围内，温度系数为8.148ppm/℃，最小的电源电压为1.2V，当电源电压范围为2.3V至5V时，输出的基准电压信号波动小于0.25mV，电源抑制比在低频时为82.0dB左右，高频时为53.7dB左右，最大功耗小于3.4uW。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。
以上所述实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围，均应包含在本申请的保护范围之内。

Claims (9)

1.一种带隙基准电路，其特征在于，包括第一电流产生模块、第一电压产生模块、钳位模块和基准电压产生模块；所述第一电压产生模块分别与所述第一电流产生模块和所述钳位模块电连接，所述钳位模块与所述基准电压产生模块电连接，所述第一电流产生模块、所述第一电压产生模块、所述钳位模块和所述基准电压产生模块均用于与电源模块电连接；
所述第一电流产生模块用于根据所述电源模块提供的电源电压产生第一电流信号，并将所述第一电流信号传输至所述第一电压产生模块；所述第一电压产生模块用于根据所述第一电流信号产生第一电压信号，并将所述第一电压信号传输至所述钳位模块；所述钳位模块用于根据所述第一电压信号产生钳位电压信号，并将所述钳位电压信号传输至所述基准电压产生模块；所述基准电压产生模块用于根据所述钳位电压信号产生基准电压信号；
所述钳位模块包括第四开关管；所述第四开关管的控制端分别与所述第一电流产生模块和所述第一电压产生模块电连接，所述第四开关管的第一导通端用于与所述电源模块的正极电连接，所述第四开关管的第二导通端与所述基准电压产生模块电连接。
2.根据权利要求1所述的带隙基准电路，其特征在于，所述第一电流产生模块包括第一开关管；所述第一开关管的第一导通端用于与所述电源模块的正极电连接，所述第一开关管的控制端分别与所述第一开关管的第二导通端、所述第一电压产生模块和所述钳位模块电连接。
3.根据权利要求2所述的带隙基准电路，其特征在于，所述第一开关管为本征NMOS晶体管。
4.根据权利要求1所述的带隙基准电路，其特征在于，所述第一电压产生模块包括第二开关管和第三开关管；所述第二开关管的第一导通端分别与所述第一电流产生模块、所述钳位模块和所述第二开关管的控制端电连接，所述第二开关管的第二导通端分别与所述第三开关管的第一导通端和所述第三开关管的控制端电连接，所述第三开关管的第二导通端与所述电源模块的负极电连接，所述电源模块的负极接地。
5.根据权利要求1所述的带隙基准电路，其特征在于，所述第四开关管为本征NMOS晶体管。
6.根据权利要求1所述的带隙基准电路，其特征在于，所述基准电压产生模块包括第二电流产生单元和基准电压产生单元；所述第二电流产生单元分别与所述钳位模块和所述基准电压产生单元电连接，所述基准电压产生单元用于与所述电源模块电连接；
所述第二电流产生单元用于根据所述钳位电压信号产生第二电流信号，并将所述第二电流信号传输至所述基准电压产生单元；所述基准电压产生单元用于根据所述第二电流信号产生所述基准电压信号。
7.根据权利要求6所述的带隙基准电路，其特征在于，所述第二电流产生单元包括第五开关管；所述第五开关管的第一导通端与所述钳位模块电连接，所述第五开关管的控制端分别与所述第五开关管的第二导通端和所述基准电压产生单元电连接。
8.根据权利要求7所述的带隙基准电路，其特征在于，所述第五开关管为本征NMOS晶体管。
9.根据权利要求6所述的带隙基准电路，其特征在于，所述基准电压产生单元包括第六开关管；所述第六开关管的控制端分别与所述第六开关管的第一导通端和所述第二电流产生单元电连接，所述第六开关管的第二导通端用于与所述电源模块的负极电连接，所述电源模块的负极接地。
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