CN103299250A

CN103299250A - 带隙电压基准电路

Info

Publication number: CN103299250A
Application number: CN2012800050777A
Authority: CN
Inventors: L·富; E·露琛茹
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 2011-01-12
Filing date: 2012-01-12
Publication date: 2013-09-11
Anticipated expiration: 2032-01-12
Also published as: JP6323858B2; WO2012097170A2; US8278995B1; JP2017117488A; JP2014505302A; JP6104175B2; WO2012097170A3; CN103299250B

Abstract

公开了一种能够在非常低的电源电压下工作的带隙电压基准电路。用具有低阈值电压的绝缘栅场效应晶体管（M12，M15）实现用于驱动核心带隙电压基准的电流源。电压钳位电路（M21，M22，M24）保护晶体管不受电源电压变化上升超过预定钳位电压的影响。输出偏置电路的电路结构与核心带隙电压基准的电路结构类似的输出放大器确保带隙达到预期的稳定工作状态。

Description

带隙电压基准电路

技术领域

本发明涉及带隙电压基准电路，具体地，涉及能够在低电源电压（例如1.5-5.5V范围内）工作的带隙电压基准电路。

背景技术

许多类型的电路和系统需要可靠的电压基准。具体地，常常需要这种电压基准随温度保持一致。也许最常见的电压基准电路依赖于硅的带隙。已经设计并实现了各种形式的这类电路以生成1.2V的基准电压，其基本上随时间是恒定的。然而，如果要求电路在较低的电压下工作，例如1.5V，那么1.2V的带隙电压只留下0.3V的净空（headroom）。这样小的电压净空常常不足以保持电路正确地工作。

参考图1，当在这种低电源电压下工作时（其中净空成为了显著问题），大部分现有的带隙基准电路使用并联架构，其中与绝对温度成正比（PTAT）的电流和基极-发射极电压（VBE），或VBE的一部分分开生成并且结合在一起，从而产生1.2V带隙电压，或基于这种带隙的分压电压。例如，如图所示，差分放大器A1结合电流镜电路（其由PMOS器件M0、M1、M2、M3，双极结晶体管Q0、Q1和电阻器R0形成）经由PMOS器件M0的漏极提供PTAT电流。另一个差分放大器A2结合电流镜电路（其由PMOS器件M4、M5、M6、M7，双极结晶体管Q2和电阻器R2形成）经由PMOS器件M4的漏极提供基于晶体管Q2的VBE的电流。这些电流结合起来并且在输出电阻器R1两端生成带隙电压VBG。

虽然这种电路架构允许在低电源电压VDD下工作，但是从两个放大器A1、A2的输入失调和电流镜电路内的失配生成了随温度变化的带隙电压VBG的误差。进一步地，这种架构尺寸上相对较大且具有要求分开补偿的两个分开的闭环系统（关于差分放大器A1、A2）。虽然有可能利用带隙调整来提高带隙精度，但是结果是电路尺寸将变得更大且由于需要调整而增加了测试时间。当利用低电压器件（例如，最大VDS为1.8V）时，这种电路架构也限制了最大电源电压（VDD），因为PMOS器件M0、M2、M3、M4、M6和M7被暴露于几乎全部VDD电压电平。添加与这些器件串联的电压保护电路将增加电路的复杂性并且限制在低VDD电源电平下的操作。

因此，有利的是具有一种改进的带隙基准电路架构，其能够在显著降低的电源电压下工作，同时最小化失调和调整要求的数量。

发明内容

本发明公开的是能够在非常低的电源电压下工作的带隙电压基准电路的示例性实施例。用具有低阈值电压的绝缘栅场效应晶体管（FET）实现用于驱动核心带隙电压基准的电流源。电压钳位电路保护晶体管不受电源电压变化上升超过预定钳位电压的影响。其输出偏置电路的电路结构与核心带隙电压基准的电路结构类似的输出放大器确保带隙达到预期的稳定工作状态。

带隙电压基准电路的一个实施例包括：第一和第二电源电极，其用于输送电源电压；电流镜电路，其耦合到第一电源电极并且响应于电源电压和第一钳位电压而提供第一和第二电流；带隙基准电路，其耦合在电流镜电路和第二电源电极之间，并且响应于电源电压、第一和第二电流以及第一钳位电压而提供带隙基准电压；以及第一电压钳位电路，其耦合到第一电源电极、电流镜电路和带隙基准电路，并且响应于电源电压和第一钳位电压而防止第一钳位电压超过第一预定值。

另一个实施例提供了提供带隙电压基准的方法，其包括：响应于电源电压和第一钳位电压而生成第一和第二电流；响应于电源电压、第一和第二电流以及第一钳位电压而生成带隙基准电压；以及响应于电源电压和第一钳位电压而防止第一钳位电压超过第一预定值。

附图说明

图1是利用并联电路架构的常规带隙基准电路的原理图。

图2是根据本发明原理的示例性实施例的带隙电压基准电路的原理图。

具体实施方式

示例带隙电压基准电路为今天普遍使用的宽范围电源电压，例如1.5-5.5V，提供了精确的带隙电压基准。这类应用包括端接电压要求为+/-1%的便携式系统电池充电器、低压差（LDO）稳压器、开关电源以及其它必须在宽范围电源电压上工作的精密系统。这种基准电路利用Brokaw架构，其实现简单并且用于优化部件匹配的部件数量较少。进一步地，这种电压基准电路利用了低电压阈值PMOS器件（例如，VTP=0.44V,VDS=1.8V）来解决低电压净空问题。包括了部件匹配，并且电路启动是可靠的且在宽范围电源电压和上升时间（例如，1-10毫秒）上工作。

图2示出了示例带隙电压基准电路的实施例。根据Brokaw架构，双极结晶体管Q6和Q7（其发射极面积比为Q6:Q7=14:1）建立了差分基极-发射极电压Vbe，其各自的发射极电流IQ6和IQ7传导通过电阻器R1和R2的并联组合以及电阻器R0。晶体管Q6的双发射极电阻器R1、R2用于允许使用较小尺寸的电阻器，同时依然实现相对于电阻器R0成适当比例所需的相同等效电阻值。

电流IQ6和IQ7的幅值相等是由PMOS晶体管M12和M15的电流镜像动作来建立的。在说明性实施例中，这些晶体管M12、M15可以具有例如55:8微米的沟道宽长比，并且可以被偏置在约150毫伏的过驱动电压下以便最佳匹配。晶体管M12、M15的漏极和源极之间的工作电压VDS被电压钳位电路限制于1.8V的最大安全工作电压，该电压钳位电路由连接在正电源电压VDD和电流镜晶体管M15的漏极之间的二极管接法的PMOS晶体管M21、M22、M24形成。

虽然当电路在非常低的电源电压（例如，VDD=1.5V）下工作时这种电压钳位电路是不必要的，但是当电路在较高的电源电压（例如，1.8-5.5V）下工作时，这种电压钳位电路防止电流镜晶体管M15两端的漏-源极电压Vds和电流镜晶体管M12两端的漏-源极电压Vds超过其最大工作电压（例如，1.8V）。

晶体管Q5、二极管接法的晶体管Q13和Q14、电阻器R4和R7以及电流源I1形成了启动电路，该启动电路初始化流过电流镜电路M12、M15的电流。一旦电路开始工作，这个启动电路就关闭，因为得到的晶体管Q5的基极-发射极驱动电压不足（例如，Vbe=1.4V-1.2V=0.2V）。

由电源电压VDD和电流源I1偏置的晶体管Q16防止了由晶体管Q6的基极、集电极和P衬底形成的寄生PNP晶体管在电路以低电源斜升率启动期间开启。

在晶体管M15的漏极处得到的输出电压驱动由晶体管M23、M1和Q4以及电阻器R6形成的输出级。由电流源I2偏置的二极管接法的PMOS晶体管M0为输出晶体管M1提供了自电源电压VDD电平下移的栅极驱动电压。

采用二极管接法的PMOS晶体管M27、M26、M25和M57形式的第二电压钳位电路钳住了输出晶体管M23的漏极和源极之间的最大电压VDS，以防止其超过最大工作电压（例如，<1.8V）。进一步地，晶体管M1的偏置动作维持晶体管M23两端的漏极-源极电压VDS基本恒定，由此防止沟道调制。

二极管接法的晶体管Q4和电阻器R6用作输出晶体管M23的输出负载，并模拟晶体管Q6和Q7以及电阻器R1、R2和R0的串联连接。这为电流镜晶体管M12和M15以及输出晶体管M23的相应负载提供了匹配。

得到的带隙基准电压VBG被提供在晶体管Q6和Q7的基极处。

本领域技术人员将理解，在本发明的范围内，可以对示例性实施例做出修改，并且很多其他实施例是可能的。

Claims

1.一种包括带隙电压基准电路的装置，其包括：

第一和第二电源电极，其用于输送电源电压；

电流镜电路，其耦合到所述第一电源电极，并且响应于所述电源电压和第一钳位电压而提供第一和第二电流；

带隙基准电路，其耦合在所述电流镜电路和所述第二电源电极之间，并且响应于所述电源电压、所述第一和第二电流以及所述第一钳位电压而提供带隙基准电压；以及

第一电压钳位电路，其耦合到所述第一电源电极、所述电流镜电路和所述带隙基准电路，并且响应于所述电源电压和所述第一钳位电压而防止所述第一钳位电压超过第一预定值。

2.根据权利要求1所述的装置，其中：

所述电流镜电路包括多个绝缘栅场效应晶体管，所述绝缘栅场效应晶体管具有与其关联的晶体管阈值电压；以及

所述第一钳位电压的所述第一预定值小于所述晶体管阈值电压。

3.根据权利要求1所述的装置，其中所述电流镜电路包括：

第一晶体管，其耦合到所述第一电源电极并且响应于所述电源电压而提供偏置信号和所述第一供给电流；以及

第二晶体管，其耦合到所述第一电源电极和所述第一晶体管，并且响应于所述电源电压和所述偏置信号而提供所述第二供给电流。

4.根据权利要求3所述的装置，其中：

所述第一和第二晶体管包括第一和第二绝缘栅场效应晶体管；以及

所述第一晶体管包括二极管接法的晶体管。

5.根据权利要求1所述的装置，其中所述带隙基准电路包括：

第一双极结晶体管，其使用第一发射区传导所述第一电流；以及

第二双极结晶体管，其使用第二发射区传导所述第二电流，其中所述第二发射区大于所述第一发射区。

6.根据权利要求5所述的装置，其中：

所述第一双极结晶体管响应于所述带隙基准电压和所述第一钳位电压而传导所述第一电流；

所述第二双极结晶体管响应于所述带隙基准电压和所述第一钳位电压而传导所述第二电流并且提供内部基准电压；

所述带隙基准电路进一步包括放大器电路，所述放大器电路耦合到所述第一和第二电源电极以及所述第一和第二双极结晶体管，并且响应于所述电源电压和所述内部基准电压而提供所述带隙基准电压。

7.根据权利要求1所述的装置，其中所述带隙基准电路包括：

内部电路，其响应于所述电源电压、所述第一和第二电流、所述第一钳位电压和所述带隙基准电压而提供内部基准电压；以及

放大器电路，其耦合到所述第一和第二电源电极和所述内部电路，并且响应于所述电源电压和所述内部基准电压而提供所述带隙基准电压。

8.根据权利要求7所述的装置，其中：

所述放大器电路响应于所述电源电压和所述内部基准电压并且进一步响应于第二钳位电压而提供所述带隙基准电压；

所述带隙基准电路进一步包括第二电压钳位电路，所述第二电压钳位电路耦合到所述第一电源电极和所述放大器电路，并且响应于所述电源电压和所述第二钳位电压而防止所述第二钳位电压超过第二预定值。

9.根据权利要求8所述的装置，其中：

所述放大器电路包括多个绝缘栅场效应晶体管，所述绝缘栅场效应晶体管具有与其关联的晶体管阈值电压；以及

所述第二钳位电压的所述第二预定值不大于所述晶体管阈值电压。

10.根据权利要求8所述的装置，其中所述第二电压钳位电路包括多个串联耦合的二极管接法的晶体管。

11.根据权利要求1所述的装置，其中所述第一电压钳位电路包括多个串联耦合的二极管接法的晶体管。

12.一种提供带隙电压基准的方法，其包括：

响应于电源电压和第一钳位电压而生成第一和第二电流；

响应于所述电源电压、所述第一和第二电流以及所述第一钳位电压而生成带隙基准电压；以及

响应于所述电源电压和所述第一钳位电压而防止所述第一钳位电压超过第一预定值。

13.根据权利要求12所述的方法，其中响应于所述电源电压和所述第一钳位电压而防止所述第一钳位电压超过第一预定值包括防止所述第一钳位电压超过晶体管阈值电压。

14.根据权利要求12所述的方法，其中：

响应于所述电源电压、所述第一和第二电流以及所述第一钳位电压而生成带隙基准电压包括，进一步响应于第二钳位电压而生成所述带隙基准电压；以及

所述方法进一步包括，响应于所述电源电压和所述第二钳位电压而防止所述第二钳位电压超过第二预定值。

15.根据权利要求14所述的方法，其中响应于所述电源电压和所述第二钳位电压而防止所述第二钳位电压超过第二预定值包括防止所述第二钳位电压超过晶体管阈值电压。