CN109660236B - 迟滞电路及其构成上电复位结构 - Google Patents

Abstract

本发明公开了一种迟滞电路，包括第一MOS第一端和第二MOS第一端连接该迟滞电路的第一端,第一MOS第二端连接第一电阻第一端，第一电阻第二端连接第二电阻第一端，第二电阻第二端连接该迟滞电路的第五端，第二MOS第二端连接第三MOS第一端，第一MOS第三端、第二MOS第三端和第一电阻第一端连接该迟滞电路的第二端，第三MOS第二端和第一MOS第二端连接该迟滞电路的第四端，第三MOS第三端连接该迟滞电路的第三端。本发明还公开了一种具有所述迟滞电路的上电复位结构。本发明的迟滞电路能提供稳定迟滞窗口。本发明的上电复位结构具有稳定Vtrigger的窗口，具有灵活调节RESET脉宽能力，且在电源短时间内断电并上电的情况下，能输出预设脉宽RESET正脉冲。

Description

迟滞电路及其构成上电复位结构

技术领域

本发明涉及CMOS集成电路领域，特别涉及一种迟滞电路。本发明还涉及一种由所述迟滞电路组成的上电复位结构。

背景技术

上电复位是一个提供恒定可测量的电压给微处理器或微控制器的初始应用。POR系统确保微处理器或微控制器每次在相同的条件下开始通电。目前常见的上电复位电路如图1所示，该电路包括：采样延迟电路30、迟滞电路10、复位信号产生电路20以及缓冲电路40。该电路存在的缺点如下：

(1)采样延迟电路采用电容C0与第一～第三电阻R1、R2、R3产生RC延迟，同时 R2与R3之间的电压V0决定了NM比较器的翻转点电压，既要满足一定的延迟时间，又要使NM的翻转电压在一定范围内，电容C0与R1、R2、R3的参数选取较为复杂，同时延迟时间受限；

(2)采样延迟电路与放电电路为同一通路，在电源断电并重新上电时，电容C0上的电荷无法经电阻R1、R2、R3快速放掉。在电源断电并上电所用时间很短的情况下， V0一直维持较高的电压，NMOS管N0始终处于导通状态，POR(上电复位)无法输出RESET 正脉冲；

(3)由于采用PMOS管PM作为开关管，要求它的电阻要么远大于R3要么远小于R3，即要求PM的栅电压非高即低。而V2点的电压随着V0电压的上升平缓地从高变低，不能满足非高即低这个要求，最终导致Vtrigger的窗口小于预期。而且在不同corner和温度条件下，Vtrigger窗口大小随着P0管跨导的变化而变化。

发明内容

本发明要解决的技术问题是提供一种能提供稳定迟滞窗口的迟滞电路。

本发明要解决的另一技术问题是提供一种具有稳定Vtrigger的窗口，具有灵活调节RESET脉宽能力，且在电源短时间内断电并上电的情况下，能输出预设脉宽RESET正脉冲的上电复位结构。

为解决上述技术问题，本发明提供的迟滞电路，包括：第一MOS PM1、第二MOS PM2、第三MOS PM5、第一电阻RA和第二电阻RB；

第一MOS PM1第一连接端和第二MOS PM2第一连接端连接该迟滞电路10的第一连接端A,第一MOS PM1第二连接端连接第一电阻RA第一连接端，第一电阻RA第二连接端连接第二电阻RB第一连接端，第二电阻RB第二连接端连接该迟滞电路10的第五连接端E，第二MOS PM2第二连接端连接第三MOS PM5第一连接端，第一MOS PM1第三连接端、第二MOS PM2第三连接端和第一电阻RA第一连接端连接该迟滞电路10的第二连接端B，第三MOS PM5第二连接端和第一MOS PM1第二连接端连接该迟滞电路10的第四连接端D，第三MOS PM5第三连接端连接该迟滞电路10的第三连接端C。

其中，所述第一MOS PM1、第二MOS PM2和第三MOS PM5是PMOS。所述第一MOS PM1、第二MOS PM2和第三MOS PM5的第一连接端是源极，第二连接端是漏极，第三连接端是栅极。

其中，所述迟滞电路10的第一连接端A连接电源电压VDD，所述迟滞电路10的第五连接端E连接地GND。

进一步改进所述的迟滞电路，所述第一MOS PM1和第二MOS PM2组成1：1电流镜。

本发明提供一种具有上述任意一项迟滞电路的上电复位结构，还包括：复位信号产生电路20和采样延迟及放电电路30；

复位信号产生电路20第二连接端G连接迟滞电路10的第二连接端B和采样延迟及放电电路30第二连接端L，复位信号产生电路20第三连接端H连接采样延迟及放电电路30的第三连接端M，复位信号产生电路20第四连接端I连接复位信号产生电路20 第四连接端D，采样延迟及放电电路30第四连接端N通过变频器INV输出复位信号 RESET；其中，迟滞电路10第一连接端A、复位信号产生电路20第一连接端F和采样延迟及放电电路30第一连接端K连接电源电压VDD，迟滞电路10第五连接端E、复位信号产生电路20第五连接端J和采样延迟及放电电路30第五连接端O连接地GND。

进一步改进所述的上电复位结构，复位信号产生电路20包括第四MOS PM3、第五MOS NM1和缓冲器BUFF；

第四MOS PM3第一连接端连接该复位信号产生电路20第一连接端F，第四MOS PM3第二连接端连接缓冲器BUFF输入端和第五MOS NM1第二连接端，第四MOS PM3第三连接端连接该复位信号产生电路20第二连接端G，缓冲器BUFF输出端连接该复位信号产生电路20第三连接端H，第五MOS NM1第一连接端连接该复位信号产生电路20第五连接端J，第五MOSNM1第三连接端连接该复位信号产生电路20第四连接端I。

其中，所述第四MOS PM3是PMOS，第五MOS NM1是NMOS。所述第四MOS PM3和第五MOSNM1的第一连接端是源极，第二连接端是漏极，第三连接端是栅极。

进一步改进所述的上电复位结构，采样延迟及放电电路30包括第六MOS PM4、第七MOS PM6、第八MOS NM2和电容CAP；

第六MOS PM4第一连接端连接该采样延迟及放电电路30第一连接端K，第六MOSPM4 第二连接端连接第七MOS PM6第一连接端，第六MOS PM4第三连接端连接该采样延迟及放电电路30第二连接端L，第七MOS PM6第二连接端、第八MOS NM2第二连接端和电容 CAP第一连接端连接该采样延迟及放电电路30第四连接端N，第七MOS PM6第三连接端和第八MOSNM2第三连接端连接该采样延迟及放电电路30第三连接端M，第七MOS PM6 第一连接端和电容CAP第二连接端连接该采样延迟及放电电路30第五连接端O。

其中，所述第六MOS PM4和第七MOS PM6是PMOS，第八MOS NM2是NMOS。

所述第六MOS PM4、第七MOS PM6和第八MOS NM2的第一连接端是源极，第二连接端是漏极，第三连接端是栅极。

进一步改进所述的上电复位结构，第六MOS PM4流过的电流为第一MOSPM1的2：1镜像电路。

如图2所示，本发明一种上电复位电路，包括：迟滞电路10、复位信号产生电路 20、采样延迟电路及放电电路30。各部分结构独立控制，可分别调节POR电路的trigger point窗口与delay time。

迟滞电路10包括3个PMOS和两个电阻，PM1、PM2组成1:1电流镜，PM2下方设置开关管PM5，当电源上电时，PM5的栅极V2跟随电源电压上升，此时PM5处于关闭状态，当比较器NMOS管NM1的栅极VN达到NM1的Vth，NM1导通，此时的电源电压为上升沿翻转电压triggerrise,V2变为低电平，使PM5导通，此时通过电阻R2的电流增加，从而使NM1栅极电压VN升高，即当电源下电时，NM1将在比上电时更低的电源电压时关断，该电压为下降沿翻转电压trigger fall，因而形成稳定的迟滞窗口。

复位信号产生电路20，由NM1作为比较器，对VN电压进行判断，产生复位信号，经过BUFF放大后输出。采样延迟电路与放电电路30在上述的复位信号产生电路后，BUFF 的输出端连接两个MOS开关PM6、NM2分别控制电容充电和放电，PM4流过的电流为PM1 的2:1镜像电流，为电容CAP充电提供充电电压；当电源上电后首先V2跟随电源上升，NM2导通，V0为低电平，RESET信号出高电平；当NM1翻转后，V2为低电平，PM6导通， NM2截止，电容CAP充电，V0电压逐渐升高，直到电压达到INV内部n型MOS管的翻转电压，使INV输出高电平，此时RESET信号跳变为低电平，RESET信号的脉宽即延迟时间delay time。

当电源电压下降时，低于NM1的下降沿翻转点时，V2变为高电平，NM2导通，V0 通过NM2向地放电，本发明通过NM2放电相比传统充放电为同一通路的结构放电速度快，如快速上电、下电的情况1us下电，1us上电，仍能满足产生稳定的具有一定脉宽的RESET 正脉冲。参考该电路快速上、下电的RESET信号后仿真波形图，本设计的typical条件设置的RESET脉宽为30us，结果显示所有corner均在电源快速上电、下电后产生正常的脉冲信号，且最小脉宽为21.9us，而通常的结构无法做到全部的corner产生RESET 正脉冲，产生的脉宽通常很小，不能满足大于10us的正常使用需求。本发明的采样延迟电路可通过改变电容大小来设计延迟时间的长短，以满足不同的应用需求。

本发明能将POR的性能进一步提高，使其应用更加可靠，应用领域范围推得更加广泛。本发明已通过Virtuoso仿真验证，本发明可以分模块结构达到迟滞的可控设计，delaytime＝30us，同时实现1us上、下电功能正常；本发明已通过silicon验证，得到delaytime＝30us，与设计预期一致，有稳定的翻转点窗口。

附图说明

下面结合附图与具体实施方式对本发明作进一步详细的说明：

图1是一种现有复位上电结构的结构示意图。

图2是本发明一实施例的整体结构示意图。

附图标记说明

电阻 R0、R1、R2、R3

PMOS PM

NMOS NM

迟滞电路 10

复位信号产生电路 20

采样延迟及放电电路 30

缓冲电路 40

第一MOS PM1

第二MOS PM2

第三MOS PM5

第四MOS PM3

第五MOS NM1

第六MOS PM4

第七MOS PM6

第八MOS NM2

电容 CAP

第一电阻 RA

第二电阻 RB

缓冲器 BUFF

变频器 INV

具体实施方式

本发明提供的迟滞电路，包括：第一MOS PM1、第二MOS PM2、第三MOS PM5、第一电阻RA和第二电阻RB；

第一MOS PM1第一连接端和第二MOS PM2第一连接端连接该迟滞电路10的第一连接端A,第一MOS PM1第二连接端连接第一电阻RA第一连接端，第一电阻RA第二连接端连接第二电阻RB第一连接端，第二电阻RB第二连接端连接该迟滞电路10的第五连接端E，第二MOS PM2第二连接端连接第三MOS PM5第一连接端，第一MOS PM1第三连接端、第二MOS PM2第三连接端和第一电阻RA第一连接端连接该迟滞电路10的第二连接端B，第三MOS PM5第二连接端和第一MOS PM1第二连接端连接该迟滞电路10的第四连接端D，第三MOS PM5第三连接端连接该迟滞电路10的第三连接端C。所述第一MOS PM1 和第二MOS PM2组成1：1电流镜。

其中，所述第一MOS PM1、第二MOS PM2和第三MOS PM5是PMOS。所述第一MOS PM1、第二MOS PM2和第三MOS PM5的第一连接端是源极，第二连接端是漏极，第三连接端是栅极。所述迟滞电路10的第一连接端A连接电源电压VDD，所述迟滞电路10的第五连接端E连接地GND。

进一步改进所述的迟滞电路，如图2所示，本发明提供一种具有上述任意一项迟滞电路的上电复位结构，还包括：复位信号产生电路20和采样延迟及放电电路30；

复位信号产生电路20第二连接端G连接迟滞电路10的第二连接端B和采样延迟及放电电路30第二连接端L，复位信号产生电路20第三连接端H连接采样延迟及放电电路30的第三连接端M，复位信号产生电路20第四连接端I连接复位信号产生电路20 第四连接端D，采样延迟及放电电路30第四连接端N通过变频器INV输出复位信号 RESET；其中，迟滞电路10第一连接端A、复位信号产生电路20第一连接端F和采样延迟及放电电路30第一连接端K连接电源电压VDD，迟滞电路10第五连接端E、复位信号产生电路20第五连接端J和采样延迟及放电电路30第五连接端O连接地GND。

其中，复位信号产生电路20包括第四MOS PM3、第五MOS NM1和缓冲器BUFF；

第四MOS PM3第一连接端连接该复位信号产生电路20第一连接端F，第四MOS PM3第二连接端连接缓冲器BUFF输入端和第五MOS NM1第二连接端，第四MOS PM3第三连接端连接该复位信号产生电路20第二连接端G，缓冲器BUFF输出端连接该复位信号产生电路20第三连接端H，第五MOS NM1第一连接端连接该复位信号产生电路20第五连接端J，第五MOSNM1第三连接端连接该复位信号产生电路20第四连接端I。

所述第四MOS PM3是PMOS，第五MOS NM1是NMOS。所述第四MOS PM3和第五MOS NM1的第一连接端是源极，第二连接端是漏极，第三连接端是栅极。

采样延迟及放电电路30包括第六MOS PM4、第七MOS PM6、第八MOS NM2和电容CAP；

第六MOS PM4第一连接端连接该采样延迟及放电电路30第一连接端K，第六MOSPM4 第二连接端连接第七MOS PM6第一连接端，第六MOS PM4第三连接端连接该采样延迟及放电电路30第二连接端L，第七MOS PM6第二连接端、第八MOS NM2第二连接端和电容 CAP第一连接端连接该采样延迟及放电电路30第四连接端N，第七MOS PM6第三连接端和第八MOSNM2第三连接端连接该采样延迟及放电电路30第三连接端M，第七MOS PM6 第一连接端和电容CAP第二连接端连接该采样延迟及放电电路30第五连接端O。第六 MOS PM4流过的电流为第一MOSPM1的2：1镜像电路。

所述第六MOS PM4和第七MOS PM6是PMOS，第八MOS NM2是NMOS。所述第六MOS PM4、第七MOS PM6和第八MOS NM2的第一连接端是源极，第二连接端是漏极，第三连接端是栅极。

以上通过具体实施方式和实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (7)

1.一种上电复位结构，包括：第一MOS(PM1)、第二MOS(PM2)、第三MOS(PM5)、第一电阻(R1)和第二电阻(R2)；

第一MOS(PM1)源极和第二MOS(PM2)源极连接迟滞电路(10)的第一连接端(A),第一MOS(PM1)漏极连接第一电阻(R1)第一连接端，第一电阻(R1)第二连接端连接第二电阻(R2)第一连接端，第二电阻(R2)第二连接端连接该迟滞电路(10)的第五连接端(E)，第二MOS(PM2)漏极连接第三MOS(PM5)源极，第一MOS(PM1)栅极、第二MOS(PM2)栅极和第一电阻(R1)第二连接端连接该迟滞电路(10)的第二连接端(B)，第三MOS(PM5)漏极和第一MOS(PM1)漏极连接该迟滞电路(10)的第四连接端(D)，第三MOS(PM5)栅极和第一电阻(R1)第一连接端连接该迟滞电路(10)的第三连接端(C)，其特征在于，还包括：复位信号产生电路(20)和采样延迟及放电电路(30)；

复位信号产生电路(20)第二连接端(G)连接迟滞电路(10)的第二连接端(B)和采样延迟及放电电路(30)第二连接端(L)，复位信号产生电路(20)第三连接端(H)连接采样延迟及放电电路(30)的第三连接端(M)，复位信号产生电路(20)第四连接端(I)连接复位信号产生电路(20)第四连接端(D)，采样延迟及放电电路(30)第四连接端(N)通过变频器(INV)输出复位信号(RESET)；其中，迟滞电路(10)第一连接端(A)、复位信号产生电路(20)第一连接端(F)和采样延迟及放电电路(30)第一连接端(K)连接电源电压(VDD)，迟滞电路(10)第五连接端(E)、复位信号产生电路(20)第五连接端(J)和采样延迟及放电电路(30)第五连接端(O)连接地(GND)；复位信号产生电路(20)包括第四MOS(PM3)、第五MOS(NM1)和缓冲器(BUFF)；

第四MOS(PM3)第一连接端连接该复位信号产生电路(20)第一连接端(F)，第四MOS(PM3)第二连接端连接缓冲器(BUFF)输入端和第五MOS(NM1)第二连接端，第四MOS(PM3)第三连接端连接该复位信号产生电路(20)第二连接端(G)，缓冲器(BUFF)输出端连接该复位信号产生电路(20)第三连接端(H)，第五MOS(NM1)第一连接端连接该复位信号产生电路(20)第五连接端(J)，第五MOS(NM1)第三连接端连接该复位信号产生电路(20)第四连接端(I)。

2.如权利要求1所述的上电复位结构，其特征在于：所述第四MOS(PM3)是PMOS，第五MOS(NM1)是NMOS。

3.如权利要求1所述的上电复位结构，其特征在于：所述第四MOS(PM3)和第五MOS(NM1)的第一连接端是源极，第二连接端是漏极，第三连接端是栅极。

4.如权利要求1所述的上电复位结构，其特征在于：采样延迟及放电电路(30)包括第六MOS(PM4)、第七MOS(PM6)、第八MOS(NM2)和电容(CAP)；

第六MOS(PM4)第一连接端连接该采样延迟及放电电路(30)第一连接端(K)，第六MOS(PM4)第二连接端连接第七MOS(PM6)第一连接端，第六MOS(PM4)第三连接端连接该采样延迟及放电电路(30)第二连接端(L)，第七MOS(PM6)第二连接端、第八MOS(NM2)第二连接端和电容(CAP)第一连接端连接该采样延迟及放电电路(30)第四连接端(N)，第七MOS(PM6)第三连接端和第八MOS(NM2)第三连接端连接该采样延迟及放电电路(30)第三连接端(M)，第七MOS(PM6)第一连接端和电容(CAP)第二连接端连接该采样延迟及放电电路(30)第五连接端(O)。

5.如权利要求4所述的上电复位结构，其特征在于：所述第六MOS(PM4)和第七MOS(PM6)是PMOS，第八MOS(NM2)是NMOS。

6.如权利要求5所述的上电复位结构，其特征在于：所述第六MOS(PM4)、第七MOS(PM6)和第八MOS(NM2)的第一连接端是源极，第二连接端是漏极，第三连接端是栅极。

7.如权利要求4所述的上电复位结构，其特征在于：第六MOS(PM4)流过的电流为第一MOS(PM1)的2：1镜像电路。