CN109257035B

CN109257035B - 一种上电复位电路

Info

Publication number: CN109257035B
Application number: CN201811000487.8A
Authority: CN
Inventors: 付家喜; 徐希; 陶成; 季翔宇; 陈�峰
Original assignee: Lontium Semiconductor Corp
Current assignee: Lontium Semiconductor Corp
Priority date: 2018-08-30
Filing date: 2018-08-30
Publication date: 2022-04-05
Anticipated expiration: 2038-08-30
Also published as: US20200076422A1; CN109257035A; US10707863B2

Abstract

本发明公开了一种上电复位电路，包括：第一电阻、第二电阻、第三电阻、第四电阻、第一反相器、第二反相器、第一PMOS管、第一NMOS管以及钳位器件，本发明在上电过程中通过电路中c节点的电压钳位以及第一电阻和第二电阻的分压，调整上电过程中的输出信号rstn翻转的阈值电压，并保证上电翻转阈值电压大于MOS器件的阈值电压；在下电过程中通过第三电阻对d节点的电压抬高以及第一电阻与第三电阻的分压，调整下电过程中输出信号rstn翻转的阈值电压，并保证下电的翻转阈值电压大于MOS器件的阈值电压；另外，输出信号rstn到第一NMOS管的反馈引入翻转迟滞作用消除了因上电或下电过程中电源电压不稳导致的振荡。

Description

一种上电复位电路

技术领域

本发明涉及数字集成或数模混合集成电路设计技术领域，特别地，是涉及一种上电复位电路。

背景技术

在数字集成或数模混合集成电路芯片上电过程中，上电复位电路是数字集成或数模混合集成电路芯片不可缺少的一部分，上电复位电路对芯片内部的数字逻辑模块进行复位以完成芯片的初始化设置，初始化完成后，复位电路释放复位信号，芯片进入正常工作状态。如果没有上电复位电路，芯片内部包含的大量数字逻辑模块在上电过程中的输出状态是不确定的，有可能导致逻辑混乱甚至损坏芯片，从而导致上电完成后不能进入正常的工作模式。

发明内容

本发明的目的在于提出一种上电复位电路，以实现在上电过程输出的复位信号能够复位芯片内部的数字逻辑模块，确保芯片正常的初始化。

为达到上述目的，本发明提供了以下技术方案：

一种上电复位电路，包括：第一电阻(R1)、第二电阻(R2)、第三电阻(R3)、第四电阻(R4)、第一反相器(INV1)、第二反相器(INV2)、第一PMOS管(PM1)、第一NMOS管(NM1)以及钳位器件(M1)，其中：

所述第一电阻(R1)的一端、所述第一PMOS管(PM1)的第一端、所述第一反相器(INV1)的第一端以及所述第二反相器(INV2)的第一端与电源端(VCC)相连；

所述第一电阻(R1)的另一端作为a节点分别与所述第二电阻(R2)的一端、所述第一PMOS管(PM1)的第三端以及所述第一NMOS管(NM1)的第一端相连，所述第二电阻(R2)的另一端作为c节点与所述钳位器件(M1)的第一端相连；

所述第一NMOS管(NM1)的第二端作为d节点与所述第三电阻(R3)的一端相连；所述第一PMOS管(PM1)的第二端作为b节点分别与所述第一反相器(INV1)的输入端和所述第四电阻(R4)的一端相连；

所述第一反相器(INV1)的输出端与所述第二反相器(INV2)的输入端相连，所述第一NMOS管(NM1)的第三端与所述第二反相器(INV2)的输出端相连，形成反馈，所述第二反相器(INV2)的输出端作为所述上电复位电路的输出端；

所述钳位器件(M1)的第二端、所述第三电阻(R3)的另一端、所述第四电阻(R4)的另一端、所述第一反相器(INV1)的第二端以及所述第二反相器(INV2)的第二端与接地端(GND)相连；

所述上电复位电路的上电过程为：当电源电压VCC为0V时，电路中所有节点的电压为0V；当所述电源电压VCC上升到所述钳位器件(M1)的钳位电压之前，所述钳位器件(M1)不导通，所述a节点和所述c节点的电压相等且等于所述电源电压VCC，所述第一PMOS管(PM1)不导通，所述b节点和所述d节点分别被所述第四电阻(R4)和所述第三电阻(R3)下拉到地，此时，所述上电复位电路的输出端的输出信号rstn输出为低电平，所述第一NMOS管(NM1)不导通；当所述电源电压VCC上升到大于所述钳位器件(M1)的钳位电压时，所述钳位器件(M1)导通，且此时所述电源电压VCC与所述a节点的电压的差不足以使所述第一PMOS管(PM1)导通，所述b节点和所述d节点的电压依然为0V，所述上电复位电路的输出端的输出信号rstn输出为低电平，所述第一NMOS管(NM1)不导通；当所述电源电压上升到使所述电源电压VCC与所述a节点的电压的差值大于所述第一PMOS管(PM1)的阈值电压的绝对值V_thp时，所述第一PMOS管(PM1)导通，流过所述第一PMOS管(PM1)的电流流经所述第四电阻(R4)，所述b节点的电压上升使第一反相器(INV1)和第二反相器(INV2)翻转，所述上电复位电路的输出信号rstn由低电平翻转为高电平，所述第一NMOS管(NM1)导通，所述a节点的电压被迅速拉低，加速所述第一PMOS管(PM1)导通；所述电源电压VCC继续上升到正常工作电压，所述上电复位电路的输出端的输出信号rstn维持高电平不变；

所述上电复位电路的下电过程为：当所述电源电压VCC处于正常工作电压时，所述上电复位电路的输出端的输出信号rstn维持高电平，其电压等于所述电源电压VCC；当所述电源电压VCC由正常工作电压下降且低于预设阈值时，所述上电复位电路的输出端的输出信号rstn会从高电平翻转为低电平；当所述电源电压VCC继续下降时，所述上电复位电路的输出端的输出信号rstn维持低电平不变。

进一步的，所述钳位器件(M1)为三极管(Q1)。

进一步的，所述三极管(Q1)的发射极作为所述钳位器件(M1)的第一端，所述三极管(Q1)的基极和集电极相连，作为所述钳位器件(M1)的第二端接地。

进一步的，所述钳位器件(M1)为第二NMOS管(NM2)。

进一步的，所述第二NMOS管(NM2)的第一端和第三端相连，作为所述钳位器件(M1)的第一端，所述第二NMOS管(NM2)的第二端作为所述钳位器件(M1)的第二端接地。

进一步的，所述第二NMOS第一端为漏极、第二端为源极、第三端为栅极。

进一步的，所述钳位器件(M1)为二极管(D1)。

进一步的，所述二极管(D1)的正极作为所述钳位器件(M1)的第一端，所述二极管(D1)的负极作为所述钳位器件(M1)的第二端。

进一步的，所述第一PMOS管(PM1)的第一端为源极、第二端为漏极、第三端为栅极。

进一步的，所述第一NMOS管(NM1)的第一端为漏极、第二端为源极、第三端为栅极。

经由上述的技术方案可知，与现有技术相比，本发明公开了一种上电复位电路，包括：第一电阻、第二电阻、第三电阻、第四电阻、第一反相器、第二反相器、第一PMOS管、第一NMOS管以及钳位器件，本发明上电过程中通过电路中c节点的电压钳位以及第一电阻和第二电阻的分压，调整上电过程中的输出信号rstn翻转的阈值电压，并保证上电翻转阈值电压大于MOS器件的阈值电压；下电过程中通过第三电阻对d节点的电压抬高以及第一电阻与第三电阻的分压，调整下电过程中输出信号rstn翻转的阈值电压，并保证下电的翻转阈值电压大于MOS器件的阈值电压。此外，输出信号rstn到第一NMOS管的反馈引入翻转迟滞作用，即上电翻转阈值电压大于下电翻转阈值电压，消除了因上电或下电过程中电源电压不稳导致的振荡。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为现有技术中提供的一种上电复位电路的结构示意图；

图2为本发明实施例提供的一种上电复位电路的结构示意图；

图3为本发明实施例提供的一种上电复位电路的具体结构示意图；

图4为本发明实施例提供的另一种上电复位电路的具体结构示意图；

图5为本发明实施例提供的又一种上电复位电路的具体结构示意图；

图6为本发明实施例提供的上电复位电路的输出信号和输出信号波形示意图。

具体实施方式

如图1所示，为现有技术中提供的一种上电复位电路的结构示意图，如图1所示，钳位器件采用NPN三级管，在CMOS生产工艺上NPN三级管会比PNP三极管多一层MASK(光罩)，会增加生产成本；另外，在上电过程中，电源波动会造成图1中的上电复位电路的输出rstn复位信号产生震荡等问题。

本发明实施例提供一种上电复位电路，通过采用PNP三极管作为钳位器件，降低生产成本；采用了反馈迟滞技术可以有效避免震荡；通过调整各电阻之间的比值调整上电过程中和下电过程中的翻转阈值电压；另外，本发明实施例提供的上电复位电路，可以工作在更低供电电压的应用中。

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图2所示，本发明实施例提供一种上电复位电路，该上电复位电路具体包括：第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第一反相器INV1、第二反相器INV2、第一PMOS管PM1、第一NMOS管NM1以及钳位器件M1，其中：

上述第一电阻R1的一端、上述第一PMOS管PM1的第一端、上述第一反相器INV1的第一端以及上述第二反相器INV2的第一端与电源端VCC相连；上述第一电阻R1的另一端作为a节点分别与上述第二电阻R2的一端、上述第一PMOS管PM1的第三端以及上述第一NMOS管NM1的第一端相连，上述第二电阻R2的另一端作为c节点与上述钳位器件M1的第一端相连；上述第一NMOS管NM1的第二端作为d节点与上述第三电阻R3的一端相连；上述第一PMOS管PM1的第二端作为b节点分别与上述第一反相器INV1的输入端和上述第四电阻R4的一端相连；上述第一反相器INV1的输出端与上述第二反相器INV2的输入端相连，上述第一NMOS管NM1的第三端与上述第二反相器INV2的输出端相连，形成反馈，上述第二反相器INV2的输出端作为上述上电复位电路的输出端；上述钳位器件M1的第二端、上述第三电阻R3的另一端、上述第四电阻R4的另一端、上述第一反相器INV1的第二端以及上述第二反相器INV2的第二端与接地端GND相连。

上述上电复位电路的上电过程为：当电源电压VCC为0V时，电路中所有节点的电压为0V；当上述电源电压VCC上升到上述钳位器件M1的钳位电压之前，上述钳位器件M1不导通，上述a节点和上述c节点的电压相等且等于上述电源电压VCC，上述第一PMOS管PM1不导通，上述b节点和上述d节点分别被上述第四电阻R4和上述第三电阻R3下拉到地，此时，上述上电复位电路的输出端的输出信号rstn输出为低电平，上述第一NMOS管NM1不导通；当上述电源电压VCC上升到大于上述钳位器件M1的钳位电压时，上述钳位器件M1导通，且此时上述电源电压VCC与上述a节点的电压的差不足以使上述第一PMOS管PM1导通，上述b节点和上述d节点的电压依然为0V，上述上电复位电路的输出端的输出信号rstn输出为低电平，上述第一NMOS管NM1不导通；当上述电源电压上升到使上述电源电压VCC与上述a节点的电压的差值大于上述第一PMOS管PM1的阈值电压的绝对值V_thp时，上述第一PMOS管PM1导通，流过上述第一PMOS管PM1的电流流经上述第四电阻R4，上述b节点的电压上升使第一反相器INV1和第二反相器INV2翻转，上述上电复位电路的输出信号rstn由低电平翻转为高电平，上述第一NMOS管(NM1)导通，上述a节点的电压被迅速拉低，加速上述第一PMOS管PM1导通；上述电源电压VCC继续上升到正常工作电压，上述上电复位电路的输出端的输出信号rstn维持高电平不变。

上述上电复位电路的下电过程为：当上述电源电压VCC处于正常工作电压时，上述上电复位电路的输出端的输出信号rstn维持高电平，其电压等于上述电源电压VCC；当上述电源电压VCC由正常工作电压下降且低于预设阈值时，上述上电复位电路的输出端的输出信号rstn会从高电平翻转为低电平；当上述电源电压VCC继续下降时，上述上电复位电路的输出端的输出信号rstn维持低电平不变。

本发明实施例上电过程中通过电路中c节点的电压钳位以及第一电阻R1和第二电阻R2的分压，调整上电过程中的输出信号rstn翻转的阈值电压，并保证上电翻转阈值电压大于MOS器件的阈值电压；下电过程中通过第三电阻R3对d节点的电压抬高以及第一电阻R1与第三电阻R3的分压，调整下电过程中输出信号rstn翻转的阈值电压，并保证下电的翻转阈值电压大于MOS器件的阈值电压。此外，输出信号rstn到第一NMOS管NM1的反馈引入翻转迟滞作用即上电翻转阈值电压大于下电翻转阈值电压，消除了因上电或下电过程中电源电压不稳导致的振荡。

需要说明的是，上述钳位器件M1可以为三极管Q1、第二NMOS管NM2或者二极管D1，具体的，可以参见图3、图4以及图5所示。

如图3所示，上述钳位器件M1为三极管Q1，上述三极管Q1的发射极作为上述钳位器件M1的第一端，上述三极管Q1的基极和集电极相连，作为上述钳位器件M1的第二端接地。

如图4所示，上述钳位器件M1为第二NMOS管NM2，上述第二NMOS管NM2的第一端和第三端相连，作为上述钳位器件M1的第一端，上述第二NMOS管NM2的第二端作为上述钳位器件M1的第二端接地。

具体的，上述第二NMOS第一端为漏极、第二端为源极、第三端为栅极。

本发明实施例中采用MOS管作为钳位器件，电路可以工作在更低供电电压应用中。

如图5所示，上述钳位器件M1为二极管D1，上述二极管D1的正极作为上述钳位器件M1的第一端，上述二极管D1的负极作为上述钳位器件M1的第二端。

具体的，上述第一PMOS管PM1的第一端为源极、第二端为漏极、第三端为栅极；上述第一NMOS管NM1的第一端为漏极、第二端为源极、第三端为栅极。

本发明实施例以上述钳位器件M1为三极管Q1为例来说明一下具体的原理：

如图3所示，上述钳位器件M1为三极管Q1，且三极管Q1为PNP三极管，PM1为PMOS管，NM1为NMOS管，假设三极管Q1的钳位电压为V_q，PM1的阈值电压的绝对值为V_thp，NM1的阈值电压为V_thn；R1/R2/R3/R4为电阻；INV1和INV2为反相器。第一电阻R1的一端接电源VCC，另一端接a节点；第二电阻R2的两端分别接a节点和c节点；三极管Q1的基极和集电极接地，发射极为节点c；PM1的源极接电源VCC，栅极和漏极分别接a节点和b节点；NM1的漏极和源极分别接a节点和d节点，栅极接上电复位电路的输出信号rstn，形成反馈；第三电阻R3两端分别接d节点和地GND；第四电阻R4的两端分别接b节点和地GND；b节点的信号经过第一反相器INV1和第二反相器INV2传输后产生复位信号rstn。

具体的，上电复位电路的上电过程：

在上电前，电源电压VCC为0V，如图3所示，图中所有节点电压为0V；当电源电压大于0V，且小于V_q时，即0<VCC<V_q，V_q为三极管Q1的钳位电压，三极管Q1不导通，a节点和c节点的电压相等，且等于电源电压VCC，即V_a＝V_c＝VCC，第一PMOS管PM1不导通，则V_b＝0V，上电复位电路的输出端的输出信号rstn为低电平，第一NMOS管NM1不导通，V_d＝0V；当V_q<VCC<V_TH，其中，V_TH为上阈值电压，三极管Q1导通且V_c＝V_q，第一PMOS管PM1不导通，V_b＝0V，上电复位电路的输出端的输出信号rstn为低电平，第一NMOS管NM1不导通，V_d＝0V；其中，第一PMOS管PM1刚导通时的电源电压即为上阈值电压V_TH(第一PMOS管PM1的源极电压减去栅极电压等于第一PMOS管PM1的阈值电压的绝对值V_thp)，则：第一PMOS管PM1的栅极电压V_a以及第一PMOS管PM1源极电压V_TH为：

V_a＝V_q+(V_TH–V_q)*R2/(R1+R2) (1)

V_TH–V_a＝V_thp (2)

将(1)式带入(2)式可得：

V_TH＝V_q+V_thp*(1+R2/R1) (3)

由(3)式可以看出改变R2/R1的比值可以调整上阈值电压V_TH的大小。

当VCC大于等于V_TH时，即VCC≥V_TH，第一PMOS管PM1导通，流经第一PMOS管PM1的电流流过第四电阻R4，b节点的电压V_b快速上升，使第一反相器INV1和第二反相器INV2翻转，上电复位电路的输出端的输出信号rstn为由低电平翻转为高电平，第一NMOS管NM1导通，a节点的电压被拉低，加速第一PMOS管PM1的导通，同时V_b的电压被拉升至接近电源电压VCC。当电源电压VCC继续升高至正常工作电压，上电复位电路的输出端的输出信号rstn维持高电平不变。

具体的，上电复位电路的下电过程：

当电源电压VCC>V_TL，上电复位电路的输出端的输出信号rstn维持高电平，其值等于电源电压VCC。当电源电压VCC小于等于V_TL时，即VCC≤V_TL，上电复位电路的输出端的输出信号rstn的翻转取决于第一PMOS管PM1和第一NMOS管NM1中哪个管子先关断：

若第一PMOS管PM1先关断，第一NMOS管NM1后关断的情况下：

第一PMOS管PM1关断，通过第四电阻R4放电，使得b节点的电压下降，导致第一反相器INV1和第二反相器INV2翻转，上电复位电路的输出端的输出信号rstn由高电平翻转为低电平，第一NMOS管NM1关断，a节点的电压升高，加速第一PMOS管PM1关断。

具体的，当第一PMOS管PM1刚好关断时电源电压VCC＝V_TL：

V_TL-V_a＝V_thp (4)

(1)假设此时三极管Q1截止，第一NMOS管NM1的导通电阻为0，则：

V_a＝V_TL*[R3/(R1+R3)] (5)

将(5)式带入(4)式可得到：

V_TL＝V_thp*(1+R3/R1) (6)

(2)假设此时三极管Q1导通，第一NMOS管NM1的导通电阻为0，

Va>Vq (7)

将(7)代入(4)式可得到：

V_TL>V_thp+V_q (8)

若第一NMOS管NM1先关断，第一PMOS管PM1后关断的情况下：

若第一NMOS管NM1关断，a节点的电压升高导致第一PMOS管PM1关断，通过第四电阻R4放电，使得b节点的电压下降，导致第一反相器INV1和第二反相器INV2翻转，上电复位电路的输出端的输出信号rstn由高电平翻转为低电平，加速第一NMOS管NM1关断。

具体的，当第一NMOS管NM1刚好关断时，得到：

V_TL-V_d＝V_thn (9)

(1)假设此时三极管Q1截止，第一NMOS管NM1的导通电阻为0，则：

Vd＝Va＝VTL*[R3/(R1+R3)] (10)

将(10)式代入(9)式可得到：

V_TL＝V_thn*(1+R3/R1) (11)

(2)假设此时三极管Q1导通，第一NMOS管NM1的导通电阻为0，则：

Vd＝Va>Vq (12)

将(12)式代入(9)式可得到：

V_TL>V_thn+V_q (13)

综合以上分析，不论第一NMOS管NM1和第一PMOS管PM1谁先关断，V_TL的值都大于MOS的阈值电压，同时要保证上阈值电压大于下阈值电压，实现迟滞翻转功能，以免上电过程中出现振荡，如图6所示，假设上电复位信号低电平有效：在上电过程中，复位电路检测数字模块供电电压，当供电电压小于某一阈值电压V_TH(上阈值电压)时，复位电路输出低电平；当供电电压高于此电压后，复位电路输出高电平(电源电压)；芯片电压下降的过程中，当供电电压大于某一阈值电压V_TL(下阈值电压)时，复位电路输出高电平(电源电压)；当供电电压低于此电压后，复位电路输出低电平。

本发明实施例公开了一种上电复位电路，包括：第一电阻、第二电阻、第三电阻、第四电阻、第一反相器、第二反相器、第一PMOS管、第一NMOS管以及钳位器件，本发明上电过程中通过电路中c节点的电压钳位以及第一电阻和第二电阻的分压，调整上电过程中的输出信号rstn翻转的阈值电压，并保证上电翻转阈值电压大于MOS器件的阈值电压；下电过程中通过第三电阻对d节点的电压抬高以及第一电阻与第三电阻的分压，调整下电过程中输出信号rstn翻转的阈值电压，并保证下电的翻转阈值电压大于MOS器件的阈值电压。此外，输出信号rstn到第一NMOS管的反馈引入翻转迟滞作用，即上电翻转阈值电压大于下电翻转阈值电压，消除了因上电或下电过程中电源电压不稳导致的振荡。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims

1.一种上电复位电路，其特征在于，包括：第一电阻(R1)、第二电阻(R2)、第三电阻(R3)、第四电阻(R4)、第一反相器(INV1)、第二反相器(INV2)、第一PMOS管(PM1)、第一NMOS管(NM1)以及钳位器件(M1)，其中：

2.根据权利要求1所述的上电复位电路，其特征在于，所述钳位器件(M1)为三极管(Q1)。

3.根据权利要求2所述的上电复位电路，其特征在于，所述三极管(Q1)的发射极作为所述钳位器件(M1)的第一端，所述三极管(Q1)的基极和集电极相连，作为所述钳位器件(M1)的第二端接地。

4.根据权利要求1所述的上电复位电路，其特征在于，所述钳位器件(M1)为第二NMOS管(NM2)。

5.根据权利要求4所述的上电复位电路，其特征在于，所述第二NMOS管(NM2)的第一端和第三端相连，作为所述钳位器件(M1)的第一端，所述第二NMOS管(NM2)的第二端作为所述钳位器件(M1)的第二端接地。

6.根据权利要求5所述的上电复位电路，其特征在于，所述第二NMOS管第一端为漏极、第二端为源极、第三端为栅极。

7.根据权利要求1所述的上电复位电路，其特征在于，所述钳位器件(M1)为二极管(D1)。

8.根据权利要求7所述的上电复位电路，其特征在于，所述二极管(D1)的正极作为所述钳位器件(M1)的第一端，所述二极管(D1)的负极作为所述钳位器件(M1)的第二端。

9.根据权利要求1所述的上电复位电路，其特征在于，所述第一PMOS管(PM1)的第一端为源极、第二端为漏极、第三端为栅极。

10.根据权利要求1所述的上电复位电路，其特征在于，所述第一NMOS管(NM1)的第一端为漏极、第二端为源极、第三端为栅极。