CN103700405B - 可模拟熔断的熔丝电路 - Google Patents

Abstract

本发明提供一种可模拟熔断的熔丝电路，其包括熔丝、第一置位电路、第二置位电路和锁存器。第一置位电路的输出端与所述熔丝的第一连接端相连；第二置位电路的输出端与熔丝电路的输出端相连；锁存器的输入端与所述熔丝的第二连接端相连，锁存器的输出端与熔丝电路的输出端相连。当熔丝熔断时，由第二置位电路使得熔丝电路的输出端输出熔断信号；当熔丝未熔断且需要模拟熔断时，将第一连接端置位于熔断置位电平，该熔断置位电平使得熔丝电路的输出端输出熔断信号。与现有技术相比，本发明中的可模拟熔断的熔丝电路可以模拟熔丝熔断效果，以在晶圆测试时，先通过所述熔丝电路模拟熔丝熔断来测试芯片的电路性能，从而增加芯片的成品率。

Description

可模拟熔断的熔丝电路

【技术领域】

本发明涉及电路设计领域，特别涉及一种可模拟熔断的熔丝电路。

【背景技术】

在集成电路（即芯片）的制造过程中，工艺参数的偏差等因素会对芯片的电路性能产生很大的影响，为了提高芯片的良率和质量，在晶圆测试阶段通常采用熔丝技术，即通过对晶片中预先设计的熔丝进行选择性熔断以精确调整芯片的性能。

目前常用的熔丝技术有两种：一种是利用激光(或电流)将熔丝烧断，该熔丝材料一般为多晶硅、金属铝或铜等，该熔丝技术的缺点是操作过程不可逆，只能进行一次性熔断，熔断后的熔丝无法重新连接，如果熔断后芯片性能不能满足要求，该产品就不能使用；另一种是通过电信号进行编程改变逻辑状态，该熔丝技术的优点是可以反复熔断，缺点是会增加大量的存储器，比如，FlashMemory（闪存）、EPROM（ElectricallyProgrammableRead-Only-Memory，电可编程序只读存储器）等，从而大大增加了芯片的成本，并增加对生产工艺的要求。

因此，有必要提供一种改进的技术方案来克服上述问题。

【发明内容】

本发明的目的在于提供一种可模拟熔断的熔丝电路，其可以模拟熔丝熔断效果，以在晶圆测试时，可以通过所述熔丝电路模拟熔丝熔断来测试芯片的电路性能，从而增加芯片的成品率，且降低芯片制造成本。

为了解决上述问题，本发明提供一种可模拟熔断的熔丝电路，其包括熔丝、第一置位电路、第二置位电路和锁存器。所述第一置位电路的输出端与所述熔丝的第一连接端相连；所述第二置位电路的输出端与所述熔丝电路的输出端相连；所述锁存器的输入端与所述熔丝的第二连接端相连，所述锁存器的输出端与所述熔丝电路的输出端相连。当熔丝熔断时，由所述第二置位电路置位所述熔丝电路的输出端，以使得所述熔丝电路的输出端输出熔断信号；当熔丝未熔断且不需要模拟熔断时，由第一置位电路通过所述熔丝以及锁存器置位所述熔丝电路的输出端，以使得所述熔丝电路的输出端输出未熔断信号；当熔丝未熔断且需要模拟熔断时，将所述第一连接端置位于熔断置位电平，该熔断置位电平经过所述熔丝以及锁存器后使得所述熔丝电路的输出端输出熔断信号。

进一步的，所述第一置位电路包括连接于电源和所述第一置位电路的输出端之间的第一电阻；所述第二置位电路包括连接于电源和所述第二置位电路的输出端之间的第二电阻；所述锁存器包括第一反相器和第二反相器，第一反相器的输入端和第二反相器的输出端之间的连接节点作为所述锁存器的输入端，第一反相器的输出端和第二反相器的输入端之间的连接节点作为所述锁存器的输出端，所述熔断置位电平为低电平。

进一步的，当熔丝熔断时，由所述第二置位电路输出的高电平置位所述熔丝电路的输出端，以使得所述熔丝电路的输出端输出高电平信号，该高电平信号为熔断信号；当熔丝未熔断且不需要模拟熔断时，由第一置位电路输出的高电平通过所述熔丝以及锁存器置位所述熔丝电路的输出端，以使得所述熔丝电路的输出端输出低电平信号，该低电平信号为未熔断信号；当熔丝未熔断且需要模拟熔断时，将所述第一连接端置位于低电平，该低电平经过所述熔丝以及锁存器后使得所述熔丝电路的输出端输出高电平信号，该高电平信号为熔断信号。

进一步的，所述第一连接端与一个熔丝压焊区PAD相连，将所述第一连接端置位于低电平为使熔丝压焊区PAD接地，否则，将熔丝压焊区PAD悬空。

进一步的，所述第一置位电路包括NMOS晶体管，该NMOS晶体管的源极接地，其栅极接电源，其漏极接所述第一连接端；所述第二置位电路包括PMOS晶体管，该PMOS晶体管的源极接电源，其栅极接地，其漏极接所述熔丝电路的输出端；所述锁存器包括第一缓冲器和第二缓冲器，第一缓冲器的输入端和第二缓冲器的输出端之间的连接节点作为所述锁存器的输入端，第一缓冲器的输出端和第二缓冲器的输入端之间的连接节点作为所述锁存器的输出端，所述熔断置位电平为高电平。

进一步的，当熔丝熔断时，由所述第二置位电路输出的高电平置位所述熔丝电路的输出端，以使得所述熔丝电路的输出端输出高电平信号，该高电平信号为熔断信号；当熔丝未熔断且不需要模拟熔断时，由第一置位电路输出的低电平通过所述熔丝以及锁存器置位所述熔丝电路的输出端，以使得所述熔丝电路的输出端输出低电平信号，该低电平信号为未熔断信号；当熔丝未熔断且需要模拟熔断时，将所述第一连接端置位于高电平，该高电平经过所述熔丝以及锁存器后使得所述熔丝电路的输出端输出高电平信号，该高电平信号为熔断信号。

进一步的，所述第一连接端与一个熔丝压焊区PAD相连，将所述第一连接端置位于高电平为使熔丝压焊区PAD接电源，否则，将熔丝压焊区PAD悬空。

进一步的，所述PMOS晶体管的驱动能力小于第一缓冲器的驱动能力，使得在熔丝未熔断且第一缓冲器的输出信号和PMOS晶体管上拉同时有效时，所述熔丝电路的输出端选择输出第一缓冲器的输出信号。

进一步的，所述PMOS晶体管为倒比管，该PMOS晶体管的宽长比小于1。

进一步的，所述可模拟熔断的熔丝电路还包括有：连接于第一连接端的熔断模拟置位电路，其在熔丝未熔断且需要模拟熔断时，将所述第一连接端置位于熔断置位电平。

与现有技术相比，本发明中的可模拟熔断的熔丝电路，其可以模拟熔丝熔断效果，以在晶圆测试时，先通过所述熔丝电路模拟熔丝熔断来测试芯片的电路性能，并在测试确认满足性能指标后，再将熔丝真正熔断，从而增加芯片的成品率，且降低芯片制造成本。

【附图说明】

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：

图1为本发明在一个实施例中的可模拟熔断的熔丝电路的示意图；

图2为图1中的熔丝电路在一个具有实施例中的电路示意图；和

图3为图1中的熔丝电路在另一个具有实施例中的电路示意图。

【具体实施方式】

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。除非特别说明，本文中的连接、相连、相接的表示电性连接的词均表示直接或间接电性相连。

请参考图1所示，其为本发明在一个实施例中的可模拟熔断的熔丝电路的示意图。所述可模拟熔断的熔丝电路100包括熔丝F1，当熔丝F1熔断时，输出端OUT输出熔断信号；当熔丝F1未熔断且不需要模拟熔断时，输出端OUT输出未熔断信号；当熔丝F1未熔断且需要模拟熔断时，输出端OUT输出熔断信号。所述熔断信号和未熔断信号可以是一个信号的两种逻辑状态，比如，熔断信号为高电平，未熔断信号为低电平。

在图1所示的实施例中，所述熔丝电路100还包括第一置位电路110、第二置位电路120和锁存器130。所述第一置位电路110的输出端与所述熔丝F1的第一连接端A相连；所述第二置位电路120的输出端与所述熔丝电路的输出端OUT相连；所述锁存器130的输入端与所述熔丝F1的第二连接端B相连，所述锁存器130的输出端与所述熔丝电路的输出端OUT相连。当熔丝F1熔断时，由所述第二置位电路120置位所述熔丝电路的输出端OUT，以使得所述熔丝电路的输出端OUT输出熔断信号；当熔丝F1未熔断且不需要模拟熔断时，由第一置位电路110通过所述熔丝F1以及锁存器130置位输出端OUT，以使得所述熔丝电路的输出端OUT输出未熔断信号；当熔丝F1未熔断且需要模拟熔断时，将所述第一连接端A置位于熔断置位电平，该熔断置位电平经过所述熔丝F1以及锁存器130后使得所述熔丝电路的输出端OUT输出熔断信号。这样，所述熔丝电路100就模拟出熔丝F1的熔断效果（即熔丝F1未熔断且输出端OUT输出熔断信号）。

在一个实施例中，所述可模拟熔断的熔丝电路100还包括有：连接于第一连接端A的熔断模拟置位电路（未图示），其在熔丝F1未熔断且需要模拟熔断时，将所述第一连接端A置位于熔断置位电平。具体的，将所述第一连接端A置位于熔断置位电平就是将第一连接端A与熔断置位电平相连，该熔断置位电平可以为高电平，也可以为低电平。

综上可知，由于本发明中的熔丝电路100在熔丝F1熔断和模拟熔丝F1熔断时，其输出端OUT都输出熔断信号，因此，其可以模拟熔丝熔断效果。这样，在晶圆测试时，晶圆测试系统在烧断熔丝F1之前，可以在所述熔丝电路100模拟熔丝F1熔断（即在熔丝F1未熔断且输出端OUT输出熔断信号）的情况下，测试芯片（或者晶片）的电路性能，并在测试确认满足性能指标后，再将熔丝F1真正熔断，从而增加芯片的成品率，且降低芯片制造成本。

请参考图2所示，其为图1中的熔丝电路100在一个具有实施例中的电路示意图。第一置位电路210包括连接于电源VDD和所述第一置位电路210输出端之间的第一电阻R1；第二置位电路220包括连接于电源VDD和所述第二置位电路220输出端之间的第二电阻R2；锁存器230包括第一反相器INV1和第二反相器INV2，第一反相器INV1的输入端和第二反相器的输出端之间的连接节点作为所述锁存器230的输入端，第一反相器INV1的输出端和第二反相器INV2的输入端之间的连接节点作为所述锁存器230的输出端，所述熔断置位电平为低电平。所述第一连接端A与一个熔丝压焊区PAD相连。

以下介绍图2中的熔丝电路的具体工作过程。

当熔丝F1不需要模拟熔断时，将熔丝压焊区PAD悬空，所述熔丝电路工作在正常工作模式，若熔丝F1未熔断，则由所述第一置位电路210输出的高电平通过熔丝F1以及所述锁存器230置位所述熔丝电路的输出端OUT，以使得所述熔丝电路的输出端OUT输出低电平信号（具体为，由第一反相器INV1和第二反相器INV2构成的锁存器230将所述第一置位电路210输出的高电平反向，由所述输出端OUT输出低电平信号），该低电平信号为未熔断信号；若熔丝F1熔断，则由所述第二置位电路220输出的高电平置位所述熔丝电路的输出端OUT，以使得输出端OUT输出高电平信号（具体为，若熔丝F1熔断，输出端OUT由上拉电阻R2置位为高电平）该高电平信号为熔断信号。

当所述熔丝F1未熔断且需要模拟熔断时，将所述第一连接端A置位于低电平（即将熔丝压焊区PAD接地），该低电平经过熔丝F1以及所述锁存器230后使得所述熔丝电路的输出端OUT输出高电平信号（具体为，由第一反相器INV1和第二反相器INV2构成的锁存器230将将所述第一连接端A的低电平反向，由所述输出端OUT输出高电平信号），该高电平信号为熔断信号。

以下为图2中的OUT端（即输出端OUT）电平、熔丝PAD（即熔丝压焊区PAD）状态与熔丝F1状态的关系表：

熔丝PAD	熔丝F1	OUT端电平
			悬空	未熔断	低电平
接地	未熔断	高电平
			悬空	熔断	高电平

请参考图3所示，其为图1中的熔丝电路在另一个具有实施例中的电路示意图。其与图2的区别在于：所述第一置位电路310包括NMOS（N-ChannelMetalOxideSemiconductor）晶体管M2，该NMOS晶体管M2的源极接地，其栅极接电源VDD，其漏极接所述第一连接端A；所述第二置位电路320包括PMOS（P-ChannelMetalOxideSemiconductor）晶体管M1，该PMOS晶体管M1的源极接电源VDD，其栅极接地，其漏极接所述输出端OUT；所述锁存器330包括第一缓冲器I1和第二缓冲器I2，第一缓冲器I1的输入端和第二缓冲器I2的输出端之间的连接节点作为所述锁存器330的输入端，第一缓冲器I1的输出端和第二缓冲器I2的输入端之间的连接节点作为所述锁存器330的输出端，所述熔断置位电平为高电平。

以下介绍图3中的熔丝电路的具体工作过程。

当熔丝F1不需要模拟熔断时，将熔丝压焊区PAD悬空，所述熔丝电路工作在正常工作模式，若熔丝F1未熔断，则由所述第一置位电路310输出的低电平通过熔丝F1以及所述锁存器330置位所述熔丝电路的输出端OUT，以使得所述熔丝电路的输出端OUT输出低电平信号（具体为，由第一缓冲器I1和第二缓冲器I2构成的锁存器330将所述第一置位电路310输出的低电平延时，由所述输出端OUT输出低电平信号），该低电平信号为未熔断信号；若熔丝F1熔断，则由所述第二置位电路320输出的高电平置位所述熔丝电路的输出端OUT，以使得输出端OUT输出高电平信号（具体为，若熔丝F1熔断，输出端OUT由PMOS晶体管M1置位为高电平）该高电平信号为熔断信号。

当所述熔丝F1未熔断且需要模拟熔断时，将所述第一连接端A置位于高电平（即将熔丝压焊区PAD接电源VDD），该高电平经过熔丝F1以及所述锁存器330后使得所述熔丝电路的输出端OUT输出高电平信号（具体为，由第一缓冲器I1和第二缓冲器INV2构成的锁存器330将所述第一连接端A的高电平延时，由所述输出端OUT输出高电平信号），该高电平信号为熔断信号。

以下为图3中的OUT端电平、熔丝PAD端状态与熔丝F1状态的关系表：

熔丝PAD	熔丝F1	OUT端电平
			悬空	未熔断	低电平
接电源	未熔断	高电平
			悬空	熔断	高电平

由于输出端OUT要在缓冲器I1的输出和PMOS晶体管M1的上拉之间做选择，因此，所述PMOS晶体管的驱动能力应该小于第一缓冲器的驱动能力，使得在熔丝未熔断且第一缓冲器的输出信号和PMOS晶体管上拉同时有效时，所述熔丝电路的输出端选择输出第一缓冲器的输出信号。在一个优选的实施例中，PMOS晶体管M1为倒比管。即PMOS晶体管M1的宽长比W/L小于1。

需要特别说明的是，图2和图3仅为图1的熔丝电路的两种实现方式，实际电路中，第一置位电路、第二置位电路和锁存器，还有很多其他的实现方式，只要实现当熔丝F1熔断时，输出端OUT输出熔断信号；当熔丝F1未熔断且不需要模拟熔断时，输出端OUT输出未熔断信号；当熔丝F1未熔断且需要模拟熔断时，输出端OUT输出熔断信号即可。

综上所述，本发明中的可模拟熔断的熔丝电路可以模拟熔丝熔断效果，即熔丝F1未熔断且输出端OUT输出熔断信号，以在晶圆测试时基于模拟熔丝熔断测试芯片的电路性能，并在测试确认满足性能指标后，再将熔丝真正熔断，从而增加芯片的成品率，且降低芯片制造成本。

在本发明中，“连接”、相连、“连”、“接”等表示电性相连的词语，如无特别说明，则表示直接或间接的电性连接。

需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims (10)

1.一种可模拟熔断的熔丝电路，其特征在于，其包括熔丝、第一置位电路、第二置位电路和锁存器，

所述第一置位电路的输出端与所述熔丝的第一连接端相连；所述第二置位电路的输出端与所述熔丝电路的输出端相连；所述锁存器的输入端与所述熔丝的第二连接端相连，所述锁存器的输出端与所述熔丝电路的输出端相连，

当熔丝熔断时，由所述第二置位电路置位所述熔丝电路的输出端，以使得所述熔丝电路的输出端输出熔断信号；当熔丝未熔断且不需要模拟熔断时，由第一置位电路通过所述熔丝以及锁存器置位所述熔丝电路的输出端，以使得所述熔丝电路的输出端输出未熔断信号；当熔丝未熔断且需要模拟熔断时，将所述第一连接端置位于熔断置位电平，该熔断置位电平经过所述熔丝以及锁存器后使得所述熔丝电路的输出端输出熔断信号。

2.根据权利要求1所述的可模拟熔断的熔丝电路，其特征在于，

所述第一置位电路包括连接于电源和所述第一置位电路的输出端之间的第一电阻；

所述第二置位电路包括连接于电源和所述第二置位电路的输出端之间的第二电阻；

所述锁存器包括第一反相器和第二反相器，第一反相器的输入端和第二反相器的输出端之间的连接节点作为所述锁存器的输入端，第一反相器的输出端和第二反相器的输入端之间的连接节点作为所述锁存器的输出端，

所述熔断置位电平为低电平。

3.根据权利要求2所述的可模拟熔断的熔丝电路，其特征在于，

当熔丝熔断时，由所述第二置位电路输出的高电平置位所述熔丝电路的输出端，以使得所述熔丝电路的输出端输出高电平信号，该高电平信号为熔断信号；当熔丝未熔断且不需要模拟熔断时，由第一置位电路输出的高电平通过所述熔丝以及锁存器置位所述熔丝电路的输出端，以使得所述熔丝电路的输出端输出低电平信号，该低电平信号为未熔断信号；当熔丝未熔断且需要模拟熔断时，将所述第一连接端置位于低电平，该低电平经过所述熔丝以及锁存器后使得所述熔丝电路的输出端输出高电平信号，该高电平信号为熔断信号。

4.根据权利要求3所述的可模拟熔断的熔丝电路，其特征在于，

所述第一连接端与一个熔丝压焊区PAD相连，

将所述第一连接端置位于低电平为使熔丝压焊区PAD接地，否则，将熔丝压焊区PAD悬空。

5.根据权利要求1所述的可模拟熔断的熔丝电路，其特征在于，

所述第一置位电路包括NMOS晶体管，该NMOS晶体管的源极接地，其栅极接电源，其漏极接所述第一连接端；

所述第二置位电路包括PMOS晶体管，该PMOS晶体管的源极接电源，其栅极接地，其漏极接所述熔丝电路的输出端；

所述锁存器包括第一缓冲器和第二缓冲器，第一缓冲器的输入端和第二缓冲器的输出端之间的连接节点作为所述锁存器的输入端，第一缓冲器的输出端和第二缓冲器的输入端之间的连接节点作为所述锁存器的输出端，

所述熔断置位电平为高电平。

6.根据权利要求5所述的可模拟熔断的熔丝电路，其特征在于，

当熔丝熔断时，由所述第二置位电路输出的高电平置位所述熔丝电路的输出端，以使得所述熔丝电路的输出端输出高电平信号，该高电平信号为熔断信号；当熔丝未熔断且不需要模拟熔断时，由第一置位电路输出的低电平通过所述熔丝以及锁存器置位所述熔丝电路的输出端，以使得所述熔丝电路的输出端输出低电平信号，该低电平信号为未熔断信号；当熔丝未熔断且需要模拟熔断时，将所述第一连接端置位于高电平，该高电平经过所述熔丝以及锁存器后使得所述熔丝电路的输出端输出高电平信号，该高电平信号为熔断信号。

7.根据权利要求6所述的可模拟熔断的熔丝电路，其特征在于，

所述第一连接端与一个熔丝压焊区PAD相连，

将所述第一连接端置位于高电平为使熔丝压焊区PAD接电源，否则，将熔丝压焊区PAD悬空。

8.根据权利要求6所述的可模拟熔断的熔丝电路，其特征在于，所述PMOS晶体管的驱动能力小于第一缓冲器的驱动能力，使得在熔丝未熔断且第一缓冲器的输出信号和PMOS晶体管上拉同时有效时，所述熔丝电路的输出端选择输出第一缓冲器的输出信号。

9.根据权利要求8所述的可模拟熔断的熔丝电路，其特征在于，所述PMOS晶体管为倒比管，该PMOS晶体管的宽长比小于1。

10.根据权利要求1所述的可模拟熔断的熔丝电路，其特征在于，其还包括有：

连接于第一连接端的熔断模拟置位电路，其在熔丝未熔断且需要模拟熔断时，将所述第一连接端置位于熔断置位电平。